KR100515075B1

KR100515075B1 - 반도체소자의 매립배선 형성방법

Info

Publication number: KR100515075B1
Application number: KR1019980025266A
Authority: KR
Inventors: 권태우; 홍성택
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2006-01-12
Also published as: KR20000003958A

Abstract

본 발명은 반도체기판의 소정영역들을 이방성식각하여 각기 다른 다양한 폭을 갖는 트렌치들을 형성하는 단계, 상기 트렌치들이 형성된 기판 전면에 절연막을 증착하여 일부 트렌치는 절연막으로 매립하고 다른 트렌치에는 그 내면에 절연막이 형성되도록 하는 단계, 상기 질화막 상에 배선 형성용 도전층을 형성하는 단계, 및 상기 도전층 및 질화막을 제거하여 상기 트렌치내에만 남도록 하는 단계를 포함하여 구성되는 반도체소자의 매립배선 형성방법을 제공함으로써 디자인룰을 감소시키고, 후속공정의 마진을 개선하며, 접합 커패시턴스를 감소시키는 등의 효과를 얻는다.

Description

반도체소자의 매립배선 형성 방법

본 발명은 반도체장치의 매립배선 형성방법에 관한 것으로, 특히 트렌치 소자분리기술과 보더리스(borderless)콘택기술을 이용하여 매립배선을 형성하는 방법에 관한 것이다.

도 1에 종래기술에 의해 제조되는 CMOS소자의 평면도 및 단면도를 나타내었다. 이를 제조하기 위하여 종래에는 LOCOS 소자분리 및 보더드(bordered) 콘택공정을 일반적으로 사용하였다.

도 1을 참조하여 CMOS 소자의 제조 방법을 간략히 살펴보면, 반도체기판(11)의 소정 영역에 LOCOS 소자분리를 이용하여 소자분리막(FOX, 12)을 형성하고, 이온주입을 통해 PMOSFET가 형성될 n 웰(13)과 NMOSFET가 형성될 p 웰(14)을 각각 형성한다.

그리고, n 웰(13)과 p웰(14) 상부에 각각 게이트산화막(15)과 게이트전극(16)을 형성하고, 게이트전극(16)의 양측벽에 게이트스페이서(17)을 형성한 후, n 웰(13)과 p웰(14) 내에 이온주입을 통해 각각 p+ 소스/드레인(18)과 n+ 소스/드레인(19)을 형성한다. 그리고, n웰(13)과 p웰(14) 내에 웰 픽업을 위한 n+ 픽업층(20)과 p+ 픽업층(21)을 각각 형성한다.

그리고, 게이트전극(16)을 포함한 전면에 층간절연막(22)을 형성한 후, 보더드콘택 공정을 진행하여 p+ 소스/드레인(18)에 연결되는 금속배선(Vcc, out)을 형성하고, n+ 소스/드레인(19)에 연결되는 금속배선(Vss, out)을 형성한다. 여기서, 금속배선Vcc은 n+ 픽업층(20)과 p+ 소스에 동시에 연결되고, 금속배선 Vss는 p+ 픽업층(21)과 n+ 소스에 동시에 연결되며, 금속배선 out는 p+ 드레인과 n+ 드레인에 동시에 연결된다.

도 1과 같은 종래기술의 경우, 금속배선과 소스/드레인간 연결을 위해 보더드콘택 공정을 이용하는데, 보더드콘택 공정이 층간절연막(22)을 식각하여 소스/드레인을 노출시키는 콘택홀을 형성하고 이 콘택홀에 배선 물질을 매립하는 공정을 이용함에 따라 고집적화시에 콘택홀을 디파인하는데 한계 디자인룰이 발생하는 문제가 있다. 즉, 콘택홀 형성시 하부의 소스/드레인과의 오버랩을 항상 고려해야 하며(소스/드레인을 벗어나면 않되도록 고려), 오버랩마진이 부족한 경우에는 오정렬로 인해 콘택불량이 발생한다. 특히, 보더드콘택 공정을 이용하는 경우에는 배선공정(Vcc, Vss, out)이 복잡해지고 트랜지스터 소오스 및 드레인영역의 접합커패시터(CJ)도 일정수준 이하로는 줄일 수 없게 되는 문제등이 생긴다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 트렌치 소자분리기술과 보더리스 콘택기술을 이용하여 배선을 매립하는 형태로 형성하는 방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 매립 배선 형성방법은 반도체기판의 소정영역들을 이방성식각하여 각기 다른 다양한 폭을 갖는 트렌치들을 형성하는 단계, 상기 트렌치들이 형성된 기판 전면에 절연막을 증착하여 일부 트렌치는 절연막으로 매립하고 일부 트렌치에는 그 내면에 절연막이 형성되도록 하는 단계, 상기 절연막 상에 배선 형성용 도전층을 형성하는 단계, 및 상기 도전층 및 질화막을 제거하여 상기 트렌치내에만 남도록 하는 단계를 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2c에 본 발명에 의한 매립 배선 형성방법을 공정순서에 따라 나타내었다.

먼저, 도 2a에 나타낸 바와 같이 반도체기판(31) 소정영역을 이방성식각하여 트렌치(32a, 32b, 32c)를 형성한다. 이때, 소자분리영역과 배선이 형성될 부분에 동시에 트렌치를 형성하는 바, 배선을 형성할 트렌치(32a, 32b)는 그 크기를 a 이상의 크기(b, c)로 형성한다. 소자분리영역의 트렌치(32c)가 갖는 a보다 큰 폭으로 형성한다.

이어서 도 2b에 나타낸 바와 같이 상기 트렌치(32a, 32b, 32c)가 형성된 반도체기판(31) 전면에 절연막으로서 예컨대 질화막(33)을 형성한다. 이때, 배선이 형성되지 않을 소자분리영역에 해당하는 트렌치(32c)는 완전히 매립되도록 질화막(33)을 형성한다. 이어서 상기 질화막(33) 상에 배선 형성을 위한 도전층으로서 예컨대 도핑된 폴리실리콘층(34)을 형성한다.

다음에 도 2c에 나타낸 바와 같이 상기 폴리실리콘층(34) 및 질화막(33)을 선택적으로 제거하여 트렌치(32a, 32b, 32c)내에만 남도록 한다. 이때, 폴리실리콘층(34) 및 질화막(33)의 제거공정은 에치백 또는 화학적 기계적 연마등과 같은 다양한 방법에 의해 행할 수 있다.

상술한 본 발명에 따른 매립배선 형성방법을 CMOS 제조공정에 적용한 예를 도 3 및 도 4에 도시하였다.

도 3은 CMOS의 평면도이고, 도 4는 도 3의 B-B'선에 따른 단면도이다.

도 3과 도 4를 참조하여 본 발명의 실시예에 따른 CMOS 소자의 제조 방법을 살펴보기로 한다.

먼저, 반도체기판(41)의 소정 영역에 전술한 도 2a 내지 도 2c의 방법을 이용하여 소자분리지역에서는 트렌치에 질화막(42a)이 매립된 소자분리막(FOX)을 형성하고, 배선층이 형성될 지역에는 트렌치에 질화막(42a)과 폴리실리콘층(42b)이 매립된 콘택구조를 형성한다.

그리고, 이온주입을 통해 PMOSFET가 형성될 n 웰(43)과 NMOSFET가 형성될 p웰(44)을 각각 형성한다.

그리고, n 웰(43)과 p웰(44) 상부에 각각 게이트산화막(45)과 게이트전극(46)을 형성하고, 게이트전극(46)의 양측벽에 게이트스페이서(47)을 형성한 후, n 웰(43)과 p웰(44) 내에 이온주입을 통해 각각 p+ 소스/드레인(48)과 n+ 소스/드레인(49)을 형성한다. 그리고, n웰(43)과 p웰(44) 내에 웰픽업을 위한 n+ 픽업층(50)과 p+ 픽업층(51)을 각각 형성한다.

그리고, 게이트전극(46)을 포함한 전면에 층간절연막(52)을 형성한 후, 보더리스콘택 공정을 진행하여 p+ 소스/드레인(48)에 연결되는 금속배선(Vcc, out)을 형성하고, n+ 소스/드레인(49)에 연결되는 금속배선(Vss, out)을 형성한다. 여기서, 배선Vcc은 n+ 픽업층(50)과 p+ 소스에 동시에 연결되고, 금속배선 Vss는 p+ 픽업층(51)과 n+ 소스에 동시에 연결되며, 금속배선 out는 p+ 드레인과 n+ 드레인에 동시에 연결된다.

도 3 및 도 4에 도시된 바와 같이 트렌치를 이용하여 금속배선과 연결되는 폴리실리콘층(42b)을 매립하여 형성함으로써 참조부호 100으로 나타낸 부분에서 알 수 있듯이 종래기술의 디자인룰의 한계를 극복할 수 있게 된다. 또한, 도시된 바와 같이 다양한 크기와 형태의 매립 배선을 사용할 수 있다. 그리고 참조부호 200으로 나타낸 부분에서와 같이 트랜지스터의 접합부분의 면적(배선 out와 콘택간 접합면적)이 감소되므로 접합커패시턴스도 감소되어 소자의 고속동작이 가능하게 된다. 또한, 참조부호 300으로 나타낸 부분에서 알 수 있듯이 산화막과 선택비를 갖는 질화막을 사용함에 따라 콘택과 웰의 측면부 단락이 방지된다. 아울러 후속의 금속배선 공정시 디자인룰을 개선시킬 수 있다. (참조부호 400 참조)

상기 트렌치 공정시 트렌치 폭을 구분하여 적용함으로써 필요한 부분에만 선택적으로 매립 배선을 형성할 수 있다. 즉, 도면에서 b로 나타낸 부분은 질화막(42a)으로 완전히 매립하고 a로 나타낸 부분은 질화막(42a)을 형성하고 중심부분에 폴리실리콘층(42b)을 매립한다. 또한, 참조부호 100으로 나타낸 부분에서 알 수 있듯이 이 보더리스 콘택에서 웰 픽업과 Vcc를 동시에 스트랩할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, 트렌치 공정과 보더리스 콘택공정을 이용하여 매립 배선을 형성함으로써 디자인룰을 감소시키고, 후속공정의 마진을 개선하며, 접합 커패시턴스를 감소시키는 등의 효과를 얻을 수 있다.

도 1은 종래기술에 의해 제조된 CMOS의 평면도 및 단면도,

도 2a 내지 도 2c는 본 발명에 의한 반도체소자의 매립배선 형성방법을 도시한 공정순서도,

도 3은 본 발명의 매립배선 형성공정을 적용하여 제조한 CMOS의 평면도,

도 4는 본 발명의 매립배선 형성공정을 적용하여 제조한 CMOS의 단면도.

*도면의 주요부분에 대한 부호의 설명*

41 : 반도체 기판 42a : 질화막

42b : 폴리실리콘층 43 : n 웰

44 : p 웰 45 : 게이트산화막

46 : 게이트전극 47 : 게이트스페이서

48 : p+ 소스/드레인 49 : n+ 소스/드레인

50 : n+ 픽업층 51 : p+ 픽업층

52 : 층간절연막

Claims

반도체기판의 소정영역들을 이방성식각하여 각기 다른 다양한 폭을 갖는 트렌치들을 형성하는 단계;

상기 트렌치들이 형성된 기판 전면에 절연막을 증착하여 일부 트렌치는 절연막으로 매립하고 다른 트렌치에는 그 내면에 절연막이 형성되도록 하는 단계;

상기 절연막 상에 배선 형성용 도전층을 형성하는 단계; 및

상기 도전층 및 질화막을 제거하여 트렌치내에만 남도록 하는 단계

를 포함하는 반도체소자의 매립배선 형성방법.
제1항에 있어서,

상기 절연막으로 완전히 매립되지 않은 트렌치내에 형성된 상기 도전층을 배선으로 사용하는 반도체소자의 매립배선 형성방법.
제1항에 있어서,

상기 절연막을 질화막으로 형성하는 반도체소자의 매립배선 형성방법.