KR100961830B1 - 트렌치형 게이트를 구비하는 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 트랜지스터는 활성영역으로 예정되며 제1표면을 갖는 반도체 기판, 상기 반도체 기판의 소정 부분에 이웃하는 트랜지스터간 분리를 위해 형성된 트렌치 구조의 필드산화막, 상기 제1표면보다 낮은 제2표면을 갖고 상기 반도체 기판에 형성된 트렌치, 상기 트렌치와 상기 필드산화막 사이의 반도체 기판 내에 상기 제2표면보다 깊은 제1깊이로 형성된 소스/드레인접합, 상기 트렌치 표면 상에 상기 제1표면에 이르는 높이를 갖고 적층된 게이트산화막과 게이트전극, 상기 게이트전극의 양측 에지와 상기 소스/드레인접합에 공통으로 접하며 상기 트렌치를 채우는 게이트스페이서, 상기 게이트스페이서 아래의 상기 반도체 기판 내에 상기 제1깊이보다 더 깊은 제2깊이로 형성된 소스/드레인확장영역을 포함 포함하여, 게이트전극의 표면이 소스/드레인영역 표면보다 낮거나 동일하게 유지되므로써 극도로 얕은 접합을 형성하기 위한 장비상의 한계를 극복할 수 있을뿐만 아니라 확장영역(LDD)을 형성하는데도 충분한 여유를 확보할 수 있는 효과가 있다.
PMOSFET, 숏채널효과, 얕은 접합, 소스/드레인확장영역, 트렌치
Description
도 1은 종래 기술에 따른 피모스 트랜지스터의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 피모스 트랜지스터의 구조를 도시한 도면,
도 3a 내지 도 3g는 도 2에 도시된 피모스 트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
24 : 트렌치 25 : 게이트산화막
27 : p형 소스/드레인접합 28b : 게이트전극
29 : 코발트실리사이드막 32 : p형 소스/드레인확장영역
33 : 게이트스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트랜지스터(MOSFET) 및 그제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 트랜지스터의 소스와 드레인의 간격이 좁아지게 되고 채널길이도 작아지고 있다. 이러한 현상들로 인해 초래되는 소자의 구조적 문제 즉, 숏채널효과(Short Channel Effect), RSCE(Reverse Short Channel Effect)에 의한 소자의 열화 등 많은 문제점들이 발생하고 있다.
따라서, 이러한 숏채널효과 및 RSCE 문제를 해결하고 우수한 트랜지스터 특성을 얻기 위해서 소자 구조 측면에서 여러가지 방법들이 제안되었다. 그 중에서도 LDD(Lightly Doped Drain) 구조가 현재 소자 제조에 널리 이용되고 있는 구조이다.
도 1은 종래 기술에 따른 피모스 트랜지스터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 선택된 영역 상에 게이트산화막(12)과 게이트전극(13)이 적층 형성되고, 게이트산화막(12)과 게이트전극(13)의 양측벽에 게이트스페이서(14)가 형성된다.
그리고, 게이트스페이서(14) 아래의 반도체 기판(11) 내에 p형 LDD 접합(15)이 형성되고, 게이트스페이서(14) 외측의 반도체 기판(11) 내에 p형 LDD 접합(15)과 전기적으로 연결되는 p형 소스/드레인 접합(16)이 형성된다.
그러나, 도 1의 p형 LDD 구조가 0.13㎛ 또는 0.1㎛ 이하의 고집적 소자 제조에 이용될 경우, 충분하게 얕은 접합(shallow junction)을 형성하지 못하면 소자에 악영향을 미치거나 원하는 소자의 특성을 얻을 수 없다.
예컨대, 0.1㎛ 기술을 이용하기 위해서는 1000Å 이하의 얕은 p형 소스/드레 인 접합과 400Å 이하의 얕은 p형 LDD 접합 형성 기술이 필요하게 되는데, 제조 공정 장비의 한계, 공정자체의 어려움이 있다.
이를 해결하기 위해 저에너지 이온주입(Low energy implant) 장비를 이용하여 접합깊이를 얕게 하는 기술이 제안되었으나, 후속 공정으로 진행되는 활성화(Activation) 를 위한 어닐링(Annealing) 공정에 의해 소스/드레인접합이 확장함에 따라 숏채널효과 증가, 트랜지스터의 펀치쓰루 증가, 턴오프상태(turn off state)의 전류(Ioff) 증가에 의한 Ion/Ioff(Ion은 턴온상태의 전류)마진의 감소, 임계전압(Threshold voltage)의 비안정(unstability) 등의 문제들이 발생한다.
전술한 문제점들은 엔모스트랜지스터(nMOSFET) 제조시에도 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 접합의 깊이가 깊어짐에 따라 발생하는 숏채널효과 증가, 트랜지스터의 펀치쓰루 증가, 턴오프상태의 전류(Ioff) 증가, 임계전압의 비안정화를 억제하는데 적합한 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는 활성영역으로 예정되며 제1표면을 갖는 반도체 기판, 상기 반도체 기판의 소정 부분에 이웃하는 트랜지스 터간 분리를 위해 형성된 트렌치 구조의 필드산화막, 상기 제1표면보다 낮은 제2표면을 갖고 상기 반도체 기판에 형성된 트렌치, 상기 트렌치와 상기 필드산화막 사이의 반도체 기판 내에 상기 제2표면보다 깊은 제1깊이로 형성된 소스/드레인접합, 상기 트렌치 표면 상에 상기 제1표면에 이르는 높이를 갖고 적층된 게이트산화막과 게이트전극, 상기 게이트전극의 양측 에지와 상기 소스/드레인접합에 공통으로 접하며 상기 트렌치를 채우는 게이트스페이서, 상기 게이트스페이서 아래의 상기 반도체 기판 내에 상기 제1깊이보다 더 깊은 제2깊이로 형성된 소스/드레인확장영역을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 트랜지스터의 제조 방법은 제1표면을 갖는 반도체 기판에 이웃하는 트랜지스터간 분리를 위한 필드산화막을 형성하는 단계, 상기 제1표면보다 낮은 제2표면을 갖는 트렌치를 형성하는 단계, 상기 트렌치를 포함한 상기 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 트렌치와 상기 필드산화막 사이의 반도체 기판 내에 상기 제2표면보다 깊은 제1깊이로 소스/드레인접합을 형성하는 단계, 상기 트렌치에 매립되는 게이트전극을 형성하는 단계, 상기 게이트전극의 양측 에지를 일부분 식각하여 상기 트렌치의 제2표면을 노출시키는 홈을 형성하는 단계, 상기 홈에 의해 노출된 상기 제2표면 아래에 상기 제1깊이보다 깊은 제2깊이로 소스/드레인확장영역을 형성하는 단계, 및 상기 홈을 채우는 게이트스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 피모스 트랜지스터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 피모스 트랜지스터는 활성영역으로 예정되며 제1표면을 갖는 반도체 기판(21), 반도체 기판(21)의 소정 부분에 이웃하는 트랜지스터간 분리를 위해 형성된 트렌치 구조의 필드산화막(22), 반도체 기판(21)의 제1표면보다 낮은 제2표면을 갖고 형성된 트렌치, 트렌치(24)와 필드산화막(22) 사이의 반도체 기판(21) 내에 상기 제2표면보다 깊은 제1깊이(h1)로 형성된 p형 소스/드레인접합(27), 트렌치(24) 표면 상에 제1표면에 이르는 높이를 갖고 적층된 게이트산화막(25)과 게이트전극(28b), 게이트전극(28b)의 양측 에지와 p형 소스/드레인접합(27)에 공통으로 접하며 트렌치(24)를 채우는 게이트스페이서(33), 게이트스페이서(33) 아래의 반도체 기판(21) 내에 제1깊이(h1)보다 더 깊은 제2깊이(h2)로 형성된 p형 소스/드레인확장영역(32)을 포함한다. 아울러, 게이트전극 및 p형 소스/드레인영역의 상면에는 코발트실리사이드막(29)이 형성되어 있다.
여기서, 제1깊이(h1)는 제1표면으로부터의 깊이이고, 제2깊이(h2)는 제2표면으로부터의 깊이이므로 제1표면으로부터의 위치 관점에서는 제1깊이(h1)에 비해 제2깊이(h2)가 더 깊다. 그리고, p형 소스/드레인확장영역(32)의 폭은 게이트스페이서(33)의 폭에 의해 결정되므로 p형 소스/드레인접합(27)에 비해 그 폭이 작다. 따라서, p형 소스/드레인접합(27)의 면적이 p형 소스/드레인확장영역(32)의 면적에 비해 훨씬 넓다.
도 2의 피모스트랜지스터는 게이트전극이 게이트전극(28b) 구조로 형성되어 p형 소스/드레인접합(27) 표면과 동일하거나 낮게 유지됨에 따라 p형 소스/드레인접합(27)을 극도로 얕은 접합으로 형성하는데 충분한 여유가 확보된다. 이는 후술하는 제조 방법을 통해 살펴보기로 한다.
도 3a 내지 도 3g는 도 2에 도시된 피모스 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 내에 공지된 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(22)을 형성한 후, 웰 및 채널 형성을 위한 도펀트의 이온주입(도시 생략)을 진행한다.
다음에, 반도체 기판(21) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1마스크층(23)을 형성한 후, 제1마스크층(23)을 식각마스크로 이용하여 노출된 반도체 기판(21)을 소정 깊이로 식각한다. 이와 같은 반도체 기판(21)의 식각으로 인해 트렌치(24)가 형성되고, 트렌치(24)를 제외한 나머지 반도체 기판(21)은 활성영역으로 예정된다. 따라서, 반도체 기판(21)의 표면('제1표면'이라고 약칭함)과 트렌치(24)의 바닥('제2표면'이라고 약칭함)은 단차를 갖고 형성되는데, 이를 테면 제1표면은 제2표면보다 높다.
이때, 제1마스크층(23)은 p형 소스/드레인 접합으로 예정된 반도체 기판(21)의 일부 영역을 덮는 형태이다.
도 3b에 도시된 바와 같이, 제1마스크층(23)을 제거한 후, 트렌치(24)를 포함한 반도체 기판(21) 상에 게이트산화막(25)을 20Å 두께로 증착한다.
다음으로, 게이트산화막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 트렌치(24)를 덮는 제2마스크층(26)을 형성한다. 이어서, 제2마스크층(26)을 이온주입마스크로 이용하여 p형 소스/드레인접합(27)을 형성하기 위한 이온주입(p+ S/D I/I)을 진행한다.
여기서, p형 소스/드레인접합(27)은 제2표면보다 깊은 제1깊이(h1)로 형성되며, 이온주입량은 3E15atoms/cm2∼7E15atoms/cm2 범위이다.
도 3c에 도시된 바와 같이, 제2마스크층(26)을 제거한 후, 전면에 폴리실리콘막(28)을 2000Å 두께로 증착한다. 이때, 폴리실리콘막(28)은 p형 도펀트가 도핑되어 있다. 예컨대, p형 도펀트로는 붕소(Boron)이다.
도 3d에 도시된 바와 같이, 반도체 기판(21) 표면이 드러날때까지 폴리실리콘막(28)을 화학적기계적연마한다. 이와 같은 폴리실리콘막(28)의 화학적기계적연마를 통해 게이트산화막(25)을 두고 트렌치(24)에 매립되는 게이트전극(28a)이 형성된다.
여기서, 폴리실리콘막(28)의 화학적기계적연마 공정시, 연마스톱막(polishing stop layer)으로는 필드산화막(22)을 이용하며, 게이트전극(28a)과 반도체 기판(21) 표면의 단차를 동일하게 유지하거나, 또는 목적에 따라서 게이트전극(28a)과 반도체 기판(21) 표면의 단차를 다르게 유지할 수 있다.
도 3e에 도시된 바와 같이, 전면에 코발트막(Cobalt)을 증착한 후 열처리 공정을 진행하여, 게이트전극(28a)의 상면 및 p형 소스/드레인접합(27) 상면에 코발트실리사이드막(29)을 형성한다. 이때, 코발트실리사이드막(29)은 코발트막의 코발트원자와 게이트전극(28a) 및 p형 소스/드레인접합(27)의 실리콘원자가 반응하여 형성되는 것으로, 절연막인 게이트산화막(25) 및 필드산화막(22) 상에서는 형성되지 않는다.
다음으로, 미반응 코발트막을 선택적으로 제거한다.
도 3f에 도시된 바와 같이, 코발트실리사이드막(29)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3마스크층(30)을 형성한다. 이때, 제3마스크층(30)은 p형 소스/드레인접합(27)에 접하는 게이트전극(28a)의 양측 에지를 노출시키고 나머지 모든 영역을 덮는 형태로 형성된다.
다음으로, 제3마스크층(30)을 식각마스크로 제2표면의 일부가 드러날때까지 게이트전극(28a)의 양측 에지를 식각하여 홈(31)을 형성한다. 이때, 홈(31)은 게이트전극(28a)의 양측 에지 아래의 게이트산화막(25)의 양측 에지 부분까지 식각하여 형성한다. 따라서, 게이트전극은 홈(31)의 폭만큼 그 폭이 감소한 게이트전극(28b)이 된다.
다음으로, 제3마스크층(30)을 남겨둔 상태에서 p형 소스/드레인 확장영역(32)을 형성하기 위한 이온주입(pLDD I/I)을 진행한 후 활성화를 위한 어닐링 과정을 수행한다. 이때, p형 소스/드레인 확장영역(32)은 제2표면 아래의 반 도체 기판(21) 내에 형성되며, p형 소스/드레인접합(27)에 접하면서 p형 소스/드레인접합(27)의 제1깊이(h1)보다 더 깊은 제2깊이(h2)로 형성된다. 여기서, 제1깊이(h1)는 제1표면으로부터의 깊이이고, 제2깊이(h2)는 제2표면으로부터의 깊이이므로 제1깊이(h1)와 제2깊이(h2)의 길이 차이는 있으나, 제1표면으로부터의 깊이는 제1깊이(h1)에 비해 제2깊이(h2)가 더 깊다. 따라서, p형 소스/드레인접합(27)의 면적이 p형 소스/드레인확장영역(32)의 면적에 비해 훨씬 넓으며, 이는 통상적으로 알려진 것처럼 p형 소스/드레인확장영역(32)이 'pLDD I/I'로 표시되는 이온주입을통해 형성하는 이유이다.
위와 같은 p형 소스/드레인 확장영역(32)을 형성하기 위해 이온주입량을 7E13atoms/cm2∼2E14atoms/cm2 범위로 하여 이온주입을 진행한다. 여기서, 7E13atoms/cm2∼2E14atoms/cm2 범위의 이온주입량은 p형 소스/드레인접합(27)에 비해 주입량이 20∼70배 정도로 낮은 것으로 후속 활성화 과정에서 확장되는 정도가 미미하여 숏채널효과를 발생시키지 않는다. 즉, 본 발명은 트렌치 구조의 게이트전극을 적용하므로써 p형 소스/드레인접합(27)의 측면 확장에 의한 숏채널효과를 방지하기 위한 것이다.
도 3g에 도시된 바와 같이, 제3마스크층(30)을 제거하고, 홈(31)을 채울때까지 전면에 절연막을 증착한 후 화학적기계적연마를 진행하여 홈(31)에 매립되는 게이트스페이서(33)를 형성한다. 이때, 화학적기계적연마 공정시 연마스톱막으로는 필드산화막(22) 또는 코발트실리사이드막(29)을 이용한다.
위와 같은 게이트스페이서(33)는 게이트전극(28b)의 양측 에지와 p형 소스/드레인접합(27)에 공통으로 접하며 트렌치(24)를 채우는 형태이고, 게이트전극(28b) 및 반도체 기판(21)의 표면과 실질적으로 평탄한 표면을 갖고 형성된다.
전술한 실시예에 따르면, 게이트전극(28b)의 표면이 p형 소스/드레인접합(27)의 표면과 동일하거나 낮게 되므로 p형 소스/드레인접합(27) 형성시 극도로 얕은 접합이 가능하다.
즉, 실질적으로 피모스 트랜지스터의 소스/드레인역할을 하는 p형 소스/드레인접합(27)이 게이트전극 아래의 반도체 기판 내에 형성되던 종래 기술과 달리, 게이트전극 표면과 동일한 표면을 갖고 반도체 기판 내에 형성되므로 종래 기술과 동일한 깊이이면서도 게이트전극(28b)의 바닥보다 낮은 영역에서는 숏채널효과를 방지할 수 있는 얕은 깊이를 확보한다.
전술한 실시예에서는 피모스 트랜지스터를 예로 들었으나, 본 발명은 엔모스 트랜지스터 및 그 제조 방법에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트전극의 표면이 소스/드레인영역 표면보다 낮거나 동일하게 유지되므로써 극도로 얕은 접합을 형성하기 위한 장비상의 한계를 극복할 수 있을뿐만 아니라 확장영역(LDD)을 형성하는데도 충분한 여유를 확보할 수 있는 효과가 있다.
그리고, 얕은 접합을 형성하므로써 숏채널효과 증가, 트랜지스터의 펀치쓰루 증가, 턴오프상태의 전류(Ioff) 증가, 임계전압의 비안정화를 억제하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
더불어, 소스/드레인영역이나 확장영역의 접합깊이를 자유롭게 조절가능하므로 요구되는 접합의 면저항값을 얻을 수 있는 효과가 있다.
Claims (12)
- 활성영역으로 예정되며 제1표면을 갖는 반도체 기판;상기 반도체 기판의 소정 부분에 이웃하는 트랜지스터간 분리를 위해 형성된 트렌치 구조의 필드산화막;상기 제1표면보다 낮은 제2표면을 갖고 상기 반도체 기판에 형성된 트렌치;상기 트렌치와 상기 필드산화막 사이의 반도체 기판 내에 상기 제2표면보다 깊은 제1깊이로 형성된 소스/드레인접합;상기 트렌치 표면 상에 상기 제1표면에 이르는 높이를 갖고 적층된 게이트산화막과 게이트전극;상기 게이트전극의 양측 에지와 상기 소스/드레인접합에 공통으로 접하며 상기 트렌치를 채우는 게이트스페이서; 및상기 게이트스페이서 아래의 상기 반도체 기판 내에 상기 제1깊이보다 더 깊은 제2깊이로 형성된 소스/드레인확장영역을 포함하는 트랜지스터.
- 제1항에 있어서,상기 제1깊이는 상기 제1표면으로부터의 깊이이고, 상기 제2깊이는 상기 제2표면으로부터의 깊이인 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,상기 게이트전극의 표면은 상기 제1표면과 동일하거나 더 낮은 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,상기 게이트전극의 상면과 상기 소스/드레인접합의 상면에 형성된 코발트실리사이드막을 더 포함하는 트랜지스터.
- 제1항에 있어서,상기 게이트스페이서의 표면은 상기 게이트전극의 표면과 상기 소스/드레인접합의 표면과 동일하게 평탄한 것을 특징으로 하는 트랜지스터.
- 제1표면을 갖는 반도체 기판에 이웃하는 트랜지스터간 분리를 위한 필드산화막을 형성하는 단계;상기 제1표면보다 낮은 제2표면을 갖는 트렌치를 형성하는 단계;상기 트렌치를 포함한 상기 반도체 기판 상에 게이트산화막을 형성하는 단계;상기 트렌치와 상기 필드산화막 사이의 반도체 기판 내에 상기 제2표면보다 깊은 제1깊이로 소스/드레인접합을 형성하는 단계;상기 트렌치에 매립되는 게이트전극을 형성하는 단계;상기 게이트전극의 양측 에지를 일부분 식각하여 상기 트렌치의 제2표면을 노출시키는 홈을 형성하는 단계;상기 홈에 의해 노출된 상기 제2표면 아래에 상기 제1깊이보다 깊은 제2깊이로 소스/드레인확장영역을 형성하는 단계; 및상기 홈을 채우는 게이트스페이서를 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 게이트전극을 형성하는 단계는,상기 게이트산화막 상에 상기 트렌치를 채울때까지 폴리실리콘막을 증착하는 단계; 및상기 제1표면이 드러날때까지 상기 필드산화막을 연마스톱막으로 하여 상기 폴리실리콘막을 화학적기계적연마하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 소스/드레인접합을 형성하는 단계는,상기 게이트산화막 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 트렌치를 덮는 제1마스크층을 형성하는 단계;상기 제1마스크층을 이온주입마스크로 이용하여 도펀트를 이온주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 홈을 형성하는 단계는,상기 게이트전극 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 게이트전극의 양측 에지를 노출시키고 나머지 모든 영역을 덮는 제2마스크층을 형성하는 단계; 및상기 제2마스크층을 식각마스크로 이용하여 상기 게이트전극의 양측 에지를 식각하는 단계를 포함하고,상기 제2마스크층은 상기 소스/드레인확장영역을 형성하는 단계에서 이온주입마스크로 이용하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 게이트전극을 형성하는 단계후에,상기 게이트전극의 상면과 상기 소스/드레인접합의 상면에 코발트실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 홈을 채우는 게이트스페이서를 형성하는 단계는,상기 홈을 채울때까지 상기 반도체 기판의 전면에 절연막을 형성하는 단계; 및상기 필드산화막을 연마스톱막으로 하여 상기 절연막을 화학적기계적연마하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 소스/드레인접합을 형성하는 단계는,상기 소스/드레인확장영역의 이온주입량보다 큰 이온주입량으로 진행하는 것 을 특징으로 하는 트랜지스터의 제조 방법.
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| KR1020030050032A KR100961830B1 (ko) | 2003-07-22 | 2003-07-22 | 트렌치형 게이트를 구비하는 트랜지스터 및 그 제조 방법 |
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-
2003
- 2003-07-22 KR KR1020030050032A patent/KR100961830B1/ko not_active IP Right Cessation
Patent Citations (1)
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