KR100702315B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 디자인 룰의 감소에 따른 채널 길이의 감소에 의한 펀치스루(Punchthrough) 문제, 누설 전류에 의한 리프레쉬 특성 저하 문제 및 소자분리막을 형성하는 공정 마진의 감소 문제 등을 개선하기 위하여, 게이트를 형성하는 반도체 기판을 에피택셜 공정에 의한 SOI 구조로 형성하되 소자분리용 트렌치가 형성되는 영역 하부에 절연막 패턴을 형성함으로써, 반도체 소자의 전기적 특성을 향상시키고 생산 수율을 증가시킬 수 있는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 4a 내지 4f는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판 20, 120 : 활성영역
30, 130 : 패드 산화막 40, 140 : 패드 질화막
50, 150 : 패드 절연막 60, 160 : 산화막층
70, 145 : 하드마스크 패턴 75 : 감광막 패턴
80, 180 : 리세스 85, 185 : 소스/드레인 영역
90, 190 : 게이트 100 : 실리콘 기판
105 : 에피택셜층 110 : 절연막 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 디자인 룰의 감소에 따른 채널 길이의 감소에 의한 펀치스루(Punchthrough) 문제, 누설 전류에 의한 리프레쉬 특성 저하 문제 및 소자분리막을 형성하는 공정 마진의 감소 문제 등을 개선하기 위하여, 게이트를 형성하는 반도체 기판을 에피택셜 공정에 의한 SOI 구조로 형성하되 소자분리용 트렌치가 형성되는 영역 하부에 절연막 패턴을 형성함으로써, 반도체 소자의 전기적 특성을 향상시키고 생산 수율을 증가시킬 수 있는 발명에 관한 것이다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(30)과 패드 질화막(40)을 형성한 후, 소자 분리 마스크(미도시)로 패드 질화막(40), 패드 산화막(30) 및 소정 두께의 반도체 기판(10)을 식각하여 소자분리용 트렌치(50)를 형성한다.
도 1b를 참조하면, 트렌치(50)를 매립하는 소자 분리용 산화막층(60)을 형성한다. 이때, 반도체 소자의 디자인 룰이 감소함에 따라 소자분리용 트렌치(50)의 종횡비가 상대적으로 증가하게 되므로 산화막층(60)의 매립 공정이 점점 더 어려워져 공정 마진이 급격하게 감소하고, 산화막층(60)에 보이드가 발생하는 등의 문제 가 발생할 수 있다.
도 1c를 참조하면, 패드 질화막(40) 및 패드 산화막(30)을 제거하고 소자 분리용 산화막층(60)을 평탄화 식각하여 활성영역(20)을 정의하는 소자분리막을 형성한다. 다음에는, 반도체 기판(10) 전면에 하드마스크층을 형성한다. 그 다음에는, 하드마스크층 상부에 리세스 게이트 영역을 정의하는 감광막 패턴(75)을 형성하고, 감광막 패턴(75)을 식각마스크로 하드마스크층을 식각하여 리세스 게이트 영역을 노출시키는 하드마스크 패턴(70)을 형성한다.
도 1d를 참조하면, 하드마스크 패턴(70)을 식각 마스크로 상기 반도체 기판(10)을 소정 깊이 식각하여 리세스(80)를 형성하고, 활성영역(20)에 채널 불순물 이온 주입 공정을 수행한다.
도 1e를 참조하면, 반도체 기판(10) 상부에 게이트(90)를 형성한다. 다음에는 게이트 사이의 영역에 불순물 이온을 주입하여 소스/드레인 영역(85)을 형성한다.
여기서, 게이트의 채널의 길이가 점점 짧아짐에 따라 리프레쉬 특성 저하 및 펀치스루(Phunchthrough) 현상을 방지하기 위하여 채널에 주입하는 불순물 이온의 농도를 증가시켜야 한다. 그러나 채널의 불순물 농도가 증가하면 반도체 기판 내에 전기장이 증가하게 되고 문턱전압 이하의 전압에서 전자가 이동하게 된다. 이러한 전자의 이동은 드레인 전압을 증가시키고 소스 영역과 상호 작용을 일으켜 소스 영역의 전위장벽을 낮추고 누설전류를 증가시키는 문제를 유발한다. 이때, 게이트 전압은 드레인 전압을 제어하지 못하여 소스/드레인 영역 사이의 전자는 드레인으로 구동 되어 버리는 펀치스루 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트를 형성하는 반도체 기판을 에피택셜 공정에 의한 SOI 구조로 형성하되 소자분리용 트렌치가 형성되는 영역 하부에 절연막 패턴을 형성함으로써, 소자분리막을 형성하는 공정 마진을 증가시키고 펀치스루 현상을 방지할 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은,
리세스 게이트를 형성하기 위한 SOI(Silicon On Insulator) 기판을 형성하는데 있어서,
(a) 상기 SOI용 반도체 기판의 하부 실리콘 기판 상부에 절연막 패턴을 형성하되, 활성영역 길이 방향의 양측 에지부에 오버랩시켜 형성 하는 단계와,
(b) 상기 하부 실리콘 기판 상부에 에피택셜층을 형성하는 단계와,
(c) 상기 에피택셜층 상부에 소자분리용 트렌치 및 리세스 게이트 영역을 노출 시키는 하드마스크 패턴을 형성하는 단계와,
(d) 상기 하드마스크 패턴을 식각 마스크로 상기 에피택셜층을 식각하여 소자분리용 트렌치 및 리세스를 형성하는 단계와,
(e) 상기 트렌치 및 리세스를 매립하는 산화막층을 형성하는 단계와,
(f) 상기 하드마스크 패턴을 제거하고 상기 활성영역에 이온 주입 공정을 수행하는 단계와,
(g) 상기 리세스에 매립된 산화막층을 제거하는 단계 및
(h) 상기 리세스 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 2를 참조하면, SOI용 반도체 기판의 하부 기판으로 사용되는 하부 실리콘 기판(100) 상부 소정 부분에 절연막 패턴(110)을 형성한다. 이때, 절연막 패턴(110)은 후속의 공정에서 형성되는 바(Bar) 형태의 활성영역(120)의 길이 방향에 대한 양측 에지부에 오버랩되도록 형성하되, 활성영역(120)의 길이 방향에 대한 양측 에지부 및 소자분리영역에 오버랩되는 사각형 형태로 형성하는 것이 바람직하다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 3을 참조하면, SOI용 반도체 기판의 하부 기판으로 사용되는 하부 실리콘 기판(100) 상부 소정 부분에 절연막 패턴(110)을 형성한다. 이때, 절연막 패턴(110)은 후속의 공정에서 형성되는 바(Bar) 형태의 활성영역(120)의 길이 방향에 대한 양측 에지부에 오버랩되도록 형성하되, 활성영역(120)의 길이 방향에 대한 양측 에지부 및 소자분리영역에 오버랩되며 게이트의 방향을 따라 형성되는 라인 형태로 형성하는 것이 바람직하다.
도 4a 내지 4f는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도 2에 대한 XX'의 단면 또는 도 3에 대한 YY'의 단면을 도시한 것이다.
도 4a를 참조하면, SOI용 반도체 기판의 하부 기판으로 사용되는 하부 실리콘 기판(100) 상부 소정 부분에 절연막 패턴(110)을 형성한다. 이때, 절연막 패턴(110)은 산화막 및 질화막 중 선택된 어느 하나로 형성하는 것이 바람직하며, 후속의 공정에서 형성되는 바(Bar) 형태의 활성영역의 길이 방향에 대한 양측 에지부에 오버랩되도록 형성한다.
아울러, 절연막 패턴(110)은 활성영역의 길이 방향에 대한 양측 에지부 및 소자분리영역에 걸쳐서 형성되는 사각형 형태로 형성하거나, 활성영역의 길이 방향에 대한 양측 에지부 및 소자분리영역에 걸쳐서 게이트의 방향을 따라 형성되는 라인 형태로 형성하는 것이 바람직하다. 이때, 절연막 패턴(110)은 300 ~ 500Å의 두께로 형성하는 것이 바람직하며, 후속의 공정에서 형성되는 리세스의 저부와 절연막 패턴은 100 ~ 200Å이 이격된 상태가 되도록 절연막 패턴(110)의 선폭을 결정하는 것이 바람직하다.
도 4b를 참조하면, 하부 실리콘 기판(100) 상부에 에피택셜층(105)을 형성하여 SOI 반도체 기판을 완성한다. 이때, 에피택셜층(105)은 2000 ~ 3000Å의 두께로 형성하는 것이 바람직하다.
도 4c를 참조하면, 에피택셜층(105) 상부에 하드마스크용 패드 산화막(130) 및 패드 질화막(140)을 순차적으로 형성한다. 다음에는, 패드 질화막(140) 및 패드 산화막(130)을 부분 식각하여 소자분리 영역 및 리세스 게이트 영역을 노출 시키는 하드마스크 패턴(145)을 형성한다.
그 다음에는, 하드마스크 패턴(145)을 식각 마스크로 상기 에피택셜층(105)을 식각하여 소자분리용 트렌치(150) 및 리세스(180)를 형성한다. 이때, 소자분리용 트렌치(150) 및 리세스(180)는 1500 ~ 2500Å의 깊이로 식각하되, 소자분리용 트렌치(150)에 의해서 절연막 패턴(110)의 소정 부분이 노출되도록 하며 리세스(180) 저부와 절연막 패턴(110)은 100 ~ 200Å만큼 이격시켜 형성되도록 하는 것이 바람직하며, 소자분리용 트렌치(150)에 의해 활성영역(120)이 정의된다.
도 4d를 참조하면, 트렌치(150) 및 리세스(180)를 매립하는 산화막층(160)을 형성한다. 이때, 산화막층(160) 형성 후 CMP 공정을 수행하되, 패드 질화막(140)의 두께가 1/2이 남는 시점까지 수행하여 산화막층(160)을 분리시키고 활성영역(120)을 정의하는 소자분리막을 형성하는 것이 바람직하다.
도 4e를 참조하면, 하드마스크 패턴(145)을 제거하고 활성영역(120)에 채널 이온 주입 공정을 수행한다. 이때, 하드마스크 패턴 제거 공정은 뜨거운 이산화황(Hot H2SO4)을 이용하여 패드 질화막(140)을 제거하는 공정을 포함하는 것을 특징으로 한다.
도 4f를 참조하면, 리세스(180)에 매립된 산화막층(160)을 제거하고, 리세스(180) 상부에 게이트(190)를 형성하고 게이트 사이의 영역에 불순물 이온을 주입하여 소스/드레인 영역(185)을 형성한다. 이때, 산화막층(160) 제거 공정은 리세스 게이트 영역(180)을 노출시키는 마스크를 이용한 습식식각 공정을 이용하여 수행하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 게이트를 형성하는 반도체 기판을 SOI 구조로 형성함으로써 숏 채널 효과에 따른 펀치스루 현상을 방지할 수 있으므로 펀치스루 방지용 이온 주입 공정을 생략할 수 있다. 펀치스루 방지용 이온 주입 공정을 생략할 경우 활성영역 내에 주입되는 불순물 농도가 감소하고 활성영역 내의 전기장이 약화되어 핫 캐리어에 의한 누설 전류 문제도 감소시킬 수 있다. 또한, 소자분리용 트렌치가 형성되는 영역 하부에 절연막 패턴을 형성함으로써 소자분리막의 깊이를 감소시킬 수 있고, 절연막 패턴에 의해 소자분리막과 리세스 게이트 영역 사이에서 펀치스루 현상이 발생하는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 게이트를 형성하는 반도체 기판을 SOI 구조로 형성하되 소자분리용 트렌치가 형성되는 영역 하부에 절연막 패턴을 형성함으로써, 반도체 소자의 펀치스루 문제를 방지하고, 누설전류를 감소시키고, 리프레쉬 특성 향상 및 소자분리막을 형성하는 공정 마진을 향상시킬 수 있다. 따라서, 본 발명은 반도체 소자의 전기적 특성을 향상시 키고 생산 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 리세스 게이트를 형성하기 위한 SOI(Silicon On Insulator) 기판을 형성하는데 있어서,
    (a) 상기 SOI용 반도체 기판의 하부 실리콘 기판 상부에 절연막 패턴을 형성하되, 활성영역 길이 방향의 양측 에지부에 오버랩시켜 형성 하는 단계;
    (b) 상기 하부 실리콘 기판 상부에 에피택셜층을 형성하는 단계;
    (c) 상기 에피택셜층 상부에 소자분리용 트렌치 및 리세스 게이트 영역을 노출 시키는 하드마스크 패턴을 형성하는 단계;
    (d) 상기 하드마스크 패턴을 식각 마스크로 상기 에피택셜층을 식각하여 소자분리용 트렌치 및 리세스를 형성하는 단계;
    (e) 상기 트렌치 및 리세스를 매립하는 산화막층을 형성하는 단계;
    (f) 상기 하드마스크 패턴을 제거하고 상기 활성영역에 이온 주입 공정을 수행하는 단계;
    (g) 상기 리세스에 매립된 산화막층을 제거하는 단계; 및
    (h) 상기 리세스 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계의 절연막 패턴은 산화막 및 질화막 중 선택된 어느 하나를 이 용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 (a) 단계의 절연막 패턴은 활성영역의 길이 방향에 대한 양측 에지부 및 소자분리영역에 걸쳐서 형성되는 사각형 형태인 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 (a) 단계의 절연막 패턴은 활성영역의 길이 방향에 대한 양측 에지부 및 소자분리영역에 걸쳐서 게이트의 방향을 따라 형성되는 라인 형태인 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 (a) 단계의 절연막 패턴은 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 (b) 단계의 에피택셜층은 2000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 (c) 단계의 하드마스크용 패턴은 산화막 및 패드 질화막의 적층구조로 형성 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 (d) 단계의 소자분리용 트렌치 및 리세스는 1500 ~ 2500Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 (d) 단계의 소자분리용 트렌치 형성 공정시 상기 절연막 패턴의 소정 부분을 노출시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 (d) 단계의 리세스 저부와 상기 절연막 패턴은 100 ~ 200Å 만큼 이격시켜 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 (e) 단계는 CMP 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 CMP 공정은 상기 하드마스크 패턴의 패드 질화막 두께가 1/2이 남는 시점까지 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 (f) 단계의 하드마스크 패턴 제거 공정에 있어서 패드 질화막은 뜨거운 인산(Hot H3PO4)을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 (g) 단계의 산화막층 제거 공정은 리세스 게이트 영역을 노출시키는 마스크를 이용한 습식식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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