JPH10242460A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10242460A JPH10242460A JP9040793A JP4079397A JPH10242460A JP H10242460 A JPH10242460 A JP H10242460A JP 9040793 A JP9040793 A JP 9040793A JP 4079397 A JP4079397 A JP 4079397A JP H10242460 A JPH10242460 A JP H10242460A
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- oxide film
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Abstract
(57)【要約】
【課題】 ＬＤＤ構造のＭＯＳＦＥＴと類似したＭＯＳ
ＦＥＴを簡単な製造プロセスをもって形成でき、優れた
ホットキャリア耐性を備えているＭＯＳＦＥＴを有する
半導体集積回路装置およびその製造方法を提供する。 【解決手段】 半導体基板１の上にゲート絶縁膜３とそ
の上にゲート電極４を形成した後、半導体基板１の上
に、厚膜の酸化シリコン膜６を堆積し、ゲート電極４の
側壁に酸化シリコン膜６からなる側壁酸化シリコン膜６
ａを形成する工程と、酸化シリコン膜６を通して、半導
体基板１に、イオン注入法を使用して、ヒ素などの不純
物をイオン打ち込みした後、アニールを行って、イオン
打ち込みされた不純物を拡散して、ソース／ドレインと
しての半導体領域７をＬＤＤ構造に類似した構造をもっ
て形成する工程とを有するものである。
ＦＥＴを簡単な製造プロセスをもって形成でき、優れた
ホットキャリア耐性を備えているＭＯＳＦＥＴを有する
半導体集積回路装置およびその製造方法を提供する。 【解決手段】 半導体基板１の上にゲート絶縁膜３とそ
の上にゲート電極４を形成した後、半導体基板１の上
に、厚膜の酸化シリコン膜６を堆積し、ゲート電極４の
側壁に酸化シリコン膜６からなる側壁酸化シリコン膜６
ａを形成する工程と、酸化シリコン膜６を通して、半導
体基板１に、イオン注入法を使用して、ヒ素などの不純
物をイオン打ち込みした後、アニールを行って、イオン
打ち込みされた不純物を拡散して、ソース／ドレインと
しての半導体領域７をＬＤＤ構造に類似した構造をもっ
て形成する工程とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＬＤＤ（Lightly
Doped Drain Structure)構造のＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor)と類似し
たＭＯＳＦＥＴを簡単な製造プロセスをもって形成で
き、優れたホットキャリア耐性を備えているＭＯＳＦＥ
Ｔを有する半導体集積回路装置およびその製造方法に関
するものである。
置およびその製造方法に関し、特に、ＬＤＤ（Lightly
Doped Drain Structure)構造のＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor)と類似し
たＭＯＳＦＥＴを簡単な製造プロセスをもって形成で
き、優れたホットキャリア耐性を備えているＭＯＳＦＥ
Ｔを有する半導体集積回路装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】ところで、本発明者は、ＬＤＤ構造のＭ
ＯＳＦＥＴを有する半導体集積回路装置の製造方法につ
いて検討した。以下は、本発明者によって検討された技
術であり、その概要は次のとおりである。
ＯＳＦＥＴを有する半導体集積回路装置の製造方法につ
いて検討した。以下は、本発明者によって検討された技
術であり、その概要は次のとおりである。
【０００３】すなわち、ＬＤＤ構造のＭＯＳＦＥＴは、
微細加工化に伴い、ホットエレクトロン効果を低減する
ための構造であり、ドレイン端に設けられた低濃度のｎ
型拡散層によって、ここにできる空乏層の電界が高くな
らないようにしているものである。
微細加工化に伴い、ホットエレクトロン効果を低減する
ための構造であり、ドレイン端に設けられた低濃度のｎ
型拡散層によって、ここにできる空乏層の電界が高くな
らないようにしているものである。
【０００４】ＬＤＤ構造のＭＯＳＦＥＴを有する半導体
集積回路装置の製造方法において、ソース／ドレインを
２段階のイオン注入によって形成している。すなわち、
半導体基板の上に、ゲート絶縁膜とその上にゲート電極
を形成した後、それをマスクとして使用して、不純物と
しての例えばリン（Ｐ）を半導体基板にイオン注入し、
低濃度の浅いソース／ドレインとしてのｎ型拡散層を形
成している。その後、ゲート電極の側壁に酸化シリコン
膜などからなるサイドウォールスペーサ（側壁絶縁膜）
を形成した後、そのサイドウォールスペーサとゲート電
極をマスクとして使用して、不純物としてのリンを半導
体基板にイオン注入し、高濃度の深いソース／ドレイン
としてのｎ型拡散層を形成している。
集積回路装置の製造方法において、ソース／ドレインを
２段階のイオン注入によって形成している。すなわち、
半導体基板の上に、ゲート絶縁膜とその上にゲート電極
を形成した後、それをマスクとして使用して、不純物と
しての例えばリン（Ｐ）を半導体基板にイオン注入し、
低濃度の浅いソース／ドレインとしてのｎ型拡散層を形
成している。その後、ゲート電極の側壁に酸化シリコン
膜などからなるサイドウォールスペーサ（側壁絶縁膜）
を形成した後、そのサイドウォールスペーサとゲート電
極をマスクとして使用して、不純物としてのリンを半導
体基板にイオン注入し、高濃度の深いソース／ドレイン
としてのｎ型拡散層を形成している。
【０００５】なお、ＬＤＤ構造のＭＯＳＦＥＴを備えて
いる半導体集積回路装置の製造方法に関する文献として
は、例えば１９９０年１２月１５日、啓学出版株式会社
発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ２１６〜ｐ２
２３に記載されているものがある。
いる半導体集積回路装置の製造方法に関する文献として
は、例えば１９９０年１２月１５日、啓学出版株式会社
発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ２１６〜ｐ２
２３に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＬ
ＤＤ構造のＭＯＳＦＥＴを有する半導体集積回路装置の
製造方法は、ＬＤＤ構造のＭＯＳＦＥＴのソース／ドレ
インを２段階のイオン注入によって形成していることに
より、多数の製造工程を必要とするので、複雑な製造プ
ロセスとなるという問題点が発生している。
ＤＤ構造のＭＯＳＦＥＴを有する半導体集積回路装置の
製造方法は、ＬＤＤ構造のＭＯＳＦＥＴのソース／ドレ
インを２段階のイオン注入によって形成していることに
より、多数の製造工程を必要とするので、複雑な製造プ
ロセスとなるという問題点が発生している。
【０００７】また、ゲート絶縁膜およびゲート電極をマ
スクとして使用して、不純物としての例えばリンを半導
体基板にイオン注入し、低濃度の浅いソース／ドレイン
としてのｎ型拡散層を形成した後、ゲート電極の側壁に
酸化シリコン膜などからなるサイドウォールスペーサを
形成する際に、半導体基板の上に、ＣＶＤ（ChemicalVa
por Deposition)法を使用して例えば酸化シリコン膜な
どの絶縁膜を形成し、その後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極の側壁にサイ
ドウォールスペーサのパターンを形成することが必要で
あることにより、このサイドウォールスペーサを形成す
る製造工程のために、複雑な製造プロセスとなるという
問題点が発生している。
スクとして使用して、不純物としての例えばリンを半導
体基板にイオン注入し、低濃度の浅いソース／ドレイン
としてのｎ型拡散層を形成した後、ゲート電極の側壁に
酸化シリコン膜などからなるサイドウォールスペーサを
形成する際に、半導体基板の上に、ＣＶＤ（ChemicalVa
por Deposition)法を使用して例えば酸化シリコン膜な
どの絶縁膜を形成し、その後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極の側壁にサイ
ドウォールスペーサのパターンを形成することが必要で
あることにより、このサイドウォールスペーサを形成す
る製造工程のために、複雑な製造プロセスとなるという
問題点が発生している。
【０００８】本発明の目的は、ＬＤＤ構造のＭＯＳＦＥ
Ｔと類似したＭＯＳＦＥＴを簡単な製造プロセスをもっ
て形成でき、優れたホットキャリア耐性を備えているＭ
ＯＳＦＥＴを有する半導体集積回路装置およびその製造
方法を提供することにある。
Ｔと類似したＭＯＳＦＥＴを簡単な製造プロセスをもっ
て形成でき、優れたホットキャリア耐性を備えているＭ
ＯＳＦＥＴを有する半導体集積回路装置およびその製造
方法を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、ゲート電極の側壁にある酸化シリコン膜の下部の半
導体基板にソース／ドレインとなっている半導体領域が
ＬＤＤ構造に類似した構造をもって形成されており、半
導体領域は、酸化シリコン膜が形成された後に、不純物
のイオン注入法を使用して形成されているものである。
は、ゲート電極の側壁にある酸化シリコン膜の下部の半
導体基板にソース／ドレインとなっている半導体領域が
ＬＤＤ構造に類似した構造をもって形成されており、半
導体領域は、酸化シリコン膜が形成された後に、不純物
のイオン注入法を使用して形成されているものである。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板の上にゲート絶縁膜とその上にゲー
ト電極を形成した後、半導体基板の上に、厚膜の酸化シ
リコン膜を堆積し、ゲート電極の側壁に酸化シリコン膜
からなる側壁酸化シリコン膜を形成する工程と、酸化シ
リコン膜を通して、半導体基板に、イオン注入法を使用
して、ヒ素などの不純物をイオン打ち込みした後、アニ
ールを行って、イオン打ち込みされた不純物を拡散し
て、ソース／ドレインとしての半導体領域をＬＤＤ構造
に類似した構造をもって形成する工程とを有するもので
ある。
方法は、半導体基板の上にゲート絶縁膜とその上にゲー
ト電極を形成した後、半導体基板の上に、厚膜の酸化シ
リコン膜を堆積し、ゲート電極の側壁に酸化シリコン膜
からなる側壁酸化シリコン膜を形成する工程と、酸化シ
リコン膜を通して、半導体基板に、イオン注入法を使用
して、ヒ素などの不純物をイオン打ち込みした後、アニ
ールを行って、イオン打ち込みされた不純物を拡散し
て、ソース／ドレインとしての半導体領域をＬＤＤ構造
に類似した構造をもって形成する工程とを有するもので
ある。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１４】（実施の形態１）図１〜図９は、本発明の
実施の形態１である半導体集積回路装置の製造工程を示
す概略断面図である。同図を用いて、本実施の形態１の
半導体集積回路装置およびその製造方法を説明する。
実施の形態１である半導体集積回路装置の製造工程を示
す概略断面図である。同図を用いて、本実施の形態１の
半導体集積回路装置およびその製造方法を説明する。
【００１５】まず、例えばｐ型の単結晶シリコンからな
る半導体基板１を用意し、その半導体基板１の表面の選
択的な領域に熱酸化処理を使用して、酸化シリコン膜か
らなる素子分離用のフィールド絶縁膜２を形成する（図
１）。
る半導体基板１を用意し、その半導体基板１の表面の選
択的な領域に熱酸化処理を使用して、酸化シリコン膜か
らなる素子分離用のフィールド絶縁膜２を形成する（図
１）。
【００１６】次に、半導体基板１の表面に熱酸化処理を
使用して、酸化シリコン膜からなるゲート絶縁膜３を形
成した後、半導体基板１の上に、ＣＶＤ法を使用して、
不純物として例えばリンが含まれている多結晶シリコン
膜からなるゲート電極４を形成する。その後、半導体基
板１の上に、レジスト膜５を塗布した後、リソグラフィ
技術を使用して、ゲート電極４およびゲート絶縁膜３の
パターンを形成するためのエッチング用マスクとしての
パターン化したレジスト膜５を形成する（図２）。この
場合、ゲート絶縁膜３を形成する前に、必要に応じて、
ＭＯＳＦＥＴのしきい電圧を調整するために、半導体基
板１に、イオン注入法を使用して、ホウ素（Ｂ）などの
ｐ型の不純物をイオン打ち込みする態様とすることがで
きる。
使用して、酸化シリコン膜からなるゲート絶縁膜３を形
成した後、半導体基板１の上に、ＣＶＤ法を使用して、
不純物として例えばリンが含まれている多結晶シリコン
膜からなるゲート電極４を形成する。その後、半導体基
板１の上に、レジスト膜５を塗布した後、リソグラフィ
技術を使用して、ゲート電極４およびゲート絶縁膜３の
パターンを形成するためのエッチング用マスクとしての
パターン化したレジスト膜５を形成する（図２）。この
場合、ゲート絶縁膜３を形成する前に、必要に応じて、
ＭＯＳＦＥＴのしきい電圧を調整するために、半導体基
板１に、イオン注入法を使用して、ホウ素（Ｂ）などの
ｐ型の不純物をイオン打ち込みする態様とすることがで
きる。
【００１７】その後、レジスト膜５をエッチング用マス
クとして使用して、ドライエッチングなどの選択エッチ
ング技術を使用して、ゲート電極４およびゲート絶縁膜
３のパターンを形成する。次に、半導体基板１の上に、
ＣＶＤ法を使用して、厚膜の酸化シリコン膜６を堆積
し、ゲート電極４の側壁に側壁酸化シリコン膜を備えて
いる酸化シリコン膜６を形成する（図３）。
クとして使用して、ドライエッチングなどの選択エッチ
ング技術を使用して、ゲート電極４およびゲート絶縁膜
３のパターンを形成する。次に、半導体基板１の上に、
ＣＶＤ法を使用して、厚膜の酸化シリコン膜６を堆積
し、ゲート電極４の側壁に側壁酸化シリコン膜を備えて
いる酸化シリコン膜６を形成する（図３）。
【００１８】この場合、酸化シリコン膜６の膜厚は、0.
１μｍ以上としており、本実施の形態１の場合、0.１μ
ｍとしている。したがって、本実施の形態１の酸化シリ
コン膜６は、従来のＬＤＤ構造のＭＯＳＦＥＴにおける
側壁酸化シリコン膜の膜厚が0.０１μｍ程度であること
により、従来の側壁酸化シリコン膜よりも厚膜の酸化シ
リコン膜６となっている。また、ＣＶＤ法を使用して厚
膜の酸化シリコン膜６を堆積し、ゲート電極４の側壁に
その酸化シリコン膜からなる側壁酸化シリコン膜を形成
していることにより、所定の膜厚を有する側壁酸化シリ
コン膜をゲート電極４のパターンと自己整合化された状
態で自動的に形成することができる。
１μｍ以上としており、本実施の形態１の場合、0.１μ
ｍとしている。したがって、本実施の形態１の酸化シリ
コン膜６は、従来のＬＤＤ構造のＭＯＳＦＥＴにおける
側壁酸化シリコン膜の膜厚が0.０１μｍ程度であること
により、従来の側壁酸化シリコン膜よりも厚膜の酸化シ
リコン膜６となっている。また、ＣＶＤ法を使用して厚
膜の酸化シリコン膜６を堆積し、ゲート電極４の側壁に
その酸化シリコン膜からなる側壁酸化シリコン膜を形成
していることにより、所定の膜厚を有する側壁酸化シリ
コン膜をゲート電極４のパターンと自己整合化された状
態で自動的に形成することができる。
【００１９】次に、半導体基板１の上に、レジスと膜１
１を塗布した後、リソグラフィ技術と選択エッチング技
術とを使用して、酸化シリコン膜６の表層部を取り除い
て、ゲート電極４の側壁に側壁酸化シリコン膜６ａ（酸
化シリコン膜６よりも薄膜状態となっている側壁酸化シ
リコン膜６ａ）と半導体基板１の上に薄膜の酸化シリコ
ン膜６ｂを形成する（図４）。
１を塗布した後、リソグラフィ技術と選択エッチング技
術とを使用して、酸化シリコン膜６の表層部を取り除い
て、ゲート電極４の側壁に側壁酸化シリコン膜６ａ（酸
化シリコン膜６よりも薄膜状態となっている側壁酸化シ
リコン膜６ａ）と半導体基板１の上に薄膜の酸化シリコ
ン膜６ｂを形成する（図４）。
【００２０】その後、不要となったレジスと膜１１を取
り除いた後、酸化シリコン膜６を通して、半導体基板１
に、イオン注入法を使用して、不純物としてのヒ素（Ａ
ｓ）を２００ｋｅＶのエネルギーで５×１０15cm-2のイ
オン注入量をもってイオン打ち込みする。その後、アニ
ール（熱拡散処理）を行って、イオン打ち込みされたヒ
素を拡散して、ソース／ドレインとしてのｎ型の半導体
領域７を形成する（図５）。
り除いた後、酸化シリコン膜６を通して、半導体基板１
に、イオン注入法を使用して、不純物としてのヒ素（Ａ
ｓ）を２００ｋｅＶのエネルギーで５×１０15cm-2のイ
オン注入量をもってイオン打ち込みする。その後、アニ
ール（熱拡散処理）を行って、イオン打ち込みされたヒ
素を拡散して、ソース／ドレインとしてのｎ型の半導体
領域７を形成する（図５）。
【００２１】この製造工程の他の態様として、図３に示
した酸化シリコン膜６の状態で、酸化シリコン膜６を通
して、半導体基板１に、イオン注入法を使用して、不純
物としてのヒ素（Ａｓ）を２００ｋｅＶのエネルギーで
５×１０15cm-2のイオン注入量をもってイオン打ち込み
する態様とすることができる。
した酸化シリコン膜６の状態で、酸化シリコン膜６を通
して、半導体基板１に、イオン注入法を使用して、不純
物としてのヒ素（Ａｓ）を２００ｋｅＶのエネルギーで
５×１０15cm-2のイオン注入量をもってイオン打ち込み
する態様とすることができる。
【００２２】また、本発明者の検討結果により、酸化シ
リコン膜６の膜厚は、0.１μｍ以上とし、酸化シリコン
膜６の膜厚に応じて、不純物をイオン打ち込みする際の
エネルギーは、１００ｋｅＶ以上とした態様を適用する
ことができる。
リコン膜６の膜厚は、0.１μｍ以上とし、酸化シリコン
膜６の膜厚に応じて、不純物をイオン打ち込みする際の
エネルギーは、１００ｋｅＶ以上とした態様を適用する
ことができる。
【００２３】前述した製造工程によって、ゲート電極４
の側壁の側壁酸化シリコン膜６ａの下部の半導体基板１
の領域に、従来のＬＤＤ構造のＭＯＳＦＥＴと類似した
パターンの半導体領域７を形成することができる。
の側壁の側壁酸化シリコン膜６ａの下部の半導体基板１
の領域に、従来のＬＤＤ構造のＭＯＳＦＥＴと類似した
パターンの半導体領域７を形成することができる。
【００２４】図１０は、本発明者が検討した結果を示す
グラフ図であり、ヒ素のイオン打ち込みにおいて、本実
施の形態１における酸化シリコン膜６に対応する酸化シ
リコン膜の膜厚と、ソース／ドレインとしての半導体領
域７に対応する半導体領域の横方向または深さ方向の距
離との関係を示すグラフ図である。
グラフ図であり、ヒ素のイオン打ち込みにおいて、本実
施の形態１における酸化シリコン膜６に対応する酸化シ
リコン膜の膜厚と、ソース／ドレインとしての半導体領
域７に対応する半導体領域の横方向または深さ方向の距
離との関係を示すグラフ図である。
【００２５】図１１は、本発明者が検討した結果を示す
グラフ図であり、ヒ素のイオン打ち込みにおいて、側壁
酸化シリコン膜の下部のソース／ドレインとしての半導
体領域７に対応する半導体領域の横方向の距離と、ソー
ス／ドレインとしての半導体領域７に対応する半導体領
域の横方向の不純物濃度との関係を示すグラフ図であ
る。なお、図１１において、Ｐ（従来のもの）は、従来
のＬＤＤ構造のＭＯＳＦＥＴにおけるソース／ドレイン
としての半導体領域の不純物であるリン（Ｐ）を示して
いるものである。
グラフ図であり、ヒ素のイオン打ち込みにおいて、側壁
酸化シリコン膜の下部のソース／ドレインとしての半導
体領域７に対応する半導体領域の横方向の距離と、ソー
ス／ドレインとしての半導体領域７に対応する半導体領
域の横方向の不純物濃度との関係を示すグラフ図であ
る。なお、図１１において、Ｐ（従来のもの）は、従来
のＬＤＤ構造のＭＯＳＦＥＴにおけるソース／ドレイン
としての半導体領域の不純物であるリン（Ｐ）を示して
いるものである。
【００２６】したがって、本発明者の検討の結果、膜厚
が0.１μｍの厚膜の酸化シリコン膜６を形成した状態
で、ヒ素を２００ｋｅＶのエネルギーでイオン打ち込み
していることにより、従来のＬＤＤ構造のＭＯＳＦＥＴ
で用いている膜厚が0.０１μｍの側壁酸化シリコン膜を
形成した状態で、ヒ素を１２０ｋｅＶのエネルギーでイ
オン打ち込みしている場合と比較すると、半導体領域７
における深さ方向の距離はほぼ同一となり、横方向の距
離は２００ｋｅＶでは0.２μｍとなり、１２０ｋｅＶで
の0.１２μｍより大きくすることができる。
が0.１μｍの厚膜の酸化シリコン膜６を形成した状態
で、ヒ素を２００ｋｅＶのエネルギーでイオン打ち込み
していることにより、従来のＬＤＤ構造のＭＯＳＦＥＴ
で用いている膜厚が0.０１μｍの側壁酸化シリコン膜を
形成した状態で、ヒ素を１２０ｋｅＶのエネルギーでイ
オン打ち込みしている場合と比較すると、半導体領域７
における深さ方向の距離はほぼ同一となり、横方向の距
離は２００ｋｅＶでは0.２μｍとなり、１２０ｋｅＶで
の0.１２μｍより大きくすることができる。
【００２７】また、本発明者の検討の結果、従来のＬＤ
Ｄ構造のＭＯＳＦＥＴで用いている不純物としてリンが
用いられている半導体領域におけるリンの濃度分布と比
較すると、従来の仕様では、その濃度分布が急峻となっ
ていることにより、ホットキャリア耐性を悪くしてい
る。しかしながら、本実施の形態１の場合、ヒ素を２０
０ｋｅＶのエネルギーでイオン打ち込みしていることに
より、従来のＬＤＤ構造のＭＯＳＦＥＴで用いているリ
ンを不純物とした場合の半導体領域の横方向の濃度分布
と本実施の形態１の半導体領域７の濃度分布とはほぼ同
じの濃度分布となることにより、ホットキャリア耐性を
優れたものとすることができる。
Ｄ構造のＭＯＳＦＥＴで用いている不純物としてリンが
用いられている半導体領域におけるリンの濃度分布と比
較すると、従来の仕様では、その濃度分布が急峻となっ
ていることにより、ホットキャリア耐性を悪くしてい
る。しかしながら、本実施の形態１の場合、ヒ素を２０
０ｋｅＶのエネルギーでイオン打ち込みしていることに
より、従来のＬＤＤ構造のＭＯＳＦＥＴで用いているリ
ンを不純物とした場合の半導体領域の横方向の濃度分布
と本実施の形態１の半導体領域７の濃度分布とはほぼ同
じの濃度分布となることにより、ホットキャリア耐性を
優れたものとすることができる。
【００２８】次に、半導体基板１の上に、ＣＶＤ法を使
用して、例えば酸化シリコン膜からなる絶縁膜８を形成
する（図６）。その後、例えばＣＭＰ（Chemical Mecha
nical Polishing 、化学機械研磨）法などの研磨技術を
使用して、表層部の絶縁膜８を取り除いて、絶縁膜８の
表面を平坦化する（図７）。
用して、例えば酸化シリコン膜からなる絶縁膜８を形成
する（図６）。その後、例えばＣＭＰ（Chemical Mecha
nical Polishing 、化学機械研磨）法などの研磨技術を
使用して、表層部の絶縁膜８を取り除いて、絶縁膜８の
表面を平坦化する（図７）。
【００２９】その後、絶縁膜８をリソグラフィ技術と選
択エッチング技術とを使用して、絶縁膜８の選択的な領
域に接続孔を形成した後、その接続孔に、選択ＣＶＤ法
を使用して、例えばタングステンなどを埋め込んで、プ
ラグ９を形成する（図８）。
択エッチング技術とを使用して、絶縁膜８の選択的な領
域に接続孔を形成した後、その接続孔に、選択ＣＶＤ法
を使用して、例えばタングステンなどを埋め込んで、プ
ラグ９を形成する（図８）。
【００３０】次に、半導体基板１の上に、スパッタリン
グ法を使用して、例えばアルミニウム層からなる配線層
１０を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、パターン化された配線層１０を形成
する（図９）。
グ法を使用して、例えばアルミニウム層からなる配線層
１０を形成した後、リソグラフィ技術と選択エッチング
技術とを使用して、パターン化された配線層１０を形成
する（図９）。
【００３１】その後、層間絶縁膜と配線層との製造工程
を使用して、半導体基板１の上に、必要に応じて層間絶
縁膜と配線層とを積層させた後、パッシベーション膜を
形成することにより、半導体集積回路装置の製造工程を
終了する。
を使用して、半導体基板１の上に、必要に応じて層間絶
縁膜と配線層とを積層させた後、パッシベーション膜を
形成することにより、半導体集積回路装置の製造工程を
終了する。
【００３２】前述した本実施の形態１の半導体集積回路
装置およびその製造方法において、ゲート電極４および
ゲート絶縁膜３のパターンを形成した後、半導体基板１
の上に、0.１μｍ以上の膜厚からなる厚膜の酸化シリコ
ン膜６を堆積し、ゲート電極４の側壁に側壁酸化シリコ
ン膜を備えている酸化シリコン膜６を形成し、その後、
酸化シリコン膜６を通して、半導体基板１に、イオン注
入法を使用して、不純物としてのヒ素を１００ｋｅＶ以
上のエネルギーで５×１０15cm-2のイオン注入量をもっ
てイオン打ち込みして、ソース／ドレインとしてのｎ型
の半導体領域７を形成している。
装置およびその製造方法において、ゲート電極４および
ゲート絶縁膜３のパターンを形成した後、半導体基板１
の上に、0.１μｍ以上の膜厚からなる厚膜の酸化シリコ
ン膜６を堆積し、ゲート電極４の側壁に側壁酸化シリコ
ン膜を備えている酸化シリコン膜６を形成し、その後、
酸化シリコン膜６を通して、半導体基板１に、イオン注
入法を使用して、不純物としてのヒ素を１００ｋｅＶ以
上のエネルギーで５×１０15cm-2のイオン注入量をもっ
てイオン打ち込みして、ソース／ドレインとしてのｎ型
の半導体領域７を形成している。
【００３３】したがって、本実施の形態１のＭＯＳＦＥ
Ｔのソース／ドレインとしての半導体領域７は、ＬＤＤ
構造のＭＯＳＦＥＴに類似した構造とすることができる
ことにより、優れたホットキャリア耐性を備えているシ
ングル半導体領域からなるソース／ドレインとすること
ができるので、高性能でしかも高信頼度のＭＯＳＦＥＴ
を有する半導体集積回路装置とすることができる。
Ｔのソース／ドレインとしての半導体領域７は、ＬＤＤ
構造のＭＯＳＦＥＴに類似した構造とすることができる
ことにより、優れたホットキャリア耐性を備えているシ
ングル半導体領域からなるソース／ドレインとすること
ができるので、高性能でしかも高信頼度のＭＯＳＦＥＴ
を有する半導体集積回路装置とすることができる。
【００３４】また、本実施の形態１のＭＯＳＦＥＴのソ
ース／ドレインとしての半導体領域７は、0.１μｍ以上
の膜厚からなる厚膜の酸化シリコン膜６を堆積し、ゲー
ト電極４の側壁に側壁酸化シリコン膜を備えている酸化
シリコン膜６を形成し、その後、酸化シリコン膜６を通
して、半導体基板１に、イオン注入法を使用して、不純
物としてのヒ素を１００ｋｅＶ以上のエネルギーで５×
１０15cm-2のイオン注入量をもってイオン打ち込みして
形成している。その結果、本実施の形態１のＭＯＳＦＥ
Ｔのソース／ドレインとしての半導体領域７は、１回の
イオン注入法を使用して、ＬＤＤ構造のＭＯＳＦＥＴに
類似した構造のソース／ドレインとしての半導体領域７
を形成していることにより、簡単な製造プロセスとする
ことができる。
ース／ドレインとしての半導体領域７は、0.１μｍ以上
の膜厚からなる厚膜の酸化シリコン膜６を堆積し、ゲー
ト電極４の側壁に側壁酸化シリコン膜を備えている酸化
シリコン膜６を形成し、その後、酸化シリコン膜６を通
して、半導体基板１に、イオン注入法を使用して、不純
物としてのヒ素を１００ｋｅＶ以上のエネルギーで５×
１０15cm-2のイオン注入量をもってイオン打ち込みして
形成している。その結果、本実施の形態１のＭＯＳＦＥ
Ｔのソース／ドレインとしての半導体領域７は、１回の
イオン注入法を使用して、ＬＤＤ構造のＭＯＳＦＥＴに
類似した構造のソース／ドレインとしての半導体領域７
を形成していることにより、簡単な製造プロセスとする
ことができる。
【００３５】（実施の形態２）図１２〜図２０は、本発
明の実施の形態２である半導体集積回路装置の製造工程
を示す概略断面図である。同図を用いて、本実施の形態
２の半導体集積回路装置およびその製造方法を説明す
る。
明の実施の形態２である半導体集積回路装置の製造工程
を示す概略断面図である。同図を用いて、本実施の形態
２の半導体集積回路装置およびその製造方法を説明す
る。
【００３６】まず、例えばｐ型の単結晶シリコンからな
る半導体基板１を用意し、その半導体基板１の表面の選
択的な領域に熱酸化処理を使用して、酸化シリコン膜か
らなる素子分離用のフィールド絶縁膜２を形成する（図
１２）。
る半導体基板１を用意し、その半導体基板１の表面の選
択的な領域に熱酸化処理を使用して、酸化シリコン膜か
らなる素子分離用のフィールド絶縁膜２を形成する（図
１２）。
【００３７】次に、半導体基板１の表面に熱酸化処理を
使用して、酸化シリコン膜からなるゲート絶縁膜３を形
成した後、半導体基板１の上に、ＣＶＤ法を使用して、
不純物として例えばリンが含まれている多結晶シリコン
膜からなるゲート電極４を形成する。その後、半導体基
板１の上に、レジスト膜５を塗布した後、リソグラフィ
技術を使用して、ゲート電極４およびゲート絶縁膜３の
パターンを形成するためのエッチング用マスクとしての
パターン化したレジスト膜５を形成する。この場合、ゲ
ート絶縁膜３を形成する前に、必要に応じて、ＭＯＳＦ
ＥＴのしきい電圧を調整するために、半導体基板１に、
イオン注入法を使用して、ホウ素などのｐ型の不純物を
イオン打ち込みする態様とすることができる。
使用して、酸化シリコン膜からなるゲート絶縁膜３を形
成した後、半導体基板１の上に、ＣＶＤ法を使用して、
不純物として例えばリンが含まれている多結晶シリコン
膜からなるゲート電極４を形成する。その後、半導体基
板１の上に、レジスト膜５を塗布した後、リソグラフィ
技術を使用して、ゲート電極４およびゲート絶縁膜３の
パターンを形成するためのエッチング用マスクとしての
パターン化したレジスト膜５を形成する。この場合、ゲ
ート絶縁膜３を形成する前に、必要に応じて、ＭＯＳＦ
ＥＴのしきい電圧を調整するために、半導体基板１に、
イオン注入法を使用して、ホウ素などのｐ型の不純物を
イオン打ち込みする態様とすることができる。
【００３８】次に、レジスト膜５をエッチング用マスク
として、異方性エッチングなどの選択エッチング技術に
より、ゲート電極４の周辺部を傾斜化されたパターンと
して形成する。その後、ゲート電極４をエッチング用マ
スクとして、ドライエッチングなどの選択エッチング技
術により、ゲート絶縁膜３のパターンを形成する（図１
３）。
として、異方性エッチングなどの選択エッチング技術に
より、ゲート電極４の周辺部を傾斜化されたパターンと
して形成する。その後、ゲート電極４をエッチング用マ
スクとして、ドライエッチングなどの選択エッチング技
術により、ゲート絶縁膜３のパターンを形成する（図１
３）。
【００３９】この場合、ゲート電極４の周辺部を傾斜化
されたパターンとして形成することにより、後述するＬ
ＤＤ構造に類似した構造のソース／ドレインとしての半
導体領域を不純物のイオン注入法を使用して形成する際
に、特有の形状を有する半導体領域を形成することがで
きる。
されたパターンとして形成することにより、後述するＬ
ＤＤ構造に類似した構造のソース／ドレインとしての半
導体領域を不純物のイオン注入法を使用して形成する際
に、特有の形状を有する半導体領域を形成することがで
きる。
【００４０】次に、不要となったレジスト膜５を取り除
いた後、半導体基板１の上に、ＣＶＤ法を使用して、厚
膜の酸化シリコン膜６を堆積し、ゲート電極４の側壁に
側壁酸化シリコン膜を備えている酸化シリコン膜６を形
成する（図１４）。
いた後、半導体基板１の上に、ＣＶＤ法を使用して、厚
膜の酸化シリコン膜６を堆積し、ゲート電極４の側壁に
側壁酸化シリコン膜を備えている酸化シリコン膜６を形
成する（図１４）。
【００４１】この場合、酸化シリコン膜６の膜厚は、0.
１μｍ以上としており、本実施の形態２の場合、0.１μ
ｍとしている。したがって、本実施の形態２の酸化シリ
コン膜６は、従来のＬＤＤ構造のＭＯＳＦＥＴにおける
側壁酸化シリコン膜の膜厚が0.０１μｍ程度であること
により、従来の側壁酸化シリコン膜よりも厚膜の酸化シ
リコン膜６となっている。
１μｍ以上としており、本実施の形態２の場合、0.１μ
ｍとしている。したがって、本実施の形態２の酸化シリ
コン膜６は、従来のＬＤＤ構造のＭＯＳＦＥＴにおける
側壁酸化シリコン膜の膜厚が0.０１μｍ程度であること
により、従来の側壁酸化シリコン膜よりも厚膜の酸化シ
リコン膜６となっている。
【００４２】また、ゲート電極４の周辺部を傾斜化され
たパターンとしていることにより、その領域に堆積した
酸化シリコン膜６の状態を、ゲート電極４の周辺部の傾
斜化されたパターンに対応する傾斜化された酸化シリコ
ン膜６とすることができる。
たパターンとしていることにより、その領域に堆積した
酸化シリコン膜６の状態を、ゲート電極４の周辺部の傾
斜化されたパターンに対応する傾斜化された酸化シリコ
ン膜６とすることができる。
【００４３】次に、半導体基板１の上に、レジスと膜１
１を塗布した後、リソグラフィ技術と選択エッチング技
術とを使用して、ゲート電極４の側壁に側壁酸化シリコ
ン膜６ａと半導体基板１の上に薄膜の酸化シリコン膜６
ｂを形成する（図１５）。
１を塗布した後、リソグラフィ技術と選択エッチング技
術とを使用して、ゲート電極４の側壁に側壁酸化シリコ
ン膜６ａと半導体基板１の上に薄膜の酸化シリコン膜６
ｂを形成する（図１５）。
【００４４】その後、不要となったレジスと膜１１を取
り除いた後、酸化シリコン膜６を通して、半導体基板１
に、イオン注入法を使用して、不純物としてのヒ素を２
００ｋｅＶのエネルギーで５×１０15cm-2のイオン注入
量をもってイオン打ち込みする。その後、アニールを行
って、イオン打ち込みされたヒ素を拡散して、ソース／
ドレインとしてのｎ型の半導体領域７を形成する（図１
６）。
り除いた後、酸化シリコン膜６を通して、半導体基板１
に、イオン注入法を使用して、不純物としてのヒ素を２
００ｋｅＶのエネルギーで５×１０15cm-2のイオン注入
量をもってイオン打ち込みする。その後、アニールを行
って、イオン打ち込みされたヒ素を拡散して、ソース／
ドレインとしてのｎ型の半導体領域７を形成する（図１
６）。
【００４５】この製造工程の他の態様として、図１４に
示した酸化シリコン膜６の状態で、酸化シリコン膜６を
通して、半導体基板１に、イオン注入法を使用して、不
純物としてのヒ素を２００ｋｅＶのエネルギーで５×１
０15cm-2のイオン注入量をもってイオン打ち込みする態
様とすることができる。
示した酸化シリコン膜６の状態で、酸化シリコン膜６を
通して、半導体基板１に、イオン注入法を使用して、不
純物としてのヒ素を２００ｋｅＶのエネルギーで５×１
０15cm-2のイオン注入量をもってイオン打ち込みする態
様とすることができる。
【００４６】前述した製造工程によって、ゲート電極４
の側壁の側壁酸化シリコン膜６ａの下部の半導体基板１
の領域に、従来のＬＤＤ構造のＭＯＳＦＥＴと類似した
パターンのｎ型の半導体領域７を形成することができ
る。
の側壁の側壁酸化シリコン膜６ａの下部の半導体基板１
の領域に、従来のＬＤＤ構造のＭＯＳＦＥＴと類似した
パターンのｎ型の半導体領域７を形成することができ
る。
【００４７】また、ゲート電極４の周辺部が傾斜化され
ていることにより、半導体集積回路装置の量産化の際
に、ゲート電極４の側壁の側壁酸化シリコン膜６ａの膜
厚のばらつきを小さくでき、しかも、ＬＤＤ構造に類似
した半導体領域７を形成する際に、ゲート電極４のパタ
ーンと自己整合化された状態で自動的に形成することが
できる。
ていることにより、半導体集積回路装置の量産化の際
に、ゲート電極４の側壁の側壁酸化シリコン膜６ａの膜
厚のばらつきを小さくでき、しかも、ＬＤＤ構造に類似
した半導体領域７を形成する際に、ゲート電極４のパタ
ーンと自己整合化された状態で自動的に形成することが
できる。
【００４８】さらに、ゲート電極４の周辺部が傾斜化さ
れていることにより、ゲート電極４の側壁の側壁酸化シ
リコン膜６ａの下部およびゲート電極４の周辺部の下部
に、半導体領域７を形成することができ、優れたＬＤＤ
構造に類似した半導体領域７とすることができる。
れていることにより、ゲート電極４の側壁の側壁酸化シ
リコン膜６ａの下部およびゲート電極４の周辺部の下部
に、半導体領域７を形成することができ、優れたＬＤＤ
構造に類似した半導体領域７とすることができる。
【００４９】また、ソース／ドレインとしての半導体領
域７を形成する際に、前述した実施の形態１と同様に、
ヒ素を２００ｋｅＶのエネルギーでイオン打ち込みして
いることにより、ホットキャリア耐性を優れたものとす
ることができる。
域７を形成する際に、前述した実施の形態１と同様に、
ヒ素を２００ｋｅＶのエネルギーでイオン打ち込みして
いることにより、ホットキャリア耐性を優れたものとす
ることができる。
【００５０】次に、前述した実施の形態１と同様な製造
工程を使用して、半導体基板１の上に、例えば酸化シリ
コン膜からなる絶縁膜８を形成する（図１７）。その
後、例えばＣＭＰ法などの研磨技術を使用して、表層部
の絶縁膜８を取り除いて、絶縁膜８の表面を平坦化する
（図１８）。
工程を使用して、半導体基板１の上に、例えば酸化シリ
コン膜からなる絶縁膜８を形成する（図１７）。その
後、例えばＣＭＰ法などの研磨技術を使用して、表層部
の絶縁膜８を取り除いて、絶縁膜８の表面を平坦化する
（図１８）。
【００５１】その後、前述した実施の形態１と同様な製
造工程を使用して、絶縁膜８の選択的な領域に接続孔を
形成した後、その接続孔に、プラグ９を形成する（図１
９）。
造工程を使用して、絶縁膜８の選択的な領域に接続孔を
形成した後、その接続孔に、プラグ９を形成する（図１
９）。
【００５２】次に、前述した実施の形態１と同様な製造
工程を使用して、半導体基板１の上に、配線層１０を形
成する（図２０）。
工程を使用して、半導体基板１の上に、配線層１０を形
成する（図２０）。
【００５３】その後、層間絶縁膜と配線層との製造工程
を使用して、半導体基板１の上に、必要に応じて層間絶
縁膜と配線層とを積層させた後、パッシベーション膜を
形成することにより、半導体集積回路装置の製造工程を
終了する。
を使用して、半導体基板１の上に、必要に応じて層間絶
縁膜と配線層とを積層させた後、パッシベーション膜を
形成することにより、半導体集積回路装置の製造工程を
終了する。
【００５４】前述した本実施の形態２の半導体集積回路
装置およびその製造方法によれば、ゲート電極４の周辺
部を傾斜化されたパターンとして形成していることによ
り、その領域に堆積した酸化シリコン膜６の状態を、ゲ
ート電極４の周辺部の傾斜化されたパターンに対応する
傾斜化された酸化シリコン膜６とすることができる。
装置およびその製造方法によれば、ゲート電極４の周辺
部を傾斜化されたパターンとして形成していることによ
り、その領域に堆積した酸化シリコン膜６の状態を、ゲ
ート電極４の周辺部の傾斜化されたパターンに対応する
傾斜化された酸化シリコン膜６とすることができる。
【００５５】したがって、ゲート電極４の側壁の側壁酸
化シリコン膜６ａの下部の半導体基板１の領域に、従来
のＬＤＤ構造のＭＯＳＦＥＴと類似したパターンのｎ型
の半導体領域７を形成することができる。
化シリコン膜６ａの下部の半導体基板１の領域に、従来
のＬＤＤ構造のＭＯＳＦＥＴと類似したパターンのｎ型
の半導体領域７を形成することができる。
【００５６】また、ゲート電極４の周辺部が傾斜化され
ていることにより、半導体集積回路装置の量産化の際
に、ゲート電極４の側壁の側壁酸化シリコン膜６ａの膜
厚のばらつきを小さくでき、しかも、ＬＤＤ構造に類似
した半導体領域７を形成する際に、ゲート電極４のパタ
ーンと自己整合化された状態で自動的に形成することが
できる。
ていることにより、半導体集積回路装置の量産化の際
に、ゲート電極４の側壁の側壁酸化シリコン膜６ａの膜
厚のばらつきを小さくでき、しかも、ＬＤＤ構造に類似
した半導体領域７を形成する際に、ゲート電極４のパタ
ーンと自己整合化された状態で自動的に形成することが
できる。
【００５７】さらに、ゲート電極４の周辺部が傾斜化さ
れていることにより、ゲート電極４の側壁の側壁酸化シ
リコン膜６ａの下部およびゲート電極４の周辺部の下部
に、半導体領域７を形成することができ、優れたＬＤＤ
構造に類似した半導体領域７とすることができる。
れていることにより、ゲート電極４の側壁の側壁酸化シ
リコン膜６ａの下部およびゲート電極４の周辺部の下部
に、半導体領域７を形成することができ、優れたＬＤＤ
構造に類似した半導体領域７とすることができる。
【００５８】また、本実施の形態２のＭＯＳＦＥＴのソ
ース／ドレインとしての半導体領域７は、前述した実施
の形態１と同様に、優れたホットキャリア耐性を備えて
いるシングル半導体領域からなるソース／ドレインとす
ることができるので、高性能でしかも高信頼度のＭＯＳ
ＦＥＴを有する半導体集積回路装置とすることができ
る。
ース／ドレインとしての半導体領域７は、前述した実施
の形態１と同様に、優れたホットキャリア耐性を備えて
いるシングル半導体領域からなるソース／ドレインとす
ることができるので、高性能でしかも高信頼度のＭＯＳ
ＦＥＴを有する半導体集積回路装置とすることができ
る。
【００５９】さらに、本実施の形態２のＭＯＳＦＥＴの
ソース／ドレインとしての半導体領域７は、前述した実
施に形態１と同様に、ＭＯＳＦＥＴのソース／ドレイン
としての半導体領域７は、１回のイオン注入法を使用し
て、ＬＤＤ構造のＭＯＳＦＥＴに類似した構造のソース
／ドレインとしての半導体領域７を形成していることに
より、簡単な製造プロセスとすることができる。
ソース／ドレインとしての半導体領域７は、前述した実
施に形態１と同様に、ＭＯＳＦＥＴのソース／ドレイン
としての半導体領域７は、１回のイオン注入法を使用し
て、ＬＤＤ構造のＭＯＳＦＥＴに類似した構造のソース
／ドレインとしての半導体領域７を形成していることに
より、簡単な製造プロセスとすることができる。
【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６１】例えば、本発明の半導体集積回路装置およ
びその製造方法は、ソース／ドレインとしての半導体領
域を形成する際の不純物として、ｎ型の半導体領域を形
成する際に、リンなどのｎ型の不純物を使用することが
でき、ｐ型の半導体領域を形成する際に、ホウ素などの
ｐ型の不純物を使用することができる。
びその製造方法は、ソース／ドレインとしての半導体領
域を形成する際の不純物として、ｎ型の半導体領域を形
成する際に、リンなどのｎ型の不純物を使用することが
でき、ｐ型の半導体領域を形成する際に、ホウ素などの
ｐ型の不純物を使用することができる。
【００６２】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴおよびバイポーラトランジスタなどの種々の半導
体素子を組み合わせた態様の半導体集積回路装置および
その製造方法とすることができる。
ＦＥＴおよびバイポーラトランジスタなどの種々の半導
体素子を組み合わせた態様の半導体集積回路装置および
その製造方法とすることができる。
【００６３】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory)などのメモリ系、ある
いはロジック系などを有する種々の半導体集積回路装置
およびその製造方法に適用できる。
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory)などのメモリ系、ある
いはロジック系などを有する種々の半導体集積回路装置
およびその製造方法に適用できる。
【００６４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６５】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、ＭＯＳＦＥＴのソース／ドレ
インとしての半導体領域は、ＬＤＤ構造のＭＯＳＦＥＴ
に類似した構造とすることができることにより、優れた
ホットキャリア耐性を備えているシングル半導体領域か
らなるソース／ドレインとすることができるので、高性
能でしかも高信頼度のＭＯＳＦＥＴを有する半導体集積
回路装置とすることができる。
びその製造方法によれば、ＭＯＳＦＥＴのソース／ドレ
インとしての半導体領域は、ＬＤＤ構造のＭＯＳＦＥＴ
に類似した構造とすることができることにより、優れた
ホットキャリア耐性を備えているシングル半導体領域か
らなるソース／ドレインとすることができるので、高性
能でしかも高信頼度のＭＯＳＦＥＴを有する半導体集積
回路装置とすることができる。
【００６６】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、ＭＯＳＦＥＴのソース／ドレ
インとしての半導体領域は、１回のイオン注入法を使用
して、ＬＤＤ構造のＭＯＳＦＥＴに類似した構造のソー
ス／ドレインとしての半導体領域を形成していることに
より、簡単な製造プロセスとすることができる。
びその製造方法によれば、ＭＯＳＦＥＴのソース／ドレ
インとしての半導体領域は、１回のイオン注入法を使用
して、ＬＤＤ構造のＭＯＳＦＥＴに類似した構造のソー
ス／ドレインとしての半導体領域を形成していることに
より、簡単な製造プロセスとすることができる。
【００６７】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、ゲート電極の周辺部を傾斜化
されたパターンとして形成していることにより、その領
域に堆積した酸化シリコン膜の状態を、ゲート電極の周
辺部の傾斜化されたパターンに対応する傾斜化された酸
化シリコン膜とすることができる。
びその製造方法によれば、ゲート電極の周辺部を傾斜化
されたパターンとして形成していることにより、その領
域に堆積した酸化シリコン膜の状態を、ゲート電極の周
辺部の傾斜化されたパターンに対応する傾斜化された酸
化シリコン膜とすることができる。
【００６８】したがって、ゲート電極の側壁の側壁酸化
シリコン膜の下部の半導体基板の領域に、従来のＬＤＤ
構造のＭＯＳＦＥＴと類似したパターンの半導体領域を
形成することができる。
シリコン膜の下部の半導体基板の領域に、従来のＬＤＤ
構造のＭＯＳＦＥＴと類似したパターンの半導体領域を
形成することができる。
【００６９】また、ゲート電極の周辺部が傾斜化されて
いることにより、半導体集積回路装置の量産化の際に、
ゲート電極の側壁の側壁酸化シリコン膜の膜厚のばらつ
きを小さくでき、しかも、ＬＤＤ構造に類似した半導体
領域を形成する際に、ゲート電極のパターンと自己整合
化された状態で自動的に形成することができる。
いることにより、半導体集積回路装置の量産化の際に、
ゲート電極の側壁の側壁酸化シリコン膜の膜厚のばらつ
きを小さくでき、しかも、ＬＤＤ構造に類似した半導体
領域を形成する際に、ゲート電極のパターンと自己整合
化された状態で自動的に形成することができる。
【００７０】さらに、ゲート電極の周辺部が傾斜化され
ていることにより、ゲート電極の側壁の側壁酸化シリコ
ン膜の下部およびゲート電極の周辺部の下部に、半導体
領域を形成することができ、優れたＬＤＤ構造に類似し
た半導体領域とすることができる。
ていることにより、ゲート電極の側壁の側壁酸化シリコ
ン膜の下部およびゲート電極の周辺部の下部に、半導体
領域を形成することができ、優れたＬＤＤ構造に類似し
た半導体領域とすることができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図１０】本発明者が検討した結果を示すグラフ図であ
り、ヒ素のイオン打ち込みにおいて、本実施の形態にお
ける酸化シリコン膜に対応する酸化シリコン膜の膜厚
と、ソース／ドレインとしての半導体領域に対応する半
導体領域の横方向または深さ方向の距離との関係を示す
グラフ図である。
り、ヒ素のイオン打ち込みにおいて、本実施の形態にお
ける酸化シリコン膜に対応する酸化シリコン膜の膜厚
と、ソース／ドレインとしての半導体領域に対応する半
導体領域の横方向または深さ方向の距離との関係を示す
グラフ図である。
【図１１】本発明者が検討した結果を示すグラフ図であ
り、ヒ素のイオン打ち込みにおいて、側壁酸化シリコン
膜の下部のソース／ドレインとしての半導体領域に対応
する半導体領域の横方向の距離と、ソース／ドレインと
しての半導体領域に対応する半導体領域の横方向の不純
物濃度との関係を示すグラフ図である。
り、ヒ素のイオン打ち込みにおいて、側壁酸化シリコン
膜の下部のソース／ドレインとしての半導体領域に対応
する半導体領域の横方向の距離と、ソース／ドレインと
しての半導体領域に対応する半導体領域の横方向の不純
物濃度との関係を示すグラフ図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ レジスト膜 ６ 酸化シリコン膜 ６ａ 側壁酸化シリコン膜 ６ｂ 酸化シリコン膜 ７ 半導体領域 ８ 絶縁膜 ９ プラグ １０ 配線層 １１ レジスト膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 仁子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 ゲート電極の側壁にある酸化シリコン膜
の下部の半導体基板にソース／ドレインとなっている半
導体領域がＬＤＤ構造に類似した構造をもって形成され
ており、前記半導体領域は、前記酸化シリコン膜が形成
された後に、不純物のイオン注入法を使用して形成され
ていることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記半導体領域は、不純物としてのヒ素を１００
ｋｅＶ以上のエネルギーでイオン打ち込みして形成され
ていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記半導体領域は、ホットキャリア耐性
のあるシングル半導体領域であることを特徴とする半導
体集積回路装置。 - 【請求項４】 半導体基板の上にゲート絶縁膜とその上
にゲート電極を形成する工程と、 前記半導体基板の上に、厚膜の酸化シリコン膜を堆積
し、前記ゲート電極の側壁に前記酸化シリコン膜からな
る側壁酸化シリコン膜を形成する工程と、 前記酸化シリコン膜を通して、前記半導体基板に、イオ
ン注入法を使用して、不純物をイオン打ち込みした後、
アニールを行って、イオン打ち込みされた前記不純物を
拡散して、ソース／ドレインとしての半導体領域を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記半導体基板の上にゲート絶縁膜と
その上にゲート電極を形成する工程において、前記ゲー
ト電極の周辺部を傾斜化されたパターンとして形成する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法であって、前記半導体基板の上に、厚膜
の酸化シリコン膜を堆積し、前記ゲート電極の側壁に前
記酸化シリコン膜からなる側壁酸化シリコン膜を形成す
る工程において、前記半導体基板の上に、前記酸化シリ
コン膜を堆積した後、リソグラフィ技術と選択エッチン
グ技術とを使用して、前記ゲート電極の側壁の前記酸化
シリコン膜および前記半導体基板の上の前記酸化シリコ
ン膜の表層部を取り除くことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項７】 請求項４〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記酸化シリコ
ン膜を通して、前記半導体基板に、イオン注入法を使用
して、不純物をイオン打ち込みする際に、前記酸化シリ
コン膜の膜厚を0.１μｍ以上としており、前記不純物と
して、ヒ素を使用しており、イオン注入法におけるエネ
ルギーを１００ｋｅＶ以上としていることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項８】 請求項４〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記酸化シリコ
ン膜を通して、前記半導体基板に、イオン注入法を使用
して、不純物をイオン打ち込みする際に、前記不純物と
して、リンなどのｎ型の不純物またはホウ素などのｐ型
の不純物を使用していることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040793A JPH10242460A (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040793A JPH10242460A (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242460A true JPH10242460A (ja) | 1998-09-11 |
Family
ID=12590507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9040793A Pending JPH10242460A (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242460A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
| JP2009135140A (ja) * | 2007-11-28 | 2009-06-18 | Renesas Technology Corp | 半導体装置および半導体装置の制御方法 |
| JP2014060420A (ja) * | 2013-11-06 | 2014-04-03 | Renesas Electronics Corp | 半導体装置および半導体装置の制御方法 |
-
1997
- 1997-02-25 JP JP9040793A patent/JPH10242460A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
| JP2009135140A (ja) * | 2007-11-28 | 2009-06-18 | Renesas Technology Corp | 半導体装置および半導体装置の制御方法 |
| US9287292B2 (en) | 2007-11-28 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| US11211406B2 (en) | 2007-11-28 | 2021-12-28 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| US11695014B2 (en) | 2007-11-28 | 2023-07-04 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| JP2014060420A (ja) * | 2013-11-06 | 2014-04-03 | Renesas Electronics Corp | 半導体装置および半導体装置の制御方法 |
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