JP2000031269A - Ｓｏｉ素子及びその素子分離方法 - Google Patents

Ｓｏｉ素子及びその素子分離方法

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JP2000031269A JP11185527A JP18552799A JP2000031269A JP 2000031269 A JP2000031269 A JP 2000031269A JP 11185527 A JP11185527 A JP 11185527A JP 18552799 A JP18552799 A JP 18552799A JP 2000031269 A JP2000031269 A JP 2000031269A
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Abstract

(57)【要約】 【課題】 ウェル抵抗と突き抜けの問題を解決できるＳ
ＯＩ素子及びその素子分離方法を提供する。 【解決手段】 ベース層２１、前記ベース層上に配置し
た埋め込み酸化膜２２、及び前記埋め込み酸化膜上に配
置した半導体層２３の積層構造からなるＳＯＩ基板；前
記半導体層に前記埋め込み酸化膜とコンタクトしない深
さで形成された第１幅の第１フィールド酸化膜３４ａ、
及び前記第１幅より狭い第２幅の第２フィールド酸化膜
３４ｂ；及び前記第１及び第２フィールド酸化膜で限定
された前記半導体層の活性領域に形成されたトランジス
タ４０を含むＳＯＩ素子において、前記半導体層２３
は、第１フィールド酸化膜３４ａの形成された領域はそ
れ以外の領域よりも厚く、前記第１フィールド酸化膜と
前記埋め込み酸化膜２２の間の間隔は、前記第２フィー
ルド酸化膜３４ｂと前記埋め込み酸化膜の間の間隔より
も大きいことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Silicon-O
n-Insulator)素子に関し、特に、フィールド酸化膜が埋
め込み酸化膜とコンタクトしない構造のＢＣ(Body-Cont
acted)-ＳＯＩ素子及びその素子分離方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高性能化に伴い、バ
ルクシリコンからなるシリコン基板の代わりに、ＳＯＩ
基板を用いた半導体素子(以下、ＳＯＩ素子という)が注
目されている。ＳＯＩ基板は、支持手段のベース層、埋
め込み酸化膜、及び素子が形成される半導体層からなる
積層構造である。前記ＳＯＩ基板に形成されたＳＯＩ素
子は、埋め込み酸化膜により完全な素子分離が可能であ
り、特に、接合キャパシタンスを低減させることができ
るため、低電力化及び高速化という利点がある。
【０００３】図１はＳＯＩ基板にトランジスタが形成さ
れた従来技術によるＳＯＩ素子を示す断面図である。同
図に示すように、ベース層１、埋め込み酸化膜２、及び
半導体層３の積層構造からなるＳＯＩ基板１０を備え、
フィールド酸化膜４ａ、４ｂは前記半導体層３のフィー
ルド領域に前記埋め込み酸化膜２と接するように形成さ
れる。トランジスタ２０のゲート電極６はゲート酸化膜
５の介在下でフィールド酸化膜４ａ、４ｂにより限定さ
れた前記半導体層３の活性領域に形成される。ソース及
びドレイン領域のような接合領域７は前記ゲート電極６
両側の活性領域にそれぞれ形成される。このとき、前記
接合領域７はフィールド酸化膜４ａ、４ｂと同様に埋め
込み酸化膜２とコンタクトするように形成される。
【０００４】この様なＳＯＩ素子は接合領域が埋め込み
酸化膜にコンタクトするため、シリコン基板に形成され
た通常の半導体素子と比較して接合キャパシタンスが低
減され、これにより、高速動作が可能となる。
【０００５】しかしながら、この様なＳＯＩ素子は高速
素子に適するという特性を有するが、フローティングボ
ディエフェクト(Floating Body Effect)により動作特性
が低下するという問題点もある。
【０００６】詳しくは、シリコン基板に形成されたトラ
ンジスタの動作の際に、通常、シリコン基板にボディバ
イアスを印加してゲート電極の下のチャンネル領域に電
荷が蓄積されることを防止することにより、素子動作特
性を安定させる。ところが、ＳＯＩ素子は、トランジス
タが形成された半導体層の活性領域を、フィールド酸化
膜と埋め込み酸化膜によってフローティングするため、
別の手段を備えないと、それぞれの活性領域にボディバ
イアスが印加できず、その結果、ＳＯＩ素子はチャンネ
ル領域に蓄積された電荷により素子動作特性が安定しな
いことになる。
【０００７】従って、高速素子に適用可能な利点を有し
ながら、フローティングボディエフェクトを防止するた
めに、Y.H.Koh, J.H. Cooi, M.H. Nam, and J.W.Yang,
“Body-Contacted SOI MOSFET structure with fully
bulk CMOS compatible layout and process”, IEEE
Electron Device Lett., vol.18, pp.102-104, 199
7.の記載のように、フィールド酸化膜が埋め込み酸化膜
とコンタクトしない構造のＢＣ(Body-Contacted)-ＳＯ
Ｉ素子が提案された。
【０００８】図２はＢＣ-ＳＯＩ素子を示す断面図であ
る。尚、図１と同じ部分は同じ符号を付ける。同図に示
すように、ＢＣ-ＳＯＩ素子において、フィールド酸化
膜４ｃ、４ｄは埋め込み酸化膜２とコンタクトしない深
さで形成される。また、ウェル-ピックアップ用拡散領
域８が、トランジスタ２０のチャンネル電位を調節する
ために、半導体層３の所定領域に備えられる。前記拡散
領域８は半導体層３の活性領域、すなわちトランジスタ
のボディと同様な導電型の不純物でドープした領域であ
る。なお、図2で１はベース層、５はゲート酸化膜、６
はゲート電極、７は接合領域、１０はＳＯＩ基板であ
る。
【０００９】一方、半導体層３内には、図示しないが、
ウェルを備える。一般に、半導体素子はＮＭＯＳやＰＭ
ＯＳからなるＣＭＯＳ回路であるので、ＮＭＯＳのボデ
ィはＰ-ウェル、ＰＭＯＳのボディはＮ-ウェルとなる。
【００１０】この様なＢＣ-ＳＯＩ素子は、フィールド
酸化膜が埋め込み酸化膜とコンタクトしないので、トラ
ンジスタのボディはフローティングされない。よって、
高速素子に適用可能な利点を有し、且つフローティング
ボディエフェクトの発生が防止できる利点も有する。
【００１１】
【発明が解決しようとする課題】しかしながら、前記Ｂ
Ｃ-ＳＯＩ素子は次の様な問題点がある。ＢＣ-ＳＯＩ素
子において、良好な素子分離特性を得るため、則ち突き
抜け(punch-through)特性の低下を防止するためには、
フィールド酸化膜の厚さを増加させるべきである。とこ
ろが、フィールド酸化膜を厚く形成すると、良好な素子
分離特性は得られるが、フィールド酸化膜と埋め込み酸
化膜の間に存在する半導体層の厚さが相対的に低減され
るため、ウェル抵抗が増加して、トランジスタのボディ
バイアスが安定しない。さらには、フローティングボデ
ィエフェクトが発生することになる。したがって、ウェ
ル抵抗を減少させるには、フィールド酸化膜の下に残留
する半導体層の厚さを増加させるべきであるが、この
時、フィールド酸化膜の厚さが低減されて突き抜け特性
が低下する。
【００１２】一方、図２に示すように、フィールド酸化
膜４ｃ、４ｄが互いに異なる幅で形成され、且つその厚
さが同じ場合には、第１幅の第１フィールド酸化膜４ｃ
と埋め込み酸化膜２の間の第１間隔ＬＡと、第１幅より
狭い第２幅の第２フィールド酸化膜４ｄと埋め込み酸化
膜２の間の第１間隔ＬＢとは同様になる。ところが、相
対的に広い幅を持つ第１フィールド酸化膜４ｃ領域で
は、その幅が広いため、突き抜け特性の問題は少ない
が、ウェル抵抗が問題となる。反対に、相対的に狭い幅
を持つ第２フィールド酸化膜４ｄ領域では、ウェル抵抗
の問題は少ないが、突き抜け特性が問題となる。
【００１３】したがって、ＢＣ-ＳＯＩ素子において、
フィールド酸化膜の厚さを低減させる場合には、相対的
に狭い幅を持つフィールド酸化膜領域で突き抜け特性が
問題となり、反対に、フィールド酸化膜の厚さを増加さ
せる場合には、相対的に広い幅を持つフィールド酸化膜
領域でウェル抵抗が問題となるため、ウェル抵抗と突き
抜け特性を同時に満足させることは難しい。
【００１４】本発明の目的は、ウェル抵抗と突き抜けの
問題を全て解決したＳＯＩ素子を提供することにある。
本発明の他の目的は、ウェル抵抗と突き抜けの問題を全
て解決できるＳＯＩ素子の素子分離方法を提供すること
にある。
【００１５】
【課題を解決するための手段】上述した目的を達成する
ため、本発明のＳＯＩ素子は、ベース層、前記ベース層
上に配置した埋め込み酸化膜、及び前記埋め込み酸化膜
上に配置した半導体層の積層構造からなるＳＯＩ基板；
前記半導体層に前記埋め込み酸化膜とコンタクトしない
深さで形成された第１幅の第１フィールド酸化膜、及び
前記第１幅より狭い第２幅の第２フィールド酸化膜；及
び前記第１及び第２フィールド酸化膜により限定された
前記半導体層の活性領域に形成されたトランジスタを含
むＳＯＩ素子において、前記半導体層は、第１フィール
ド酸化膜の形成された領域はそれ以外の領域よりも厚
く、前記第１フィールド酸化膜と前記埋め込み酸化膜の
間の間隔は、前記第２フィールド酸化膜と前記埋め込み
酸化膜の間の間隔よりも大きいことを特徴とする。
【００１６】さらに、本発明の一実施例によるＳＯＩ素
子の素子分離方法は、ベース層、前記ベース層上に配置
した埋め込み酸化膜、及び前記埋め込み酸化膜上に配置
し、第１幅の第１フィールド領域と前記第１幅より狭い
第２幅の第２フィールド領域を有する半導体層の積層構
造からなるＳＯＩ基板を提供する段階；前記半導体層の
第１フィールド領域を除いた残り領域の一部厚さを除去
する段階；前記半導体層上に隣接するフィールド領域間
の活性領域は遮断され、第１及び第２フィールド領域は
露出させる素子分離マスクを形成する段階；露出した第
１及び第２フィールド領域を酸化させて、第１幅の第１
フィールド酸化膜と前記第１幅より狭い第２幅の第２フ
ィールド酸化膜を形成し、第１及び第２フィールド酸化
膜は同一厚さで、埋め込み酸化膜とコンタクトしない深
さで形成する段階；及び前記素子分離マスクを除去する
段階を含むことを特徴とする。
【００１７】さらに、本発明の別の実施例によるＳＯＩ
素子の素子分離方法は、ベース層、前記ベース層上に配
置した埋め込み酸化膜、及び前記埋め込み酸化膜上に配
置し、第１幅の第１フィールド領域と前記第１幅より狭
い第２幅の第２フィールド領域を有する半導体層の積層
構造からなるＳＯＩ基板を提供する段階；前記半導体層
の第１フィールド領域を除いた残り領域の一部厚さを除
去する段階；前記半導体層上に隣接するフィールド領域
間の活性領域は遮断され、第１及び第２フィールド領域
は露出させる素子分離マスクを形成する段階；前記素子
分離マスクを利用したドライエッチングにより、露出し
た半導体層の第１及び第２フィールド領域を同様に所定
厚さだけ除去し、第１幅の第１トレンチと前記第１幅よ
り狭い第２幅の第２トレンチを形成し、前記第１トレン
チと第２トレンチは埋め込み酸化膜とコンタクトしない
深さで形成する段階；前記第１及び第２トレンチ内に絶
縁膜を埋め込み、トレンチ型の第１及び第２フィールド
酸化膜を形成する段階；及び前記素子分離マスクを除去
する段階を含むことを特徴とする。
【００１８】本発明のＳＯＩ素子及びその素子分離方法
は、以下の説明及び図面を参照することによって理解で
きる。
【００１９】
【発明の実施の形態】以下、本発明の好適実施例を添付
図面に基づき説明する。図3乃至図７は、本発明の第１
の実施例によるＳＯＩ素子の素子分離方法を説明するた
めの工程断面図である。
【００２０】図3はＳＯＩ基板の半導体層が選択的にエ
ッチングされた状態を示す断面図である。同図に示すよ
うに、ベース層２１、埋め込み酸化膜２２、及び半導体
層２３からなる積層構造のＳＯＩ基板３０を備える。フ
ォトレジストパターン３１は相対的に広い幅を持つ前記
半導体層２３の第１フィールド領域ＦＲ１上に形成され
る。前記第１フィールド領域ＦＲ１を除いた残り領域、
すなわち第２フィールド領域ＦＲ２及び活性領域ＡＲ
は、前記フォトレジストパターン３１をエッチングマス
クとするドライエッチングによりその一部厚さが除去さ
れる。
【００２１】図４はフォトレジストパターンが除去され
た状態を示す断面図である。同図に示すように、半導体
層２３は領域別に互いに異なる厚さを有し、このとき、
相対的に広い幅の第１フィールド領域ＦＲ１は、相対的
に狭い幅の第２フィールド領域ＦＲ２を含んだ残り領域
よりも厚い。
【００２２】図５乃至図６は素子分離マスク(以下、Ｉ
ＳＯマスクという)の形成方法を説明するための工程断
面図である。まず、図５に示すように、領域別に互いに
異なる膜厚を有する半導体層２３上に窒化膜３２が形成
され、前記窒化膜３２上に、エッチングマスク例えばフ
ォトレジストパターン３３が、前記半導体層２３の第１
及び第２フィールド領域ＦＲ１、ＦＲ２上に配置した窒
化膜部分が露出するように形成される。次に、図６に示
すように、露出した窒化膜部分は前記フォトレジストパ
ターン３３をエッチングマスクとするドライエッチング
により除去され、その結果、半導体層２３上にその活性
領域ＡＲを遮断するＩＳＯマスク３２ａが形成される。
【００２３】図７はフォトレジストパターンを除去した
状態で、半導体層の第１及び第２フィールド領域にそれ
ぞれ第１及び第２フィールド酸化膜が形成された状態を
示す断面図である。同図に示すように、第１及び第２フ
ィールド酸化膜３４ａ、３４ｂは露出した半導体層２３
の第１及び第２フィールド領域ＦＲ１、ＦＲ２を熱酸化
させることにより形成する。ここで、第１フィールド酸
化膜３４ａと第２フィールド酸化膜３４ｂは、埋め込み
酸化膜２２とコンタクトしない厚さで形成され、特に、
互いに異なる幅で形成されるが、その厚さは同じであ
る。ところで、第１フィールド酸化膜３４ａが形成され
た半導体層２３の第１フィールド領域ＦＲ １は第２フィ
ールド酸化膜３４ｂが形成された半導体層２３の第２フ
ィールド領域ＦＲ２より厚いため、第１フィールド酸化
膜３４ａと埋め込み酸化膜２２の間の間隔ＬＣは、第２
フィールド酸化膜３４ｂと埋め込み酸化膜２２の間の間
隔Ｌ Ｄより大きい。
【００２４】図８は図７からＩＳＯマスクを除去した
後、半導体層の活性領域にトランジスタを形成させたＳ
ＯＩ素子を示す断面図である。同図に示すように、下部
にゲート酸化膜３５を持つゲート電極３６が、第１及び
第２フィールド酸化膜３４ａ、３４ｂにより限定された
半導体層２３の活性領域ＡＲ上に形成され、ソース/ド
レイン領域の様な接合領域３７が、前記ゲート電極３６
両側の活性領域ＡＲ内に形成される。また、ウェル-ピ
ックアップ用拡散領域３８が、トランジスタ４０のチャ
ンネル電位を調節するため、半導体層２３の所定領域に
備えられる。前記拡散領域３８は半導体層２３の活性領
域、すなわちトランジスタのボディと同様な導電型の不
純物でドープした領域である。
【００２５】この様なＳＯＩ素子において、相対的に広
い幅を持つ第１フィールド酸化膜３４ａの下に残留する
半導体層２３の厚さは増加し、反対に、相対的に狭い幅
を持つ第２フィールド酸化膜３４ｂの下に残留する半導
体層２３の厚さは減少するため、第１フィールド酸化膜
３４ａを含む領域でのウェル抵抗は減少し、かつ第２フ
ィールド酸化膜３４ｂを含む領域での突き抜け特性は向
上する。
【００２６】従って、本発明のＳＯＩ素子は、上述した
各領域での問題点、すなわちウェル抵抗及び突き抜けを
同時に解決できるため、高速及び低電力の素子に適用可
能でかつ高速素子における動作特性の安定化を得ること
ができる。
【００２７】図９乃至図１２は本発明の別の実施例によ
るＳＯＩ素子の素子分離方法を説明するための断面図で
あって、この実施例ではトレンチ技術を利用してフィー
ルド酸化膜を形成する。尚、半導体層の厚さを領域別に
異にする工程は、前記実施例と同様なので、これに対す
る説明は省略し、以後の工程から説明する。
【００２８】図９を参照すれば、第１及び第２トレンチ
４１、４２は、ＩＳＯマスク３２ａをエッチングマスク
とするドライエッチングにより露出した半導体層２３の
第１及び第２フィールド領域ＦＲ１、ＦＲ２に、埋め込
み酸化膜２２とコンタクトしない深さで形成される。こ
こで、前記第１及び第２トレンチ４１、４２は、半導体
層２３の第１及び第２フィールド領域ＦＲ１、ＦＲ２を
同じ深さでエッチングすることにより形成される。この
とき、第１トレンチ４１が形成された半導体層２３の第
１フィールド領域ＦＲ１は、第２トレンチ４２が形成さ
れた前記半導体層２３の第２フィールド領域ＦＲ２より
厚いため、前記第１トレンチ４１の底面と埋め込み酸化
膜２２の間の間隔ＬＥは、前記第２トレンチ４２の底面
と埋め込み酸化膜２２の間の間隔ＬＦより大きい。
【００２９】図１０を参照すれば、絶縁膜４３は第１及
び第２トレンチ４１、４２が完全に埋め込まれる程度の
充分な厚さで蒸着される。図１１を参照すれば、絶縁膜
４３は、エッチバックあるいはＣＭＰ工程によりＩＳＯ
マスク３２ａが露出するまでエッチングされる。
【００３０】図１２を参照すれば、ＩＳＯマスクが除去
されることにより、半導体層２３の第１及び第２フィー
ルド領域ＦＲ１、ＦＲ２それぞれにトレンチ型の第１及
び第２フィールド酸化膜４４ａ、４４ｂが形成される。
このとき、第１及び第２フィールド酸化膜４４ａ、４４
ｂは、第１トレンチ４１と第２トレンチ４２内にそれぞ
れ形成されるため、前記第１フィールド酸化膜４４ａと
埋め込み酸化膜２２の間の間隔ＬＧは前記第２フィール
ド酸化膜４４ｂと埋め込み酸化膜２２の間の間隔ＬＨよ
り大きく、その結果、前記第１フィールド酸化膜４４ａ
と埋め込み酸化膜２２の間に残留する半導体層２３の厚
さは前記第２フィールド酸化膜４４ｂと埋め込み酸化膜
２２の間に残留する半導体層２３の厚さより厚い。
【００３１】よって、前記実施例と同様に、第１フィー
ルド酸化膜４４ａ領域でのウェル抵抗は減少され、また
第２フィールド酸化膜４４ｂ領域での突き抜け特性の低
下は防止される。
【００３２】以上から明らかなように、本発明は、前記
問題点すなわちウェル抵抗及び突き抜けを同時に解決で
きる。従って、本発明のＳＯＩ素子は、高速及び低電力
の素子に適用可能で、且つその動作特性の安定化及び信
頼性の向上を得ることができる。
【００３３】図１３(ａ）はＩＳＯマスクの誤整列が発
生した状態を示す断面図である。同図に示すように、Ｉ
ＳＯマスク６１は、活性領域ＡＲだけに形成されるべき
であるのにも係わらず、フィールド領域ＦＲ１、ＦＲ２
上にも形成されることがある。これは、ＩＳＯマスク６
１を形成するためのリソグラフィー工程における露光装
備の誤整列に起因するものである。
【００３４】ここで、誤整列のＩＳＯマスクを用いて後
続工程、例えばトレンチ工程及び絶縁膜の埋め込み工程
を行うと、図１３(ｂ）に示すように、第１フィールド
酸化膜５１ａが正しい位置に形成できず、前記第１フィ
ールド酸化膜５１ａと隣接する第２フィールド酸化膜５
１ｂにより限定される活性領域ＡＲが表面段差を発生さ
せることで、接合またはコンタクトの様な後続工程の進
行が難しくなる。
【００３５】よって、本発明においては、ＩＳＯマスク
の誤整列に起因した欠陥の発生を防止するための素子分
離方法をさらに提供する。この方法は、ＩＳＯマスクを
形成するためのＩＳＯマスク形成用レチクル(reticle)
の修正により達成される。
【００３６】図１４は本発明によるさらに別の実施例に
おけるＩＳＯマスク形成用レチクルを示す平面図であ
る。同図において、１００ａは遮断領域、１００ｂは透
過領域、１０２は半導体層における実際の第１フィール
ド領域、１０４ａは第１フィールド領域及びこれに隣接
した活性領域を露光させる第１露光領域、１０４ｂは第
２フィールド領域間の活性領域を露光させる第２露光領
域、２００はＩＳＯマスク形成用レチクルである。
【００３７】この実施例において、前記の様なＩＳＯマ
スク形成用レチクルを用いて露光工程を行う場合、フォ
トレジストはネガティブ型(Negative type)を用いる。
【００３８】図１５(ａ）は前記の様なＩＳＯマスク形
成用レチクルを用いて形成されたＩＳＯマスクを示す断
面図、図１５(ｂ）は後続工程により形成されたフィー
ルド酸化膜を示す断面図である。まず、図１４に示すＩ
ＳＯマスク形成用レチクル２００の第１露光領域１０４
ａは、実際の第１フィールド領域より広い領域が露光す
るように備えられるため、たとえフォトリソグラフィー
工程で誤整列が発生しても、図１５(ａ）に示すよう
に、第１フィールド領域ＦＲ１を露出させるためのＩＳ
Ｏマスク７１は第１フィールド領域ＦＲ１より広い領域
を露出させることになる。
【００３９】従って、この様な状態で後続工程を行え
ば、図１５(ｂ）のように、誤整列に起因した欠陥、す
なわち第１フィールド酸化膜８１ａとこれに隣接する第
２フィールド酸化膜８１ｂにより限定される活性領域Ａ
Ｒが表面段差を持つことが防止されるため、後続工程の
困難は解消する。
【００４０】尚、本発明は、上記各実施例に限られるも
のではない。本発明の趣旨から逸脱しない範囲内で多様
に変更実施することが可能である。
【００４１】
【発明の効果】以上から明らかなように、本発明によれ
ば、半導体層の厚さを異にすることで、容易にウェル抵
抗と突き抜けの問題が解決できる。従って、本発明の方
法は、高性能素子の製造の適用において非常に有利であ
る。
【図面の簡単な説明】
【図１】従来技術によるＳＯＩ素子を示す断面図。
【図２】従来技術によるＢＣ-ＳＯＩ素子を示す断面
図。
【図３】本発明の実施例によるＳＯＩ素子の素子分離方
法を説明するための工程断面図。
【図４】本発明の実施例によるＳＯＩ素子の素子分離方
法を説明するための工程断面図。
【図５】本発明の実施例によるＳＯＩ素子の素子分離方
法を説明するための工程断面図。
【図６】本発明の実施例によるＳＯＩ素子の素子分離方
法を説明するための工程断面図。
【図７】本発明の実施例によるＳＯＩ素子の素子分離方
法を説明するための工程断面図。
【図８】本発明の実施例によるＳＯＩ素子を示す断面
図。
【図９】本発明の別の実施例によるＳＯＩ素子の素子分
離方法を説明するための断面図。
【図１０】本発明の別の実施例によるＳＯＩ素子の素子
分離方法を説明するための断面図。
【図１１】本発明の別の実施例によるＳＯＩ素子の素子
分離方法を説明するための断面図。
【図１２】本発明の別の実施例によるＳＯＩ素子の素子
分離方法を説明するための断面図。
【図１３】(ａ）ＩＳＯマスクの誤整列を示す断面図。 (ｂ）ＩＳＯマスクの誤整列が発生した状態で形成され
た第１及び第２フィールド酸化膜を示す断面図。
【図１４】ＩＳＯマスクの誤整列を防止するためのＩＳ
Ｏマスク形成用レチクルを示す平面図。
【図１５】本発明のさらに別の実施例によるＳＯＩ素子
の素子分離方法を説明する断面図であり、(ａ）はＩＳ
Ｏマスク形成用レチクルを用いて形成されたＩＳＯマス
クを示す断面図、(ｂ）は(ａ）の後続工程により形成さ
れたフィールド酸化膜を示す断面図。
【符号の説明】
２１ ベース層 ２２ 埋め込み酸化膜 ２３ 半導体層 ３０ ＳＯＩ基板 ３１、３３ フォトレジストパターン ＦＲ１ 、１０２ 第１フィールド領域 ＦＲ２ 第２フィールド領域 ＡＲ 活性領域 ３２ 窒化膜 ３２ａ、６１、７１ ＩＳＯマスク（素子分離マスク） ３４ａ、４４ａ、５１ａ、８１ａ 第１フィールド酸化
膜 ３４ｂ、４４ｂ、５１ｂ、８１ｂ 第２フィールド酸化
膜 ３５ ゲート酸化膜 ３６ ゲート電極 ３７ 接合領域 ３８ ウェル-ピックアップ用拡散領域 ４０ トランジスタ ４１ 第１トレンチ ４２ 第２トレンチ ４３ 絶縁膜 １００ａ 遮断領域 １００ｂ 透過領域 １０４ａ 第１露光領域 １０４ｂ 第２露光領域 ２００ ＩＳＯマスク形成用レチクル

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ベース層、前記ベース層上に配置した埋
    め込み酸化膜、及び前記埋め込み酸化膜上に配置した半
    導体層の積層構造からなるＳＯＩ基板；前記半導体層に
    前記埋め込み酸化膜とコンタクトしない深さで形成され
    た第１幅の第１フィールド酸化膜、及び前記第１幅より
    狭い第２幅の第２フィールド酸化膜；及び前記第１及び
    第２フィールド酸化膜により限定された前記半導体層の
    活性領域に形成されたトランジスタを含むＳＯＩ素子に
    おいて、 前記半導体層は、第１フィールド酸化膜の形成された領
    域はそれ以外の領域よりも厚く、前記第１フィールド酸
    化膜と前記埋め込み酸化膜の間の間隔は、前記第２フィ
    ールド酸化膜と前記埋め込み酸化膜の間の間隔よりも大
    きいことを特徴とするＳＯＩ素子。
  2. 【請求項２】 前記半導体層にウェル-ピックアップ(we
    ll-pick up)用拡散領域を備えることを特徴とする請求
    項１記載のＳＯＩ素子。
  3. 【請求項３】 前記ウェル-ピックアップ用拡散領域
    は、前記ゲート電極の下の前記半導体層部分の導電型と
    同様であることを特徴とする請求項２記載のＳＯＩ素
    子。
  4. 【請求項４】 ベース層、前記ベース層上に配置した埋
    め込み酸化膜、及び前記埋め込み酸化膜上に配置し、第
    １幅の第１フィールド領域と前記第１幅より狭い第２幅
    の第２フィールド領域を有する半導体層の積層構造から
    なるＳＯＩ基板を提供する段階；前記半導体層の第１フ
    ィールド領域を除いた残り領域の一部厚さを除去する段
    階；前記半導体層上に隣接するフィールド領域間の活性
    領域は遮断され、第１及び第２フィールド領域は露出さ
    せる素子分離マスクを形成する段階；露出した第１及び
    第２フィールド領域を熱酸化させることで、同一厚さで
    かつ埋め込み酸化膜とコンタクトしない深さの、第１幅
    の第１フィールド酸化膜と前記第１幅より狭い第２幅の
    第２フィールド酸化膜を形成する段階；及び前記素子分
    離マスクを除去する段階を含むことを特徴とするＳＯＩ
    素子の素子分離方法。
  5. 【請求項５】 前記素子分離マスクは窒化膜で形成され
    ることを特徴とする請求項４記載のＳＯＩ素子の素子分
    離方法。
  6. 【請求項６】 前記素子分離マスクを形成する段階は、 前記ＳＯＩ基板の半導体層上に窒化膜を蒸着する段階；
    前記窒化膜上に前記半導体層の活性領域を遮断するフォ
    トレジストパターンを形成する段階；前記フォトレジス
    トパターンを利用したドライエッチングにより、露出し
    た窒化膜部分を除去する段階；及び前記フォトレジスト
    パターンを除去する段階を含むことを特徴とする請求項
    ５記載のＳＯＩ素子の素子分離方法。
  7. 【請求項７】 前記素子分離マスクは、前記第１フィー
    ルド領域よりも広い領域が露出するように形成されるこ
    とを特徴とする請求項４記載のＳＯＩ素子の素子分離方
    法。
  8. 【請求項８】 ベース層、前記ベース層上に配置した埋
    め込み酸化膜、及び前記埋め込み酸化膜上に配置し、第
    １幅の第１フィールド領域と前記第１幅より狭い第２幅
    の第２フィールド領域を有する半導体層の積層構造から
    なるＳＯＩ基板を提供する段階；前記半導体層の第１フ
    ィールド領域を除いた残り領域の一部厚さを除去する段
    階；前記半導体層上に隣接するフィールド領域間の活性
    領域は遮断され、第１及び第２フィールド領域は露出さ
    せる素子分離マスクを形成する段階；前記素子分離マス
    クを利用したドライエッチングにより、露出した半導体
    層の第１及び第２フィールド領域を同様に所定厚さだけ
    除去し、第１幅の第１トレンチと前記第１幅より狭い第
    ２幅の第２トレンチを形成し、前記第１トレンチと第２
    トレンチは埋め込み酸化膜とコンタクトしない深さで形
    成する段階；前記第１及び第２トレンチ内に絶縁膜を埋
    め込み、トレンチ型の第１及び第２フィールド酸化膜を
    形成する段階；及び前記素子分離マスクを除去する段階
    を含むことを特徴とするＳＯＩ素子の素子分離方法。
  9. 【請求項９】 前記素子分離マスクは窒化膜で形成され
    ることを特徴とする請求項８記載のＳＯＩ素子の素子分
    離方法。
  10. 【請求項１０】 前記第１及び第２フィールド酸化膜を
    形成する段階は、 前記第１及び第２トレンチが埋め込まれる程度の充分な
    厚さで全体上部に絶縁膜を蒸着する段階；及び素子分離
    マスクが露出するまで前記絶縁膜をエッチングする段階
    を含むことを特徴とする請求項９記載のＳＯＩ素子の素
    子分離方法。
  11. 【請求項１１】 前記絶縁膜のエッチングは、エッチバ
    ックあるいはＣＭＰ(Chemical Mechanical Polishing)
    工程にて行うことを特徴とする請求項１０記載のＳＯＩ
    素子の素子分離方法。
  12. 【請求項１２】 前記素子分離マスクは、前記第１フィ
    ールド領域よりも広い領域が露出するように形成される
    ことを特徴とする請求項８記載のＳＯＩ素子の素子分離
    方法。
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