TW447083B - SOI device and method of isolation thereof - Google Patents

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Description

447 0 83 五、發明說明（1) 〈發明之範圍〉 本發明係一般的有關於S0I元件，尤其是有關於本體 接觸之SOI (BC-S0I)元件，其中之場氧化膜未與埋入氧化 層接觸者，及其隔離方法。 〈發明之背景〉 由於半導體元件工業之發展，使用s〇I基板的半導體 元件逐漸取代了大型矽片作成的單結晶矽基板。S(u基板 具有一堆積結構包括一基礎層做為支持架構，一埋入氧化 層，及一半導體層，其中將形成一元件。依照此一s〇I元 件，鄰接的元件間乃互相隔離而可減小接合電容量，因此 可製成低功率而南速度的元件。 第1圖表不一傳統SOI元件的斷面圖，其中有一電晶體 形成於SOI基板上。如圖所示，有一s〇i基板1〇其中包括— 基層1，一埋入氧化層2及一半導體層3。場氧化膜4&，41)將 形成於與埋入氧化層2相接觸於半導體層3的場區域内。— 電晶體20之閘極氧化層5與一閘極6形成於被該等場氧化膜 4a，4b所界定的半導體3的主動區内。接合區7如源極區與 淡極£各形成於閉極6兩侧的主動區〇於此，形成之接合 區7乃為了接觸於埋入氧化層2，而相同於場氧化膜 4a, 4b。 上揭方式構成的SOI元件由於接合區接觸於埋入氧化 層之關係可減小接合電容量而且S〇 I元件較之形成於矽基 板上之半導體元件可以較高速度驅動。S〇i元件具有適合 於以較高速度運轉之性質，但產生了 浮體效應 因此降
447083 五、發明說明（2) 低了運轉特性。 尤其是當形成於珍基板上之電晶體被騸動時，須施加 一本體偏向以避免在閘極下通道區電荷之滞積以獲得元件 運轉之穩定性。但當驅動SOI元件時’由於形成有電f晶7^體 的半導體層的主動區被場氧化膜與埋入氧化層所浮置，所 以除了設有額外的器件外，可施加主動區以—本體偏向。 結果，由於電荷滯積於通道區，SOI元件的運轉特性變成 不穩定。 由是，為了防止浮體效應而維持適合於以高速度低功 率運轉之優點’兹有BC-S0I元件之提議，如15：肫電子元件 Lett 18卷，PP102 1〇4，1997所載之可完全與大型CM〇s 匹配之本體接觸SOi M0SFET結構之佈局與過程中所推荐 的BC-S〇I 元件（作者Y.H. Koh，J,H. _ J. W. Yang)。 第2圖為SOI元件的斷面圖。於此，在第2圖中與扪圖 中之同樣兀件給予相同之標號。如圖所示，場氧化膜4c， 4d以不與埋入氡化層2接觸之深度形成。此外，在一半導 體層的選定部位提供一擴散面8做為井區整理之用因而電 晶禮20通道之電位可被控制。擴散面8為一渗雜區，其使 用之不純物與半導體層3之主動區所用者具有相同之導電 型，即在電晶體之本體部分。尚未說明的參考標號丨代表 一基層，代表一閘極絕緣層，6代表一閘極，7代表一接合 區及10代表一 SOI基板v 同時’雖然未在圖中表示，在半導體層3内設置了一
mi 447083 五、發明說明（3) 井區一半導體元件^是-⑽路其中 PM0S，因此NM0S的本體可能變成一p井’關⑽興 MU s的本體可能 在上揭SOI元件中，由於場氧化膜未與埋入 觸’故可避免電晶體的浮體現象。由是蔣 〜 增接 率運轉的益處。 由m寻兩速而低功 但BS-S0I元件亦有下揭之缺點。場氧化膜 以獲得高品質的隔離性質，換言之，即用以 较厚 題：當場氧化膜較厚時’即使可獲得高品質的隔， ，，井區電阻會增高，因此會產以；= 穩疋性甚至產生洋動本體效應。遇有半導體 在 化膜的低部位餘留部份增加以減小:在^ 於場氧化膜厚度的減小而降低擊穿特性以的^ ’也由 ^ mil ^ α 49 入氧化層2間的第一距離La與具有較m場—m與—埋 ΐ度埋入“層2間的第二距鳥互“ 題較大於擊穿χ特性問ί第：域4c其井區電阻問 ===穿，題較大於井區電阻問題^ 是有其困難的，這是因：擊的井區電阻與擊穿特性問題 小時發生於較窄寬j二U特性問題在場氧化膜厚度減 寧寬度㈣氧化媒中，相反的井區電阻的問 这 447 0 83 五 '發明說明（4) 題在場氧化膜厚度增加時發生在較大寬度的場氧化膜中。 〈發明之總論> 本發明的一個目的在提供一種如1元件其能解決井區 電阻與擊穿特性者。 本發明的另一目的在提供一種s〇I元件之隔離方法其 能解決井區電阻與擊穿特性者。 為了達成上揭目的，本發明提供一種S(H元件包括： — S〇1基板，其具有一基層，一配置於基層上的埋入 2化層，及一配置於埋入氧化層上的半導體層形成的堆積 具有第一寬度的第一場 場氧化膜，第二寬度窄於第 度與埋入氧化層隔離形成於 一電晶體，被形成於被 半導體層的一主動區，且設 體包括一閘極與一結合區， 動區； 氧化膜及具有第二寬度的第二 一寬度，兩場氧化膜皆以一深 半導體層上；及 第一與第二場氧化膜所界定之 置於第一場氧化膜上，此電晶 結合區並形成於閘極兩側的主 場氧化膜形成之區域厚於半導體層内之其他 其中第 區坫 α ** u w吁π干导媸層内之 場 氧二ίί 一 Ϊ氧化膜與埋入氧化層間之距離大於第 軋化臊與埋入氧化層間之距離β 本發明同時提供之SOI元件之瞌雜士、+ A t p 有： ϋ仟之知離方法包括之步j| 提供一SOI基板，其具有—基層， 埋入氧化層，及一埋入氧化層上的半 -配置於基層上之 導體層形成的堆積結
第9頁 447083
構，其中半導植層具有第一寬度的第一場氧化膜區域與第 一寬度的第一場氧化膜區域’第二寬度窄於第一寬.度； 除去第一場區域外之半導體層之一選定厚度； 罩遮邊％•互相鄰接於半導體層上之場區域間主動區及 曝露第一與第二場區域以形成一隔離罩； 藉氧化曝露之第一與第二場區域以形成具有第一寬度 的第一場氧化膜與具有第二寬度的第二場氧化膜，第二寬 度窄於第一寬度；及 除去隔離罩。 除此之外，本發明更提供一SOI元件之隔離方法，其 包括之步驟有：. 、 提供一 SOI基板’其具有一基層，一配置於基層上之 埋入氧化層，及一埋入氡化層上的半導體層形成的堆積結 構’其中半導體層具有第一寬度的第一場氧化膜區域與第 一寬度的第二場氧化膜區域第二寬度窄於第一寬度 除去第一場區域外之半導體層區域之一選定厚度； 罩遮該等互相鄰接於半導體層上之場區域間主動區及 曝路第一與第二場區域以形成一隔離罩； °口 使用隔離罩依乾蝕刻過程，藉用一選定的相等厚戶 去爆露的半導體層的第一與第二場區域，來形成一具第 :寬度的第一壕溝與具有第二寬度的第二壕溝，第二寬度
窄於第一寬度，其中兩種壕溝以埋入氧化層相隔； X 藉用一絕緣層充填第一與第二壕溝形成第一啟第二尸 氧化膜；及 ’、一琢
第10頁 447 083 五、發明說明（6) 除去隔離罩。 這些本發明的特徵可參照附圖而獲得明瞭。 〈較佳實施例的詳細說明〉 兹參照附圖做較佳實施例的詳細說明如下： 第3A至3E圖表示本發明一實施例的S〇][元件隔禍 的斷面圖。 ^ m 第3A圖為表示一選定飯刻的s〇i基板半導體層的 圖。如圖所示，兹提供一S0 Ϊ基板3 〇，其具有一包括一 層21，一埋入氧化層22，一具有第一寬度的第一場— 與第二寬度的第二場氧化區，第二寬度窄於第一寬度。: 光阻圖型31形成於半導體層23寬度較大的第一場區邝 内，然後第一場區FR〗a外的一選定厚度的其他區域，] 一第二場氧化區FRZ及一主動區…被使用光阻圖型31杏 蝕刻罩以乾蝕刻過程除去0 田文 第3B圖為表示光阻圖型已被除去狀態的斷面圖。如 所示，依各自區域，半導體層有各種不同的厚度。於 較寬的第一場區F&厚於包含較窄的第二場區FR2的區域。’ 第3C與3D圖為表示形成隔離氧化（IS〇)罩方法的 圖。參照第3C圖，有一氮化層32形成於依各區域具有 ，度的半導體層23上，及有一例如光阻圖型33的钱刻 成於氮化層32上因而使配置於半導體層23的第一與 / 區化與卩心上的氮化層部位被曝露。其次穷 ==氮化層部位藉乾㈣過程用光阻圖型二圖刻 被除去藉此形成一 ISO罩32a用以罩覆半導體層”上的主動 第11頁 447083 /低部位相同之導電型，亦與電晶辦 電型。 修正
A_月 體相同之導 如此構成之SOI元件中，留存於較寬的第一場 3½低部的半導體層23的厚度增加。相反的，留在犋 的第二場氧化膜34b低部的半導體層23的厚度減小:^窄 此包含第一場氧化膜34a區域的井區電阻減小而二 二場氧化臈34b區域的擊穿特性有所改進。 弟 由是，本發明可同時解決上揭各區域的井區電阻 穿等問題。因此’本發明的s〇I元件適用於高速低功率元 件。同時SOI元件保證其高速與低功率的運轉。 第5A至5D圖為表示本發明另一實施例的S(H元件 ^呈之斷面圖。在本實施例s〇I元件中，場氧化膜係依壕 溝形成技術形成。於此將省略隨各區域而有各種不同厚度 的半導體層形成的過程，至於其後續的過程將說明如下 文。 參照第5A圖’第一與第二壕溝41，42利用IS〇罩仏當 做蝕刻罩以乾蝕刻過程形成於一曝露的半導體層23的第一 與第一場區F&與『匕’其厚度使其不接觸於埋入氧化層 22 ^於此’第一與第二壕溝41，42係以相等的深度蝕刻半 導體層之第一與第二場區FRi、FR2而成。此時由於其中形 成有第一壕溝41的半導體層23的第一場區FRi厚於其中形 成有第二壕溝42的半導體層23的第二場區Fr2 ’第一壕溝 41的底部表面與埋入氧化層2 2之間的距離Le大於第二壕溝 42的底部表面與埋入氧化層22之間的距離^。
第13頁 447083 五、發明說明（9) 參照第5B圖有一絕緣層43以足钩充填第一與第二壕 溝41，4 2的厚度殿積β參照第5 C圖’絕緣層4 3依背部飯刻 或化學機械磨平（CMP)過程姓刻直至曝露ISO罩32a為止。 參照第5D圖，IS0罩32a已被除去。結果壕溝型第一與 第二場氧化膜44a、44b各形成於半導體層23的第一與第二 場區F&、FR2。此時由於第一與第二場氧化膜4“、44b形 成於各自的緣溝41，42内’第一場氧化膜44a與埋入氧化層 22之間的距離LG大於第二場氧化膜44b與埋入氧化層22之 間的距離Lfl。結果，留存於第一場氧化膜4 4 a.與埋入氧化 層22之間的半導體層23厚於留存於第二場氧化膜4❹與埋 入氧化層22之間的半導體層23。 / 由是’同於前揭之實施例’在第一場氧化膜44a區域 内的井區電阻減小而在第二場氧化膜44b區域内的擊穿得 以避免。 如以上的描述，可知本發明可同時解決包含較寬的場 氧化膜區域内的井區電阻及包含較窄的場氧化膜區域内的 擊穿特性等問題《由是，本發明的S0I元件乃適用於高速 運轉器件而可保證高速運轉的穩定性同時改進其可靠性。 第6A圖為表示ISO罩誤對齊時的斷面圖。如圖所示， ISO罩61儘管應形成於主動區AR内，其同時亦形成於Μ?， FRS那些場區内。這是由於形成ISO罩61的石印過程中^露
設備時誤對齊所致。 在後續的過程中，例如使用誤對齊的IS〇罩來形成壕 溝或充填絕緣層，即由於第一場氧化臈51a配置於如第6B
第14頁 447083
五、發明說明（ΙΟ) 圖所示之錯誤位置，在第一場氧化膜51a與其接界的第二 場氧化膜5 lb所界定的主動區Μ發生一階差。結果，以下 的過程’例如接合或接觸過程難以執行。 / 由是，本發明更提供一防止起因於IS〇罩誤對齊引起 的缺失之方法。此方法可藉修正形成is〇罩用的網框來達 第7圖為本發明另一實施例的形成IS〇罩所用網框的平 面圖。於此’參考標號100a代表一封閉區，“心代表—通 過區，102為半導體層内實質的第一場區，1〇4&為第一曝 露區用以曝露第一場區及其鄰接的主動區，10“為一第二 曝露區用以曝露第二場區間的主動區，及20 0為用以一 ISO罩的網框。 y取 在本發明的另一實施例中，當如上揭描述以形成IS0 罩用的網框執行曝露過程時，將使用負型光阻。 第8A圖為表示藉形成ISO罩用網框形成的iso罩的斷面 圖。第8B圖為表示後續過程形成的場氧化膜的斷面圖。首 先，準備一形成ISO罩用網框200的第一曝露區i〇4a用以曝 露比實質的第一場區更大的區域β雖然在石印過程期間發 生誤對齊’曝露第一場區F&用之ISO罩71 ’則如第8Α圖所4 示’曝露比第一場區F&更大的區域。 由是，在上述環境下實施後續過程時，起因於如第8b 圖所示之誤對齊引起之缺失可以避免。亦即可以避免在第 一場氧化膜8 la與其接界的第二場氧化膜8 lb所界定的主動 區AR產生階差。結果，消除了這樣的缺失就對後績過程木
第15頁 447083 五、發明說明（11) 致造成困難。 如說明書所揭示者，本發 阻與擊穿等問題的方法，其法 度而已。由是’本發明的器件 製造過程。 明提供一種解決那些井區電 係藉簡單^文《 +導體的厚 可有利的應肖於高速元件的 綜上所述’僅為本發明之較佳實施例，並非 本發明實施之範園。即凡依本發明申請專利範園 ^限定 等變更與修飾，應皆為本發明專利範圍所涵蓋。作之同
第16頁 447083
圖式簡單說明 第1圖為傳統SOI元件的斷面圖； 第2圖為傳統SO I元件的斷面圖； 第3A至3E圖表示本發明一實施例的s〇l元件隔離過程 的斷面圖； 第4圖為表示本發明一實施例的s〇 [元件的斷面圖； 第5A至5D圖為表示本發明另一實施例的s〇I 過程的斷面圖； 離 第6A圖為表示隔離罩被誤對齊的斷面圖； 第6B圖為表示第一與第-揚望 斷面圖； 〜氧化賴㈤對齊下形成的 第7圖為表示一防止隔離罩在誤對齊下 的斷面圖；及 ^取尸/Τ用網榧 第8A及8B圖為表示本發 過程的斷面圖。 〈附圖中元件與標號之對照> 1 :基層 4a，4b :場氧化膜 2 〇 :電晶體 1〇 : SOI基板 3G : SOI基板 23 :半導體層 3 3 :银刻罩 3 :半導體層 8 :擴散面（區） 明另一實施例的SOI元件隔離 2 :埋入氧化層 5 :閘極氧化層（絕緣層） 7 :接合區 τ 4c :第一場氧化膜 2卫.基層 31 :光阻圖型 32a : ISO 罩 6 :閘極 4d :第二場氧化膜
447 0 83 圖式簡單說明
第18頁 22 ： 埋入氧化層 32 ： 氮化層 34a :第一場氧化 膜 34b • 哲 — e 乐一 場氧化膜 35 ： 閘極氧化層 36 ： 閘極 42 ： 第二壕溝 44b * 被 — , 弟一- 場氧化膜 100a :封閉區 104b :第二曝露區 71 ： ISO罩 FR1 :第一 場區 AR ： 主動區 38 : 擴散面（區） 43 ： 絕緣層 61 : ISO罩 100b :通過區 200 :網框 81a :第一場氧化 膜 FR2 :第二 場區 37 : 接合區 41 : 第一壕溝 44a :第一場氧化 膜 51a :第一 場氧化膜 102 :實質的第一 場區 10 4a :第- -曝露區

Claims (1)

  1. 447083 88110938 S 01元件包括： 一 SOI基板，其具有一基層，-配置於基層上的埋入 =層，及-配置於埋入氧化層上的半導體層形成的堆積 具有第一寬度的第一場氧化臈及具有第二 場氧化膜，第二寬度窄於第一實声， 寬度的第一 牙 見度 兩場乳化胺皆以一· ί突 度與埋入氧化層隔離形成於半導體層上，·及 、 、一電晶體，被形成於被第一與第二場氧化 半導體層的一主動區，且設置於第一、 電晶體包括一閘極與一結合區，、缺人 2之一側，此 的主動區； 口〔 並形成於閘極兩側 其中第一場氧化㈣成t區域厚於+導體層内之其他 ,域’且第一場氧化臈與埋入氧化層間之距離大於第二場 氣化膜與埋入氧化層間之距離。 …2田如：請專利範圍第1項之S0i元件，更包括-擴散面 (£)用以整理形成於半導體層主動區表面的井區。. 3. 如申請專利範.圍第2項之S0I元件，其中所述井區整 理用之擴散面（區）具有與一閘極低部位 導電型態。 ·^干等粒層相冋之 4. 一SOI元件之隔離方法’其包括的步驟有： 提供-SOI基板，其具有-基層，—配置於基層 ，及一埋人氧化層上的半導體層形成的 構2中半導體層具有第一寬度的第―場氧化匕 二寬度的第二場氧化膜區域，第二寬度窄於第一寬户？弟
    第19頁 447083 六、申請專利範圍 除去第一場區域外之半導體層之一選定厚度； 罩遮該等互相鄰接於半導體層上之場區域間主動區及 曝路第一與第二場區域以形成一隔離罩； 藉氧化已曝露之第一與第二場區域以形成具有第一寬 度的第一場氧化膜與具有第二寬度的第二場氧化膜，第二 寬度窄於第一寬度；及 除去隔離罩。 5. 如申請專利範圍第4項之方法，其中所述隔離罩係 由氮化層造成。 6. 如申請專利範圍第5項之方法，其中所述形成隔離 罩之步驟更包含之步驟有： 澱積一氮化層於SOI基板之半導體声上. 形成一光阻圖型於氣化層上’用以罩遮半導體層之主 動區； 、利以乾银刻冑輕除去已曝露之氣化層區 域，及 除去光阻圖型。 其中所述隔離罩比 7.如申請專利範圍第4項之方法 第一場區域曝露更大之區域。 8. —種隔離SOI元件之方法，包含之步 提供一SOI基板，其具有一 _基層，“西菩 埋入氧化層，及一埋入氧化層上的半 ·己於基層上之 構，其中半導體層具有第一寬度的第一=形成的堆積結 二寬度的第二場氧化膜區域，第-氧化膜區域與第 一寬度窄於第一寬度；
    4 4 7 0 8 3 六、申請專利範圍 ’ 除去第一場區域外之半導體層區域之一選定厚度； 罩遮該等互相鄰接於半導體層上之場區域間主動區及 曝露第一與第二場區域以形成一隔離罩； 使用隔離罩依乾钮刻過程，藉用—選定的相等厚度除 去曝露的半導體層之第一與第二場區域，來形成一具有第 一寬度的第一壕溝與具有第二寬度的第二壕溝，第二寬度 窄於第一寬度’其中兩種壕溝以埋入氧化層相隔； 藉用一絕緣層充填第一與第二壕溝形成第一與第二場 氧化膜；及 除去隔離罩。 9.如申請專利範圍第8項之方法，其中所述隔離罩係 由氮化層造成。 1 0 ‘如申請專利範圍第9項之方法，其中所述形成第— 與第二場氧化膜的步驟更包含的步驟有： 以一足狗充填第一與第二壕溝的厚度澱積一絕緣層於 整個综合之表面上；及 钕刻絕緣層直至曝露隔離罩為止。 11，如申請專利範圍第丨〇項之方法，其中所述蝕刻絕 緣層的步驟係依一種背面蝕刻或化學機械磨平（CMP)工程 實施者》 12.如申請專利範圍第8項之方法，其中所述隔離罩曝 露之區域較大於第一場區域。
    第21頁
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