KR100223333B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
반도체 소자의 콘택홀 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 트랜지스터 콘택홀 형성의 마지막 단계에서 건식식각이 아닌 습식식각을 사용함으로써, 소오스/드레인 접합에서 식각에 의한 데미지를 없애 접합 누설전류를 감소시켜 트랜지스터의 특성을 개선시킬 수 있는 소자의 콘택홀 제조방법에 관한 것이다.
Description
제1도 내지 제6도는 본 발명의 방법에 따른 반도체 소자의 콘택홀 형성 공정단계를 도시한 단면도
*도면의 주요부분에 대한 부호의 설명
1: N-웰(또는 P-웰) 2 : 실리콘 산화막
3 : 다결정 실리콘 층 4 : 감광막
5 : 제1 실리콘 질화막 6 : 제2 실리콘 질화막
7 : 제2 실리콘 질화막 스페이 서 8 : 게이트 산화막
10,30 : 콘택홀
[발명의 상세한 설명]
본 발명의 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 트랜지스터(TRANSISTOR) 콘택홀 형성의 마지막 단계에서 건식식각이 아닌 습식식각을 사용함으로써, 소오스/드레인 접합에서 식각에 의한 손상(Damage)을 없애 접합 누설전류를 감소시켜 트랜지스터의 특성을 개선시킬 수 있는 반도체 소자의 콘택홀 제조방법에 관한 것이다.
일반적으로 종래의 기술에 따른 반도체 트랜지스터의 콘택홀 형성방법에 있어서, 콘택홀 형성을 위한 마지막 식각 단계가 건식식각으로 진행되기 때문에 소오스/드레인(Source/Drain) 접합이 건식식각에 의해 손상된다.
또한 상기와 같이 건식식각에 의한 손상은 접합누설전류를 증가시켜 트랜지스터의 특성을 열화시킬 뿐만 아니라, 특히 반도체 디램 소자에서는 리프레쉬 시간(Refresf time)을 감소시키는 원인으로 작용하여 반도체 소자의 신뢰성을 저하시키게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 트랜지스터 콘택홀 형성의 마지막 단계에서 건식식각이 아닌 습식식각을 사용함으로써, 소오스/드레인 접합에서 식각에 의한 손상을 없애 접합누설전류를 감소시켜 트랜지스터의 특성을 개선 시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 방법에 의하면,
실리콘 기판에 트랜지스터를 형성하는 공정과,
전체구조 상부에 실리콘 산화막과 제1 실리콘 질화막을 차례로 형성하는 공정과,
상기 제1 실리콘 질화막 상부에 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각 마스크로 사용하여 하부의 제1 실리콘 질화막과 실리콘 산화막을 식각하여 콘택홀을 형성하는 공정과,
감광막을 제거하는 공정과,
전체구조 상부에 제2 실리콘 질화막을 소정두께 형성하는 공정과,
전면식각으로 상기 콘택홀의 양측벽에 제2 실리콘 질화막 스페이서를 형성하는 공정과,
상기 제2 실리콘 질화막을 식각장벽으로 하여 소오스/드레인의 실리콘이 드러나도록 하부 실리콘 산화막을 습식식각하는 공정과,
상기 제2 실리콘 질화막을 습식식각에 의해 제거하는 공정과,
전체구조 상부에 금속층을 형성하여 콘택을 형성하는 공정으로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1도 내지 제6도는 본 발명의 방법에 따른 반도체 소자의 콘택홀 형성 공정단계를 도시한 단면도이다.
제1도를 참조하면. N-웰 또는 P-웰이 만들어진 실리콘 기판(1)상에 게이트 산화막(8)과 다결정실리콘층(3) 패턴으로된 게이트전극 및 소오스/드레인영역(도시되지 않음)등의 모스전계효과 트랜지스터를 형성한 후, 전표면에 실리콘 산화막(2)과 실리콘 질화막(5)을 순차적으로 형성한다.
제2도를 참조하면, 상기 실리콘 질화막(5) 상부에 콘택홀 형성용 감광막 패턴(4)을 형성하고, 노출된 실리콘 질화막(5)과 실리콘 산화막(2)의 일부를 건식식각에 의해 연속적으로 1차 식각한다. 이때. 상기 실리콘기판(1)의 소오스/드레인이 드러나지 않도록 한다.
제3도를 참조하면, 상기 감광막(4)을 제거한 후 다시 전체구조 상부에 실리콘 질화막(56)을 소정두께 형성한다.
제4도를 참조하면, 감광막 없이 상기 실리콘 질화막(56)을 전면식각하여 상기 콘택홀(10) 측벽에 실리콘 질화막 스페이서(7)가 형성된다.
제5도를 참조하면, 상기 실리콘 질화막 스페이서(7)를 식각장벽으로 하여 노출되어있는 실리콘 산화막(2)의 나머지 두께를 습식식각하여 소오스/드레인의 실리콘이 드러나도록 한다.
제6도를 참조하면, 상기 실리콘 질화막 스페이서(7)와 실리콘 질화막(5)을 습식식각에 의해 제거한 후, 폴리실리콘 또는 금속(3)을 증착하여 콘택을 형성된다.
이상 상기한 바와 같이, 트랜지스터의 콘택홀 형성시 마지막 단계에서 습식식각을 사용함으로써 종래의 건식식각에 의해 소오스/드레인 접합이 선상을 입게되는 문제점을 해결하여 트랜지스터의 특성을 향상시킬 수 있고, 특히 반도체 디램소자 제조시 적용될 경우 리프레쉬 특성을 좋게 할 수 있다.
Claims (2)
- (정정) 실리콘 기판에 트랜지스터를 형성하는 공정과,상기 구조의 전표면에 실리콘 산화막과 제1 실리콘 질화막을 차례로 형성하는 공정과,상기 제1 실리콘 질화막 상부에 콘택용 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각 마스크로 사용하여 노출된 제1 실리콘 질화막과 실리콘 산화막의 일정두께를 건식식각으로 식각하여 콘택홀을 형성하는 공정과,상기 감광막패턴을 제거하는 공정과,상기 구조의 전표면에 제2 실리콘 질화막을 소정두께로 형성하느 공정과,상기 제2 실리콘 질화막을 전면식각하여 상기 콘택홀의 측벽에 제2 실리콘 질화막 스페이서를 형성하는 공정과,상기 제2 실리콘 질화막을 식각장벽으로 하여 노출된 실리콘 산화막의 나머지 두깨를 습식식각으로 제거하여 소오스/드레인의 실리콘이 드러나도록 하는 공정과,상기 제2 실리콘 질화막 스페이서와 제1실리콘 질화막을 습식식각에 의해 제거하는 공정과,상기 콘택을 메우는 금속층을 형성하는 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서 상기 콘택형성을 위해 증착되는 금속 대신 폴리실리콘을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960025716A KR100223333B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960025716A KR100223333B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 콘택홀 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005606A KR980005606A (ko) | 1998-03-30 |
| KR100223333B1 true KR100223333B1 (ko) | 1999-10-15 |
Family
ID=19464715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960025716A KR100223333B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223333B1 (ko) |
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1996
- 1996-06-29 KR KR1019960025716A patent/KR100223333B1/ko not_active IP Right Cessation
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|---|---|
| KR980005606A (ko) | 1998-03-30 |
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