KR101737591B1 - 공동-지원을 갖는 마이크로전자 패키지 및 마이크로전자 조립체 - Google Patents

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KR101737591B1
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Abstract

마이크로전자 패키지는 제1 및 제2 평행 개구들을 가진 유전체 요소를 갖는다. 제1 마이크로전자 요소는 제1 개구 위에 배치되는 접점들을 갖고, 제2 마이크로전자 요소는 제2 개구 위에 배치되는 접점들을 갖는다. 제2 마이크로전자 요소는 제1 마이크로전자 요소의 후방 면 및 제1 마이크로전자 요소와 동일한 유전체 요소의 표면 위에 배치될 수 있다. 상기 제1 개구와 제2 개구 사이의 유전체 요소의 제2 표면 상의 제1 단자들은 제1 및 제2 마이크로전자 요소들 내의 메모리 위치들에 대한 판독 및 기록 액세스를 위해 모든 데이터 신호들을 운반하도록 구성될 수 있다.

Description

공동-지원을 갖는 마이크로전자 패키지 및 마이크로전자 조립체{A microelectronic package and assembly having co-support}
본 출원의 발명 요지는 마이크로전자 패키지(microelectronic package)들 및 마이크로전자 패키지들을 포함하는 조립체(assembly)들에 관한 것이다.
반도체 칩들은 통상 개별적인 사전패키징된(prepackaged) 유닛들로서 제공된다. 표준 칩은 큰 전방 면이 칩의 내부 회로에 접속되는 접점들을 갖는 편평한 직사각형 본체를 가진다. 각각의 개별 칩은 전형적으로 칩의 접점들에 접속되는 외부 단자들을 갖는 패키지 내에 포함된다. 이어서, 단자들, 즉 패키지의 외부 접속 지점들은 인쇄 회로 보드와 같은 회로 패널에 전기적으로 접속하도록 구성된다. 많은 통상적인 설계에서, 칩 패키지는 칩 자체의 면적보다 훨씬 큰 회로 패널의 면적을 점유한다. 전방 면을 갖는 편평한 칩과 관련하여 본 개시 내용에 사용되는 바와 같이, "칩의 면적"은 전방 면의 면적을 지칭하는 것으로 이해되어야 한다.
크기는 칩들의 임의의 물리적 배열에 있어서 중요한 고려사항이다. 칩들의 보다 집약적인 물리적 배열들에 대한 요구는 휴대용 전자 장치들의 급속한 진보와 더불어 훨씬 더 강해져 왔다. 단지 예로서, 통상 "스마트폰들"로서 지칭되는 장치들은 휴대 전화의 기능들을, 고해상도 디스플레이들 및 관련 이미지 처리 칩들과 함께, 강력한 데이터 프로세서들, 메모리 및 보조 장치들, 예컨대 위성 위치확인 시스템 수신기들, 전자 카메라들 및 근거리 통신망 접속부들과 통합시킨다. 그러한 장치들은 충분한 인터넷 접속성, 최고 해상도 비디오를 포함하는 엔터테인먼트, 내비게이션, 전자 뱅킹 등과 같은 능력들 모두를 포켓 사이즈 장치에서 제공할 수 있다. 복합 휴대용 장치들은 다수의 칩을 작은 공간 내에 패킹(packing)하는 것을 필요로 한다. 더욱이, 칩들 중 일부는 통상 "I/O들"로서 지칭되는 많은 입력 및 출력 접속부를 갖는다. 이러한 I/O들은 다른 칩들의 I/O들과 상호접속되어야 한다. 상호접속부들을 형성하는 구성요소들은 조립체의 크기를 크게 증가시키지 않아야 한다. 유사한 요구들이 다른 응용들에서, 예로서 성능 향상 및 크기 감소가 필요한 인터넷 검색 엔진들에서 사용되는 것들과 같은 데이터 서버들에서 발생한다.
메모리 저장 어레이들, 특히 동적 랜덤 액세스 메모리 칩들(DRAM들) 및 플래시 메모리 칩들을 포함하는 반도체 칩들은 통상 단일- 또는 다중-칩 패키지들 및 조립체들 내에 패키징된다. 각각의 패키지는 그 내부의 단자들과 칩들 사이에서 신호들, 전력 및 접지를 운반하기 위한 많은 전기 접속부를 갖는다. 전기 접속부들은 상이한 종류의 도체들, 예컨대 칩의 접촉-유지 표면에 대해 수평 방향으로 연장하는 수평 도체들, 예로서 트레이스(trace)들, 빔 리드(beam lead)들 등, 칩의 표면에 대해 수직 방향으로 연장하는 비아(via)들과 같은 수직 도체들, 및 칩의 표면에 대해 수평 및 수직 양 방향으로 연장하는 와이어 본드(wire bond)들을 포함할 수 있다.
통상적인 마이크로전자 패키지들은 메모리 저장 어레이 기능을 주로 제공하도록 구성되는 마이크로전자 요소, 즉 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치를 구현하는 마이크로전자 요소를 포함할 수 있다. 마이크로전자 요소는 DRAM 칩, 또는 그러한 반도체 칩들의 전기적으로 상호접속되는 적층된 조립체이거나 이를 포함할 수 있다. 전형적으로, 그러한 패키지의 모든 단자들은 마이크로전자 요소가 실장되는 패키지 기판의 하나 이상의 주변 에지에 인접하는 열들의 세트들로 배치된다. 예를 들어, 도 1에 도시된 하나의 통상적인 마이크로전자 패키지(12)에서, 단자들의 3개의 열(14)이 패키지 기판(20)의 제1 주변 에지(16)에 인접하게 배치될 수 있고, 단자들의 3개의 다른 열(18)이 패키지 기판(20)의 제2 주변 에지(22)에 인접하게 배치될 수 있다. 통상적인 패키지 내의 패키지 기판(20)의 중앙 영역(24)은 어떠한 단자 열도 갖지 않는다. 도 1은 패키지 기판(20)의 중앙 영역(24)에서 개구, 예로서 본드 윈도우(bond window)를 통해 연장하는 와이어 본드들(30)을 통해 패키지(12)의 단자들의 열들(14, 18)과 전기적으로 상호접속되는 그의 면(28) 상의 요소 접점들(26)을 갖는 패키지 내의 반도체 칩(11)을 추가로 도시한다. 일부 경우들에서, 마이크로전자 요소와 기판 사이의 기계적 접속을 강화하기 위해 마이크로전자 요소(11)의 면(28)과 기판(20) 사이에 접착제 층(32)이 배치될 수 있으며, 이때 와이어 본드들은 접착제 층(32) 내의 개구를 통해 연장한다.
통상적인 회로 패널들 또는 다른 마이크로전자 구성요소들은 전형적으로 그 내부에 하나 이상의 제1 유형 마이크로전자 요소를 갖는 마이크로전자 패키지에 결합되도록 구성된다. 그러한 회로 패널들 또는 다른 마이크로전자 구성요소들은 전형적으로 상이한 또는 제2 유형인 하나 이상의 마이크로전자 요소를 그 내부에 갖는 마이크로전자 패키지에 결합될 수 없다.
위의 설명을 고려할 때, 특히 패키지들이 실장되고 서로 전기적으로 상호접속될 수 있는 회로 패널들 또는 다른 마이크로전자 구성요소들에서, 회로 패널들 또는 다른 마이크로전자 구성요소들의 설계에 있어서의 소정의 개선들이 그들의 기능적 유연성 또는 전기적 성능을 개선하기 위해 이루어질 수 있다.
본 발명의 일 태양은 마이크로전자 패키지를 제공한다. 패키지는, 대면하는 제1 및 제2 표면들을 갖고 제1 표면과 제2 표면 사이에서 각각 연장하는 이격된 제1 및 제2 개구들을 갖는 유전체 요소를 가질 수 있다. 제1 마이크로전자 요소가 제1 표면을 향하는 전방 면, 제1 표면으로부터 멀어지도록 향하는 후방 면 및 전방 면과 후방 면 사이에서 연장하는 에지를 가질 수 있으며, 제1 마이크로전자 요소는 전방 면에서 노출되는 접점들을 갖는다. 제2 마이크로전자 요소가, 제1 마이크로전자 요소의 후방 면 위에 부분적으로 배치되고 제1 표면을 향하는 전방 면을 가질 수 있고, 제2 마이크로전자 요소는 그의 전방 면의 중앙 영역에 배치되는 접점들을 갖고, 접점들은 제1 마이크로전자 요소의 에지를 넘어 배치된다. 유전체 요소는 제2 표면에 단자들을 가질 수 있고, 제1 마이크로전자 요소의 접점들은 제1 개구 위에 배치되고 단자들과 전기적으로 결합되며, 제2 마이크로전자 요소의 접점들은 제2 개구 위에 배치되고 단자들과 전기적으로 결합된다. 단자들은 제1 및 제2 마이크로전자 요소들 내의 메모리 저장 어레이들의 랜덤 액세스 어드레싱가능 메모리 위치들에 대한 판독 및 기록 액세스를 위해 모든 데이터 신호들을 운반하도록 구성되는 제1 개구와 제2 개구 사이의 복수의 제1 단자를 포함할 수 있다.
하나 이상의 예에 따르면, 제1 및 제2 마이크로전자 요소들은 DDRx 유형일 수 있다.
하나 이상의 예에 따르면, 유전체 요소는 제1 표면과 제2 표면 사이에서 연장하는 제1 및 제2 평행 에지들, 제1 개구와 제1 에지 사이에 배치되는 제2 표면의 제1 영역, 제2 개구와 제2 에지 사이에 배치되는 제2 표면의 제2 영역을 가질 수 있고, 단자들은 메모리 저장 어레이들 내의 각각의 개별 어드레싱가능 메모리 위치를 지정하기 위한 어드레스 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함하는 제2 단자들을 포함하고, 제2 단자들 모두는 제1 및 제2 영역들 중 적어도 하나 내의 위치들에 배치된다.
하나 이상의 예에 따르면, 제2 단자들은 제1 및 제2 영역들 각각 내의 위치들에 배치될 수 있고, 제1 영역 내의 적어도 일부 제2 단자들의 신호 할당들은 유전체 요소의 제1 및 제2 에지들에 평행하게 연장하는 이론적인 축에 대해 제2 영역 내의 적어도 일부 제2 단자들의 신호 할당들과 대칭이다.
하나 이상의 예에 따르면, 제1 및 제2 영역들 각각 내의 제2 단자들은 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함할 수 있고, 제1 영역 내의 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들의 신호 할당들은 이론적인 축에 대해 제2 영역 내의 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들의 신호 할당들과 대칭이다.
하나 이상의 예에 따르면, 제1 영역 내의 제2 단자들은 제1 마이크로전자 요소의 접점들과 결합될 수 있고 제2 마이크로전자 요소의 접점들과 결합되지 않으며, 제2 영역 내의 제2 단자들은 제2 마이크로전자 요소의 접점들과 결합되고 제1 마이크로전자 요소의 접점들과 결합되지 않는다.
하나 이상의 예에 따르면, 제1 및 제2 마이크로전자 요소들은 제1 및 제2 마이크로전자 요소들에서 동시에 데이터 신호들을 수신하도록 구성될 수 있고, 제1 및 제2 마이크로전자 요소들로부터 동시에 데이터 신호들을 출력하도록 구성된다.
하나 이상의 예에 따르면, 제1 및 제2 마이크로전자 요소들은 LPDDRx 유형일 수 있다.
하나 이상의 예에 따르면, 유전체 요소는 제1 표면과 제2 표면 사이에서 연장하는 제1 및 제2 평행 에지들, 제1 개구와 제1 에지 사이에 배치되는 제2 표면의 제1 영역, 제2 개구와 제2 에지 사이에 배치되는 제2 표면의 제2 영역을 가질 수 있고, 단자들은 메모리 저장 어레이들 내의 각각의 개별 어드레싱가능 메모리 위치를 지정하기 위한 어드레스 정보를 운반하도록 구성되는 제2 단자들을 포함하고, 제2 단자들 모두는 제1 및 제2 영역들 중 적어도 하나 내의 위치들에 배치된다.
하나 이상의 예에 따르면, 제1 및 제2 마이크로전자 요소들 각각은 각각의 전방 면에 제1 접점들을 가질 수 있고, 제1 마이크로전자 요소의 접점들 및 제2 마이크로전자 요소의 접점들은 제1 및 제2 마이크로전자 요소들의 전방 면들을 따라 연장하는 재분배 트레이스들을 통해 각각의 마이크로전자 요소 상의 제1 접점들과 전기적으로 결합되는 재분배 접점들이다.
하나 이상의 예에 따르면, 제1 마이크로전자 요소의 에지는 제1 에지일 수 있고, 제1 마이크로전자 요소는 그의 제1 에지 반대편의 제2 에지를 갖고, 제1 마이크로전자 요소의 제1 접점들은 그의 제1 및 제2 에지들에 인접하게 배치되고, 제2 마이크로전자 요소의 제1 접점들은 그의 제1 및 제2 에지들에 인접하게 배치된다.
하나 이상의 예에 따르면, 제2 단자들은 제1 및 제2 영역들 각각 내의 위치들에 배치될 수 있고, 제1 영역 내의 제2 단자들의 신호 할당들은 이론적인 축에 대해 제2 영역 내의 제2 단자들의 신호 할당들과 대칭이다.
하나 이상의 예에 따르면, 제1 및 제2 영역들 각각 내의 제2 단자들은 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함할 수 있고, 제1 영역 내의 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들의 신호 할당들은 이론적인 축에 대해 제2 영역 내의 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들의 신호 할당들과 대칭이다.
하나 이상의 예에 따르면, 제1 단자들은 이론적인 평면의 제1 측 상에 배치되는 그의 제1 그룹 및 제1 측 반대편의 이론적인 평면의 제2 측 상에 배치되는 그의 제2 그룹을 포함할 수 있고, 제1 그룹의 제1 단자들은 이론적인 평면에 대해 제1 단자들의 제2 그룹과 모듈로(modulo)-X 대칭성을 갖고, X는 8의 배수 및 적어도 1의 정수이다. 하나 이상의 예에 따르면, X는 수 2^n(2의 n 제곱)일 수 있고, 여기서 n은 2 이상이다.
하나 이상의 예에 따르면, 마이크로전자 패키지는 개구들을 통해 연장하는 리드들을 포함할 수 있고, 접점들은 리드들을 통해 단자들과 결합된다.
하나 이상의 예에 따르면, 리드들은 제1 개구를 통해 제1 마이크로전자 요소의 접점들로 연장하는 제1 리드들 및 제2 개구를 통해 제2 마이크로전자 요소의 접점들로 연장하는 제2 리드들을 포함할 수 있다.
하나 이상의 예에 따르면, 유전체 요소는 제2 표면에서 노출되고 단자들과 전기적으로 결합되는 본드 패드(bond pad)들을 포함할 수 있고, 리드들은 개구들을 통해 접점들로부터 본드 패드들로 연장하는 와이어 본드들을 포함한다.
하나 이상의 예에 따르면, 리드들은 개구들 위에 배치되는 부분들을 가질 수 있고, 접점들은 리드들을 통해 단자들과 결합된다.
하나 이상의 예에 따르면, 제1 및 제2 개구들은 동일한 방향으로 길 수 있으며, 동일한 방향은 제1 마이크로전자 요소의 에지와 평행하다.
본 발명의 일 태양에 따른 마이크로전자 조립체는 대면하는 제1 및 제2 표면들, 각각 제1 표면에 있는 제1 패널 접점들, 및 제2 표면에 있는 제2 패널 접점들을 갖는 회로 패널을 포함할 수 있다. 각각의 패널 접점에 실장된 단자들을 각각 갖는 제1 및 제2 마이크로전자 패키지들이 제공될 수 있다. 각각의 마이크로전자 패키지는, 대면하는 제1 및 제2 표면을 갖고 제1 표면과 제2 표면 사이에서 각각 연장하는 이격된 제1 및 제2 개구들을 갖는 유전체 요소를 포함할 수 있다. 제1 마이크로전자 요소가 유전체 요소의 제1 표면을 향하는 전방 면, 제1 표면으로부터 멀어지도록 향하는 후방 면 및 전방 면과 후방 면 사이에서 연장하는 에지를 가질 수 있고, 제1 마이크로전자 요소는 전방 면에서 노출되는 접점들을 갖는다. 제2 마이크로전자 요소가 제1 마이크로전자 요소의 후방 면 위에 부분적으로 배치되고 유전체 요소의 제1 표면을 향하는 전방 면, 그로부터 멀어지도록 향하는 후방 면, 및 제1 및 제2 대향 에지들을 가질 수 있고, 에지들 각각은 제2 마이크로전자 요소의 전방 면과 후방 면 사이에서 연장한다. 제2 마이크로전자 요소는 제1 및 제2 대향 에지들 사이의 거리의 중간 1/3을 점유하는 전방 면의 중앙 영역 내에 배치되는 접점들을 가질 수 있다. 각각의 패키지의 유전체 요소는 제2 표면에서 단자들을 가질 수 있고, 각각의 패키지에서 제1 마이크로전자 요소의 접점들은 제1 개구 위에 배치되고 단자들과 전기적으로 결합되며, 제2 마이크로전자 요소의 접점들은 제2 개구 위에 배치되고 단자들과 전기적으로 결합된다. 각각의 그러한 패키지에서, 단자들은 제1 개구와 제2 개구 사이의 복수의 제1 단자를 포함할 수 있고, 제1 단자들은 제1 및 제2 마이크로전자 요소들 내의 메모리 저장 어레이들의 랜덤 액세스 어드레싱가능 메모리 위치들에 대한 판독 및 기록 액세스를 위해 모든 데이터 신호들을 운반하도록 구성된다.
하나 이상의 예에 따르면, 제1 단자들은 이론적인 평면의 제1 측 상에 배치되는 그의 제1 그룹 및 제1 측 반대편의 이론적인 평면의 제2 측 상에 배치되는 그의 제2 그룹을 포함할 수 있고, 제1 그룹의 제1 단자들은 이론적인 평면에 대해 제1 단자들의 제2 그룹과 모듈로-X 대칭성을 갖는다.
하나 이상의 예에 따르면, 제1 마이크로전자 패키지의 제1 단자들은 회로 패널을 통해 제2 마이크로전자 패키지의 제1 단자들과 결합될 수 있고, 제1 마이크로전자 패키지의 제1 단자들은 회로 패널의 제1 및 제2 표면들에 평행한 x 및 y 직교 방향들에서의 하나의 볼 피치(ball pitch) 내에서, 그들이 결합되는 제2 마이크로전자 패키지의 대응하는 제1 단자들과 정렬될 수 있다.
하나 이상의 예에 따르면, 제1 마이크로전자 패키지의 제1 단자들은 그들이 회로 패널을 통해 결합되는 제2 마이크로전자 패키지의 대응하는 제1 단자들과 모듈로-X 등가인 신호 할당들을 가질 수 있다.
하나 이상의 예에 따르면, 제1 마이크로전자 패키지의 제1 영역 내의 제2 단자들은 회로 패널을 통해 제2 마이크로전자 패키지의 제2 영역 내의 제2 단자들과 결합될 수 있고, 제1 마이크로전자 패키지의 제1 영역의 제2 단자들은 회로 패널의 제1 및 제2 표면들에 평행한 x 및 y 직교 방향들 중 어느 하나 또는 둘 모두에서의 하나의 볼 피치 내에서, 그들이 결합되는 제2 마이크로전자 패키지의 제2 영역의 대응하는 제2 단자들과 정렬된다.
하나 이상의 예에 따르면, 제1 마이크로전자 패키지의 제2 단자들의 제2 그룹 내의 제2 단자들 및 제2 마이크로전자 패키지의 제2 단자들의 제1 그룹 내의 제2 단자들은 x 및 y 직교 방향들에서 서로 정렬될 수 있으며, 따라서 제1 마이크로전자 패키지의 제2 그룹의 제2 단자들 및 제2 마이크로전자 패키지의 제1 그룹의 제2 단자들은 서로 일치한다.
하나 이상의 예에 따르면, 제1 마이크로전자 패키지의 제1 단자들과 제2 마이크로전자 패키지의 제1 단자들 사이의 회로 패널을 통한 전기 접속부들 중 적어도 일부는 대략 회로 패널의 두께의 전기적 길이를 가질 수 있다.
하나 이상의 예에 따르면, 회로 패널의 제1 및 제2 표면들에서 노출된 한 쌍의 전기적으로 결합된 제1 및 제2 패널 접점들을 접속시키는 전도성 요소들의 총 조합 길이는 패널 접점들의 최소 피치의 7배 미만일 수 있다.
하나 이상의 예에 따르면, 회로 패널은 마이크로전자 패키지들 각각으로 전송되는 모든 어드레스 정보를 운반하도록 구성되는 복수의 도체를 갖는 버스(bus)를 포함할 수 있다. 도체들은 제1 및 제2 표면들과 평행한 제1 방향으로 연장할 수 있으며, 제1 및 제2 마이크로전자 패키지들의 제1 단자들이 전기적으로 접속되는 회로 패널 상의 접속 위치와 적어도 제3 마이크로전자 패키지의 제1 단자들이 전기적으로 접속되는 회로 패널 상의 상이한 접속 위치 사이의 모든 어드레스 정보의 글로벌 라우팅(global routing)을 위한 단지 하나의 라우팅 층이 존재한다.
일 실시예에서, 패키지가 유전체 요소의 제1 표면을 향하는 전방 면을 갖는 제1 마이크로전자 요소, 및 제1 마이크로전자 요소의 후방 면을 향하고 유전체 요소의 제1 표면을 향하는 전방 면을 갖는 제2 마이크로전자 요소를 포함할 수 있다. 패키지의 단자들은 마이크로전자 조립체로부터 멀어지도록 향하는 유전체 요소의 제2 표면의 중앙 영역에 배치되는 제1 단자들을 포함할 수 있고, 제1 단자들은 제1 및 제2 마이크로전자 요소들 내의 메모리 저장 어레이들의 랜덤 액세스 어드레싱가능 메모리 저장 위치들에 대한 판독 액세스 및 기록 액세스를 위해 패키지로 그리고 그로부터 전송되는 모든 데이터 신호들을 운반하도록 구성된다. 예를 들어, 제1 단자들은 제1 및 제2 마이크로전자 요소들로의 그리고/또는 그들로부터의 단-방향 또는 양-방향 데이터 신호들, 및 데이터 스트로브(strobe) 신호들은 물론, 데이터 마스크들 및 종단 저항기들에 대한 병렬 종단들을 턴온 또는 턴오프하는 데 사용되는 ODT, 즉 "온 다이 종단(on die termination)" 신호들을 운반하는 데 사용되는 단자들을 포함할 수 있다. 일 실시예에서, 신호들 또는 기준 전위들, 예컨대 칩 선택, 리셋, 전원 장치 전압들, 예로서 Vdd, Vddq, 및 접지, 예로서 Vss 및 Vssq를 운반하도록 구성되는 단자들이 또한 유전체 요소 제2 표면의 중앙 영역 내에 배치될 수 있다. 일례에서, 중앙 영역은 그것이 단자들의 평행 열들 중 인접하는 열들 사이의 최소 피치의 3.5배보다 넓지 않도록 될 수 있다. 중앙 영역은 각각 제1 마이크로전자 요소 및 제2 마이크로전자 요소의 접점들 위에 배치되는 제1 개구와 제2 개구 사이에 배치될 수 있다.
일부 실시예들에서, 마이크로전자 패키지는 위에서 주목된 전술된 데이터 신호들 모두를 운반하도록 구성되는 중앙 영역 내의 제1 단자들의 4개 이하의 열을 가질 수 있다. 소정 실시예들에서는, 그러한 단자들의 단지 2개의 열이 존재할 수 있다. 다른 실시예들에서는, 그러한 단자들의 단지 하나의 열이 존재할 수 있다. 추가로 후술되는 바와 같이, 일부 실시예들에서, 데이터 신호를 운반하도록 할당되는 각각의 제1 단자는 패키지 내에 포함된 마이크로전자 요소 상의 대응하는 접점과 전기적으로 결합될 수 있다. 대안으로서, 각각의 그러한 제1 단자는 마이크로전자 패키지 내에 포함된 1개 초과의 마이크로전자 요소 상의 접점과 전기적으로 결합될 수 있다. 도 6과 관련하여 추가로 후술되는 바와 같이, 특정 예에서, 제1 단자들의 신호 할당들은 모듈로-X 대칭성을 가질 수 있다.
일 실시예에서, 제2 단자들이 제2 표면의 주변 영역들 내에 배치될 수 있고, 제1 주변 영역이 유전체 요소의 제1 주변 에지와 제1 개구 사이에 배치되고, 제2 주변 영역이 제2 주변 에지와 제2 개구 사이에 배치된다. 본 발명의 소정 실시예들에서, 제2 단자들은 메모리 저장 어레이들 내의 각각의 개별 어드레싱가능 메모리 위치를 지정하기 위한 어드레스 정보를 운반하도록 구성될 수 있고, 모든 제2 단자들은 제1 및 제2 영역들 중 적어도 하나 내의 위치들에 배치될 수 있다.
도 1은 종래 기술의 마이크로전자 패키지의 측단면도.
도 2는 마이크로전자 패키지들의 단자들 사이의 전기 접속들을 도시하는 마이크로전자 조립체의 개략적인 사시도.
도 3은 도 2의 마이크로전자 조립체의 측단면도.
도 4는 도 3의 마이크로전자 패키지들의 단자들 사이의 전기 접속들의 개략적인 저면도.
도 5a는 본 발명의 일 실시예에 따른 마이크로전자 패키지의 개략적인 평면도.
도 5b는 도 5a의 선 B-B를 따라 취해진, 도 5a의 마이크로전자 조립체의 단면도.
도 5c는 도 5a에 도시된 마이크로전자 요소들 중 하나의 개략적인 평면도.
도 5d는 도 5a에 도시된 마이크로전자 요소들 중 하나의 대안적인 실시예의 개략적인 평면도.
도 5e는 도 5a의 선 B-B를 따라 취해진, 도 5a에 도시된 바와 같은 2개의 마이크로전자 패키지를 포함하는 마이크로전자 조립체의 하나의 가능한 단면도.
도 5f는 도 5a의 선 B-B를 따라 취해진, 도 5a에 도시된 바와 같은 2개의 마이크로전자 패키지를 포함하는 마이크로전자 조립체의 다른 가능한 단면도.
도 5g는 도 5a의 선 B-B를 따라 취해진, 도 5a에 도시된 바와 같은 2개의 마이크로전자 패키지를 포함하는 마이크로전자 조립체를 추가로 예시하는 단면도.
도 5h는 마이크로전자 패키지들의 단자들 사이의 전기 접속들을 도시하는, 도 5e의 마이크로전자 조립체의 가능한 개략적인 사시도.
도 5i는 본 발명의 일부 실시예들에 포함되는 마이크로전자 요소의 평면도.
도 6은 본 발명의 다른 실시예에 따른 마이크로전자 패키지의 개략적인 저면도.
도 7은 본 발명의 다른 실시예에 따른 마이크로전자 패키지의 개략적인 저면도.
도 8은 본 발명의 다른 실시예에 따른 마이크로전자 패키지의 개략적인 저면도.
도 9는 본 발명의 다른 실시예에 따른 마이크로전자 패키지의 개략적인 저면도.
도 10은 본 발명의 다른 실시예에 따른 마이크로전자 패키지의 개략적인 저면도.
도 11은 본 발명의 일 실시예에 따른 시스템을 예시하는 개략적인 단면도.
도 1과 관련하여 기술된 예시적인 통상적인 마이크로전자 패키지(112)를 고려하여, 본 발명자들은 메모리 저장 어레이 칩을 포함하는 마이크로전자 패키지, 및 그러한 마이크로전자 패키지를 포함하는 마이크로전자 조립체의 전기적 성능의 개선을 도울 수 있는 개선들이 이루어질 수 있음을 인식하였다.
본 명세서에서의 본 발명의 실시예들은 하나 초과의 반도체 칩, 즉 마이크로전자 요소를 그 내부에 갖는 패키지들을 제공한다. 다중 칩 패키지가 그 내부의 칩들을 회로 패널, 예로서 패키지가 특히 볼 그리드 어레이(ball grid array), 랜드 그리드 어레이(land grid array) 또는 핀 그리드 어레이(pin grid array)와 같은 단자들의 어레이를 통해 전기적으로 그리고 기계적으로 접속될 수 있는 인쇄 와이어링 보드에 접속시키는 데 필요한 면적 또는 공간의 양을 감소시킬 수 있다. 그러한 접속 공간은 소형 또는 휴대용 컴퓨팅 장치들, 예로서 전형적으로 개인용 컴퓨터들의 기능을 더 넓은 세계로의 무선 접속성과 조합시키는 "스마트폰들" 또는 태블릿들과 같은 핸드헬드 장치들에서 특히 제한된다. 다중-칩 패키지들은 진보된 고성능 동적 랜덤 액세스 메모리("DRAM") 칩들, 예로서 DDR3 유형 DRAM 칩들 및 그의 후속-제품들과 같은 많은 양의 비교적 저렴한 메모리가 시스템에 의해 이용될 수 있게 하는 데에 특히 유용할 수 있다.
다중-칩 패키지를 그에 접속하는 데 필요한 회로 패널의 면적의 양은 적어도 일부 신호들이 패키지 내의 2개 이상의 칩으로 또는 그로부터 도중에 통과하는 패키지 상의 공통 단자들을 제공함으로써 감소될 수 있다. 그러나, 고성능 동작을 지원하는 방식으로 그렇게 하는 것은 문제를 제기한다. 종단되지 않은 스터브(stub)들로 인한 신호의 바람직하지 않은 반사들과 같은 바람직하지 않은 효과들을 방지하기 위해, 패키지의 외부에서 단자들을 버스(136)(도 2)와 같은 회로 패널 상의 글로벌 와이어링(global wiring)과 전기적으로 접속시키는 회로 패널 상의 트레이스들, 비아들 및 다른 도체들은 너무 길지 않아야 한다. 방열(heat dissipation)이 또한 진보된 칩들에 대해 문제를 제기하며, 따라서 각각의 칩의 큰 편평한 표면들 중 적어도 하나가 열 확산기에 결합되거나, 설치된 시스템 내의 흐름 또는 공기에 노출되거나 흐름 또는 공기와 열적으로 연통되는 것이 바람직하다. 후술되는 패키지들은 이러한 목표들의 증진을 도울 수 있다.
일례에서, 도 2 내지 도 4에 도시된 것과 같은 조립체에 사용될 수 있는 마이크로전자 패키지에서 개선들이 이루어질 수 있으며, 여기서 패키지(112A)는 회로 패널의 표면에 실장되고, 이때 다른 유사한 패키지(112B)는 이 회로 패널의 반대편 표면 상에서 그에 대향하게 실장된다. 패키지들(112A, 112B)은 전형적으로 기능적으로 그리고 기계적으로 서로 등가이다. 기능적으로 그리고 기계적으로 등가인 패키지들의 다른 쌍들(112C와 112D; 및 112E와 112F)가 또한 동일한 회로 패널(134)에 실장된다. 회로 패널 및 그에 조립된 패키지들은 이중 인-라인 메모리 모듈("DIMM")로서 통상 지칭되는 조립체의 일부분을 형성할 수 있다. 각각의 대향하게 실장된 패키지들, 예로서 패키지들(112A, 112B)의 쌍 내의 패키지들은 회로 패널의 대향 표면들 상의 접점들에 접속되고, 따라서 각각의 쌍 내의 패키지들은 전형적으로 그들의 각각의 면적의 90% 초과만큼 서로 중첩된다. 회로 패널(134) 내의 로컬 와이어링(local wiring)은 각각의 패키지 상의 단자들, 예로서 "1" 및 "5"로 라벨링된 단자들을 회로 패널 상의 글로벌 와이어링에 접속시킨다. 글로벌 와이어링은 일부 신호들을 위치 I, II 및 III과 같은 회로 패널(134) 상의 접속 위치들로 전도하는 데 사용되는 버스(136)의 신호 도체들을 포함한다. 예를 들어, 패키지들(112A, 112B)은 접속 위치 I에 결합되는 로컬 와이어링에 의해 버스(136)에 전기적으로 접속되고, 패키지들(112C, 112D)은 접속 위치 II에 결합되는 로컬 와이어링에 의해 버스에 전기적으로 접속되며, 패키지들(112E, 112F)은 접속 위치 III에 결합되는 로컬 와이어링에 의해 버스에 전기적으로 접속된다.
회로 패널(134)은 패키지(112A)의 하나의 에지(116) 부근의 "1"로 라벨링된 단자가 회로 패널(134)을 통해 패키지(112B)의 동일한 에지(116) 부근의 패키지(112B)의 "1"로 라벨링된 단자에 접속되는 십자형 또는 "구두끈" 패턴과 유사하게 보이는 로컬 상호접속 와이어링을 이용하여 각각의 패키지(112A, 112B)의 단자들을 상호접속시킨다. 그러나, 회로 패널(134)에 조립되는 바와 같은 패키지(112B)의 에지(116)는 패키지(112A)의 에지(116)로부터 멀다. 도 2 내지 도 4는 패키지(112A)의 에지(122) 부근의 "5"로 라벨링된 단자가 회로 패널(134)을 통해 패키지(112B)의 동일한 에지(122) 부근의 패키지(112B)의 "5"로 라벨링된 단자에 접속되는 것을 추가로 도시한다. 조립체(138)에서, 패키지(112A)의 에지(122)는 패키지(112B)의 에지(122)로부터 멀다.
각각의 패키지, 예로서 패키지(112A) 상의 단자들과 그에 대향하게 실장된 패키지, 즉 패키지(112B) 상의 대응하는 단자들 사이의 회로 패널을 통한 접속부들은 매우 길다. 도 3에 추가로 도시된 바와 같이, 유사한 마이크로전자 패키지들(112A, 112B)의 그러한 조립체에서, 회로 패널(134)은 버스로부터의 동일한 신호가 각각의 패키지로 전송되어야 할 때 버스(136)의 신호 도체를 "1"로 마킹된 패키지(112A)의 단자 및 "1"로 마킹된 패키지(112B)의 대응하는 단자와 전기적으로 상호접속시킬 수 있다. 유사하게, 회로 패널(134)은 버스(136)의 다른 신호 도체를 "2"로 마킹된 패키지(112A)의 단자 및 "2"로 마킹된 패키지(112B)의 대응하는 단자와 전기적으로 상호접속시킬 수 있다. 동일한 접속 배열이 또한 버스의 다른 신호 도체들 및 각각의 패키지의 대응하는 단자들에 적용될 수 있다.
회로 패널(134) 상의 버스(136)와 보드의 접속 위치 I에 있는 패키지들, 예로서 패키지들(112A, 112B)(도 2)의 각각의 쌍의 각각의 패키지 사이의 로컬 와이어링은 종단되지 않은 스터브들의 형태일 수 있다. 그러한 로컬 와이어링은, 비교적 길 때, 일부 경우들에서 아래에서 논의되는 바와 같이 조립체(138)의 성능에 영향을 줄 수 있다. 더욱이, 회로 패널(134)은 또한 로컬 와이어링이 다른 패키지들: 패키지들(112C, 112D)의 쌍 및 패키지들(112E, 112F)의 쌍의 소정 단자들을 버스(136)의 글로벌 와이어링에 전기적으로 상호접속시키는 것을 필요로 하며, 그러한 와이어링은 또한 조립체의 성능에 동일한 방식으로 영향을 줄 수 있다.
도 4는 신호들을 운반하도록 할당된 단자들("1", "2", "3", "4", "5", "6", "7" 및 "8")의 각각의 쌍의 마이크로전자 패키지들(112A, 112B) 사이의 상호접속을 추가로 예시한다. 도 4에 도시된 바와 같이, 단자들의 열들(114)은 방향(142)으로 연장하는 각각의 패키지의 에지(116) 부근에 배치된다. 단자들의 열들(118)은 각각의 패키지의 반대편 에지(122) 부근에서 노출된다. 조립체(138) 내에서 함께 사용되는 바와 같은 2개의 패키지(112A, 112B)의 유사한 단자들이 도 2에 도시된 바와 같이 대향 에지들 부근에 배치되므로, 와이어링은 열들(114, 118)이 연장하는 방향(142)을 횡단하는 방향(140)으로 "구두끈 패턴"으로 회로 패널(134)을 가로질러야 한다. 그러한 와이어링은 매우 길 수 있다. DRAM 칩의 길이가 각각의 측면에서 10 밀리미터의 범위 내에 있을 수 있다는 것을 인식할 때, 동일한 신호를 2개의 대향하게 실장된 패키지(112A, 112B)의 대응하는 단자들로 라우팅하기 위해 일부 신호들에 대해 필요한, 도 2 내지 도 4에 도시된 조립체(138) 내의 회로 패널(134) 내의 로컬 와이어링의 길이는 5 내지 10 밀리미터의 범위일 수 있고, 전형적으로 약 7 밀리미터일 수 있다.
일부 경우들에서, 패키지의 단자들을 접속시키는 회로 패널 상의 비교적 긴 종단되지 않은 와이어링은 조립체(138)의 전기적 성능에 심하게 영향을 주지 않을 수 있다. 그러나, 본 발명자들은, 도 2에 도시된 바와 같이 신호가 회로 패널의 버스(136)로부터 회로 패널에 접속된 패키지들의 다수의 쌍들 각각으로 전송될 때, 버스(136)로부터 각각의 패키지 상의 그에 접속된 단자로 연장하는 스터브들, 즉 로컬 와이어링의 전기적 길이가 조립체(138)의 성능에 잠재적으로 영향을 준다는 것을 인식한다. 종단되지 않은 스터브들 상의 신호 반사들은 각각의 패키지의 접속된 단자들로부터 다시 버스(136) 상으로 역방향으로 이동할 수 있으며, 따라서 버스로부터 패키지들로의 신호 전송을 악화시킬 수 있다. 이러한 영향들은 현재 제조의 마이크로전자 요소들을 포함하는 일부 패키지들에 대해서는 허용될 수 있다. 그러나, 증가된 신호 스위칭 주파수들, 저전압 스윙 신호들 또는 이들 양자와 더불어 동작하는 현재 또는 미래의 조립체들에서는 그러한 악영향들이 심해질 수 있다는 것을 본 발명자들은 인식한다. 이러한 조립체들의 경우에는, 전송되는 신호의 정착 시간(settling time), 링잉(ringing), 지터(jitter) 또는 심벌간 간섭(intersymbol interference)이 허용 불가능한 정도로 증가할 수 있다.
본 발명자들은 또한 종단되지 않은 스터브들의 전기적 길이들이 대개 회로 패널 상의 버스(136)를 그에 실장된 패키지들의 단자들과 접속시키는 로컬 와이어링보다 길다는 것을 인식한다. 패키지 단자들로부터 그 내부의 반도체 칩으로의 각각의 패키지 내의 종단되지 않은 와이어링은 스터브들의 길이들을 증가시킨다.
특정 예에서, 버스(136)는 DIMM과 같은 주된 메모리 저장 어레이 기능을 갖는 조립체의 명령-어드레스 버스이다. 명령-어드레스 버스(136)는 마이크로전자 패키지들 내의 마이크로전자 요소 내의 메모리 저장 어레이의 모든 이용가능한 어드레싱가능 메모리 위치들 중에서 어드레싱가능 메모리 위치를 결정하기 위해, 패키지들 내의 회로, 예로서 행 어드레스 및 열 어드레스 디코더들 및 존재할 경우에 뱅크 선택 회로에 의해 사용될 수 있는, 마이크로전자 패키지들로 전송되는 어드레스 정보를 운반하도록 구성될 수 있다. 명령-어드레스 버스(136)는 전술된 어드레스 정보를 접속 위치들, 예로서 도 2에 도시된 위치 I, II 및 III으로 운반하도록 구성될 수 있다. 이러한 전술된 어드레스 정보는 이어서 패키지들(112A, 112B, 112C, 112D, 112E, 112F)이 접속되는 회로 패널의 대향 표면들 상의 패널 접점들의 각각의 세트로 로컬 와이어링에 의해 분배될 수 있다.
특정 예에서, 마이크로전자 요소가 DRAM 칩이거나 이를 포함할 때, 명령-어드레스 버스(136)는 마이크로전자 요소의 명령-어드레스 버스의 신호들의 그룹 모두, 즉 마이크로전자 패키지들로 전송되는 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들을 운반하도록 구성될 수 있으며, 여기서 명령 신호들은 기록 인에이블, 행 어드레스 스트로브 및 열 어드레스 스트로브 신호들을 포함하고, 클럭 신호들은 어드레스 신호들을 샘플링하는 데 사용되는 클럭들이다. 클럭 신호들은 다양한 유형일 수 있지만, 일 실시예에서, 이러한 단자들에 의해 운반되는 클럭 신호들은 차동 또는 참 및 보수 클럭(complement clock) 신호들로서 수신되는 차동 클럭 신호들의 하나 이상의 쌍일 수 있다.
따라서, 본 명세서에 기술되는 본 발명의 소정 실시예들은 마이크로전자 패키지로서, 그러한 제1 및 제2 패키지들이 회로 패널, 예로서 회로 보드, 모듈 보드 또는 카드, 또는 연성 회로 패널의 대향 표면들 상에 서로 대향하게 실장될 때 스터브들의 길이들의 감소를 가능하게 하도록 구성되는 상기 마이크로전자 패키지를 제공한다. 회로 패널 상에 서로 대향하게 실장되는 제1 및 제2 마이크로전자 패키지들을 포함하는 조립체들은 각각의 패키지들 사이의 크게 감소한 스터브 길이들을 가질 수 있다. 이러한 전기 접속부들의 길이 감소는 회로 패널 및 조립체 내의 스터브 길이들을 감소시킬 수 있으며, 이는 제1 단자들에 의해 운반되고 제1 및 제2 패키지들 양자 내의 마이크로전자 요소들로 전송되는 전술된 신호들에 대한, 특히 정착 시간, 링잉, 지터 또는 심벌간 간섭을 줄이는 것과 같은, 전기적 성능의 개선을 도울 수 있다. 더욱이, 회로 패널의 구조를 간소화하거나 회로 패널의 설계 또는 제조의 복잡성 및 비용을 줄이는 것과 같은 다른 이익들을 얻는 것도 가능할 수 있다.
본 발명의 소정 실시예들은 마이크로전자 요소, 예로서 반도체 칩 또는 반도체 칩들의 적층된 배열이 메모리 저장 어레이 기능을 갖는 패키지 또는 마이크로전자 조립체를 제공한다. 마이크로전자 요소는 주로 메모리 저장 어레이 기능을 제공하도록 구성될 수 있다. 그러한 마이크로전자 요소에서, 메모리 저장 어레이 기능을 제공하도록 구성되는, 즉 다른 장치들과 함께 구성되고 상호접속되는 그 내부의 능동 장치들, 예로서 트랜지스터들의 수는 임의의 다른 기능을 제공하도록 구성되는 능동 장치들의 수보다 크다. 따라서, 일례에서, DRAM 칩과 같은 마이크로전자 요소는 메모리 저장 어레이 기능을 그의 주요 또는 유일 기능으로서 가질 수 있다. 대안으로서, 다른 예에서, 그러한 마이크로전자 요소는 혼합 용도를 가질 수 있으며, 메모리 저장 어레이 기능을 제공하도록 구성되는 능동 장치들을 포함할 수 있고, 또한 특히 프로세서 기능, 또는 신호 프로세서 또는 그래픽 프로세서 기능과 같은 다른 기능을 제공하도록 구성되는 다른 능동 장치들을 포함할 수 있다. 이러한 경우, 마이크로전자 요소는 여전히 마이크로전자 요소의 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하도록 구성되는 더 많은 수의 능동 장치를 가질 수 있다.
도 5a 및 도 5b는 특정 유형의 마이크로전자 패키지(10)로서, 그러한 제1 및 제2 패키지들이 회로 패널, 예로서 회로 보드, 모듈 보드 또는 카드, 또는 연성 회로 패널의 대향 표면들 상에 서로 대향하게 실장될 때 스터브들의 길이들의 감소를 가능하게 하도록 구성되는 상기 특정 유형의 마이크로전자 패키지(10)를 예시한다. 도 5a 및 도 5b에 도시된 바와 같이, 마이크로전자 패키지(10)는 패키징 구조체, 예를 들어 유전체 요소 또는 기판(20), 예로서 유전체 재료, 예로서 산화물, 질화물 또는 이들의 조합, 에폭시, 폴리이미드, 열경화성 재료 또는 열가소성 재료, 또는 다른 중합체 재료, 또는 예를 들어 FR-4 또는 BT 수지 구조체일 수 있거나 테이프-자동 본딩("TAB")에서 이용되는 테이프의 일부분일 수 있는 복합 재료, 예컨대 에폭시-유리와 같은, 그러나 이에 제한되지 않는 유기 또는 무기 유전체 재료를 포함하거나 본질적으로 이들로 구성되는 지지 요소를 포함할 수 있다. 유전체 요소(20)는 대면하는 제1 및 제2 표면들(21, 22)을 갖는다.
일부 경우들에서, 유전체 요소(20)는 기판의 평면 내에서(기판의 제1 표면(21)에 평행한 방향으로) 낮은 열팽창 계수("CTE"), 즉 섭씨 1도당 12 ppm(parts per million)(이하, "ppm/℃") 미만의 CTE를 갖는 재료, 예컨대 반도체 재료, 예로서 규소, 또는 유전체 재료, 예컨대 세라믹 재료 또는 이산화규소, 예로서 유리로 본질적으로 구성될 수 있다. 대안으로서, 기판(20)은 중합체 재료, 예컨대 폴리이미드, 에폭시, 열가소성, 열경화성 플라스틱 또는 다른 적합한 중합체 재료로 본질적으로 구성될 수 있거나, 복합 중합체-무기 재료, 예컨대 특히 BT 수지(비스말레이미드 트라이아진) 또는 에폭시-유리, 예컨대 FR-4의 유리 강화 구조체를 포함하거나 본질적으로 이로 구성되는 시트형 기판을 포함할 수 있다. 일례에서, 그러한 기판(20)은 유전체 요소의 평면에서, 즉 그의 표면을 따르는 방향으로 30 ppm/℃ 미만의 CTE를 갖는 재료로 본질적으로 구성될 수 있다.
도 5a 및 도 5b에서, 유전체 요소(20)의 제1 표면(21)에 평행한 방향들은 본 명세서에서 "수평" 또는 "측"방향들로서 지칭되는 반면, 제1 표면에 수직인 방향들은 본 명세서에서 상향 또는 하향 방향들로서 지칭되며 또한 본 명세서에서 "수직" 방향들로 지칭된다. 본 명세서에서 지칭되는 방향들은 지칭되는 구조체들의 좌표계(frame of reference) 내에 있다. 따라서, 이러한 방향들은 중력 좌표계 내의 수직 "위" 또는 "아래" 방향들에 대해 임의의 배향으로 놓일 수 있다.
하나의 특징부가 다른 특징부보다 "표면 위로" 더 큰 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 그 표면으로부터 멀어지는 동일한 직교 방향으로 더 큰 거리에 있다는 것을 의미한다. 반대로, 하나의 특징부가 다른 특징부보다 "표면 위로" 더 작은 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 그 표면으로부터 멀어지는 동일한 직교 방향으로 더 작은 거리에 있다는 것을 의미한다.
제1 및 제2 개구들(26a, 26b)은 유전체 요소(20)의 제1 및 제2 표면들(21, 22) 사이에서 연장할 수 있다. 도 5a에서 알 수 있는 바와 같이, 유전체 요소(20)는 그를 통해 연장하는 2개의 개구(26a, 26b)를 가질 수 있다. 개구들(26a, 26b)의 최장 치수들은 제1 및 제2 평행 축들(29a, 29b)(집합적으로 축들(29))을 한정할 수 있다. 제1 및 제2 평행 축들(29a, 29b)은 축들(29a, 29b) 사이에 위치되는 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23)을 한정할 수 있다. 제2 표면의 제1 주변 영역(28a)이 축(29a)과 유전체 요소의 주변 에지(27a) 사이에 배치된다. 제2 표면의 제2 주변 영역(28b)이 축(29b)과 주변 에지(27a)로부터 반대편에 있는 유전체 요소의 주변 에지(27b) 사이에 배치된다. 이하, 단자가 기판의 개구와 기판 또는 패키지의 주어진 특징부, 예컨대 그의 주변 에지 사이에 배치된다는 기재는 단자가 개구의 축과 주어진 특징부 사이에 배치된다는 것을 의미할 것이다.
유전체 요소(20)는 유전체 요소(20)의 제2 표면(22)에 복수의 단자(25), 예로서 전도성 패드, 랜드 또는 전도성 포스트를 가질 수 있다. 구성요소, 예로서 인터포저(interposer), 마이크로전자 요소, 회로 패널, 기판 등과 관련하여 본 개시 내용에 사용될 때, 전기 전도성 요소가 구성요소의 표면"에" 있다는 기재는 구성요소가 임의의 다른 요소와 조립되지 않을 때 전기 전도성 요소가 구성요소 외측으로부터 구성요소의 표면을 향해 구성요소의 표면에 수직인 방향으로 이동하는 이론적인 지점과의 접촉을 위해 이용될 수 있다는 것을 나타낸다. 따라서, 기판의 표면에 있는 단자 또는 다른 전도성 요소가 그러한 표면으로부터 돌출할 수 있거나; 그러한 표면과 동일 높이일 수 있거나; 기판 내의 구멍 또는 함몰부에서 그러한 표면에 대해 오목하게 될 수 있다.
단자들(25)은 회로 패널, 예로서 특히 인쇄 와이어링 보드, 연성 회로 패널, 소켓, 다른 마이크로전자 조립체 또는 패키지, 인터포저 또는 수동 구성요소 조립체(예로서, 도 5e 또는 도 5f에 도시된 회로 패널(60 또는 60'))의 접점들과 같은 외부 구성요소의 대응하는 전기 전도성 요소들과의 마이크로전자 패키지(10)의 접속을 위한 종단점들로서 기능할 수 있다. 일례에서, 그러한 회로 패널은 마더보드 또는 DIMM 모듈 보드일 수 있다.
일례에서, 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23) 내에 배치되는 단자들(25a)은 데이터 신호들을 운반하도록 구성될 수 있다. 이러한 단자들은 본 명세서에서 "제1 단자들"로서 지칭된다. 일례에서, 제1 단자들은 하나 이상의 데이터 스트로브 신호, 또는 다른 신호들 또는 기준 전위들, 예컨대 칩 선택, 리셋, 전원 장치 전압, 예로서 Vdd, Vddq, 및 접지, 예로서 Vss 및 Vssq를 운반하도록 구성될 수 있다. 제1 단자들(25a)은 데이터 신호들 및 또한 데이터 마스크들 및 종단 저항기들에 대한 병렬 종단들을 턴온 또는 턴오프하는 데 사용되는 "온 다이 종단"(on die termination, ODT) 신호들을 운반하도록 할당된 단자들을 포함할 수 있다.
전형적으로, 제1 단자들은 각각의 DRAM 마이크로전자 요소 내의 적어도 메인 메모리 저장 어레이의 랜덤 액세스 어드레싱가능 위치들로의 데이터의 기록 및 그들로부터의 데이터의 판독을 위해 모든 양-방향 데이터 신호들을 운반하도록 구성된다. 그러나, 일부 경우들에서, 제1 단자들 중 일부는 메모리 저장 어레이로의 데이터의 기록을 위해 마이크로전자 요소에 입력할 단-방향 데이터 신호들을 운반할 수 있고, 제1 단자들 중 일부는 메모리 저장 어레이로부터 판독된 데이터에 기초하여 마이크로전자 요소로부터 출력된 단-방향 데이터 신호들을 운반할 수 있다.
마이크로전자 패키지(10)는 외부 구성요소와의 접속을 위해 단자들(25)에 부착되는 결합 요소들(11)을 포함할 수 있다. 결합 요소들(11)은 예를 들어 솔더(solder), 주석, 인듐, 공융 조성물 또는 이들의 조합과 같은 접합 금속, 또는 전기 전도성 페이스트, 전기 전도성 접착제 또는 전기 전도성 매트릭스 재료와 같은 다른 결합 재료, 또는 임의의 또는 모든 그러한 접합 금속들 또는 전기 전도성 재료들의 조합의 매스(mass)들일 수 있다. 특정 실시예에서, 단자들(25)과 외부 구성요소(예로서, 도 5e에 도시된 회로 패널(60))의 접점들 사이의 결합부들은 공동 소유의 미국 특허 출원 제13/155,719호 및 제13/158,797호에 기술된 바와 같은 전기 전도성 매트릭스 재료를 포함할 수 있으며, 이 출원들의 개시 내용은 이로써 본 명세서에 참고로 포함된다. 특정 실시예에서, 결합부들은 유사한 구조를 가질 수 있거나, 본 명세서에 기술되는 방식으로 형성될 수 있다.
마이크로전자 패키지(10)는 유전체 요소(20)의 제1 표면(21)을 향하는 전방 면(31)을 각각 갖는 복수의 마이크로전자 요소(30)를 포함할 수 있다. 도 5a 및 다른 도면들에서는 마이크로전자 요소들(30)이 축들(29)에 평행한 방향으로 서로 오프셋된 것으로 도시되지만, 이것이 필요하지는 않다. 마이크로전자 요소들(30)의 그러한 오프셋은 도면들에서 마이크로전자 요소들의 서로에 대한 중첩 위치의 개선된 명료화를 위해 도시된다. 특정 실시예에서, 마이크로전자 요소들(30) 각각의 주변 에지들(34a)은 제1 공통 평면 내에 놓일 수 있으며, 마이크로전자 요소들 각각의 주변 에지들(34a) 반대편의 주변 에지들(34b)은 제2 공통 평면 내에 놓일 수 있다.
일례에서, 마이크로전자 요소들(30)은 각각 동적 랜덤 액세스 메모리("DRAM") 저장 어레이와 같은 메모리 저장 요소를 포함할 수 있거나, 주로 DRAM 저장 어레이(예로서, DRAM 집적 회로 칩)로서 기능하도록 구성된다. 본 명세서에 사용되는 바와 같이, "메모리 저장 요소"는, 예컨대 전기 인터페이스를 통한 데이터의 전송을 위해, 데이터를 저장하고 그로부터 검색하는 데 사용가능한 회로와 함께, 어레이로 배열되는 다수의 메모리 셀을 지칭한다.
도 5c 및 도 5d에 추가로 도시된 바와 같이, 각각의 마이크로전자 요소(30)는 그의 전방 표면(31)에서 노출되는 복수의 전기 전도성 요소 접점(35)을 가질 수 있다. 각각의 마이크로전자 요소(30)의 접점들(35)은 전방 면의 면적의 중앙 부분을 점유하는 전방 면(31)의 중앙 영역(37) 내에 배치되는 하나(도 5c) 또는 둘 이상(도 5d)의 열(36) 내에 배열될 수 있다. 마이크로전자 요소의 면(예로서, 전방 면, 후방 면)과 관련하여 본 명세서에 사용될 때, "중앙 영역"은 에지들(32a, 32b)에 직교하는 방향으로의 마이크로전자 요소(30)의 대향 주변 에지들(32a, 32b) 사이의 거리(38)의 중간 1/3(41c)을 점유하는 영역(37)과 같은 면적을 의미한다. 중앙 영역(37)은 주변 영역들(43a, 43b) 사이에 배치되며, 이러한 영역들 각각은 중앙 영역(37)과 각각의 주변 에지(32a 또는 32b) 사이에 놓이고, 각각의 주변 영역은 또한 대향 주변 에지들(32a, 32b) 사이의 거리(38)의 각각의 1/3(41a 또는 41b)을 포함하는 면적을 점유한다. 도 5c에 도시된 특정 예에서, 각각의 마이크로전자 요소(30)의 접점들(35)이 마이크로전자 요소의 중앙 영역(37) 내에 배열될 때, 접점들은 마이크로전자 요소를 양분하는 축(39)을 따라 배열될 수 있다. 도 5b에 도시된 바와 같이, 각각의 마이크로전자 요소(30)의 접점들(35)은 개구들(26) 중 적어도 하나와 정렬될 수 있다. 일례에서, 마이크로전자 요소(30a)의 접점들은 개구들(26) 중 하나와만 정렬될 수 있고, 마이크로전자 요소(30b)의 접점들은 개구들(26) 중 다른 하나와만 정렬될 수 있다.
접점들(35)과 단자들(25a, 25b, 125b) 사이의 전기 접속부들은 리드들, 예로서 와이어 본드들(40), 또는 리드들의 적어도 부분들이 개구들(26) 중 적어도 하나와 정렬되는 다른 가능한 구조체를 포함할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 전기 접속부들 중 적어도 일부는, 유전체 요소(20) 내의 개구(26)의 에지를 넘어 연장하고 하나의 단부에서 마이크로전자 요소의 접점(35)에 그리고 다른 단부에서 유전체 요소(20)의 전도성 요소(24)에 결합되는 와이어 본드(40)를 포함할 수 있다. 일 실시예에서, 유전체 요소와 마이크로전자 요소의 접점들 사이의 전기 접속부들 중 적어도 일부는 리드 본드들, 즉 유전체 요소 상의 다른 전도성 요소들과 통합되고, 유전체 요소(20)의 제1 및 제2 표면들(21, 22) 중 하나 또는 양자를 따라 측방향으로 연장하고, 마이크로전자 요소들 중 하나 이상의 접점들에 접합되는 리드들을 통해 이루어질 수 있으며, 각각의 리드는 개구들(26) 중 적어도 하나와 정렬되는 일부분을 갖는다.
동작 시에, 패키지의 제1 단자들(25a)을 통과하는 적어도 일부 신호들은 마이크로전자 요소들(30) 중 적어도 2개에 공통일 수 있다. 이러한 신호들은 단자들(25)로부터 마이크로전자 요소들(30)의 대응하는 접점들(35)로 유전체 요소의 제1 및 제2 표면들(21, 22)에 평행한 방향들로 유전체 요소(20) 상에서 또는 그 내에서 연장하는 전도성 트레이스들과 같은 접속부들을 통해 라우팅될 수 있다. 예를 들어, 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23) 내에 배치되는 제1 단자(25a)는 전도성 트레이스, 전도성 요소(24), 예로서 본드 패드, 및 전도성 요소(24) 및 접점(35)에 결합되는 와이어 본드(40)를 통해 각각의 마이크로전자 요소(30)의 전도성 접점(35)과 전기적으로 결합될 수 있다.
일례에서, 도 6에 추가로 도시된 바와 같이, 마이크로전자 패키지(210)의 제1 단자들은 모듈로-X 대칭성을 갖도록 구성될 수 있다. 이러한 배열에서, 예를 들어 데이터 신호들(DQ0, DQ1,...)에 대한 것과 같은 마이크로전자 패키지 상의 제2 단자들의 공간 위치들로의 데이터 신호들의 할당들은 이론적인 수직축(132)에 대해 모듈로-X 대칭성을 갖는다. 모듈로-X 대칭성은 도 5e 및 도 5f에 도시된 것과 같은 조립체(381 또는 382)에서의 신호 무결성의 개선을 도울 수 있으며, 이러한 조립체에서는 제1 및 제2 패키지들(10a, 10b)의 하나 이상의 쌍이 회로 패널에 서로 대향하게 실장되고, 회로 패널 상에서 데이터 신호들이 전송되는 전기 전도성 구조체가 각각의 대향하게 실장된 패키지 쌍 내의 그러한 제1 및 제2 패키지들의 제1 단자들의 대응하는 쌍들과 전기적으로 결합된다.
본 명세서에 사용되는 바와 같이, "모듈로-X"는 모듈로 연산을 의미하며, 여기서 "X"는 2^n(2의 n 제곱)에 의해 정의되는 수 - 여기서 n은 2 이상의 정수 -; 또는 8 × N - N은 2보다 큰 정수 - 중 하나이다. 따라서, 다양한 예들에서, X는 1/2-바이트(4 비트), 1 바이트(8 비트) 또는 임의의 정수 개의 바이트(8 × N, N은 2 이상) 내의 비트들의 수와 동일할 수 있다. 모듈로-X 대칭성은 다음과 같이 정의된다. 단자들의 신호 할당들이 도 6에 도시된 것과 같은 축(132)에 대해 "모듈로-X 대칭성"을 가질 때, "모듈로-X" 연산을 수행한 후에 동일하게 넘버링된 신호 할당들을 갖는 단자들은 축에 대해 대칭인 위치들에 배치된다. 다음과 같이 연산 모듈로-8에 관한 일례가 제공된다. 피연산자 8에 대해 모듈로-8 연산을 수행한 결과로서 발생하는 수는 0이다. 이러한 연산은 "8 모듈로 8 = 0"으로서 나타낼 수 있다. 유사하게, 연산 9 모듈로 8을 수행한 결과로서 발생하는 수는 1이다. 따라서, 신호 할당들이 모듈로-8 대칭성을 가질 때, 모듈로-8 연산이 "1"의 결과를 생성하는 DQ1과 같은 신호를 운반하도록 구성되는 단자는 모듈로 8 연산이 동일한 결과, 즉 "1"을 생성하는 DQ9 또는 DQ17과 같은 신호를 운반하도록 구성되는 다른 단자와 축에 대해 대칭인 기판 상의 위치에 배치된다.
따라서, 일례에서, 도 6에 도시된 바와 같은 모듈로-8 대칭성이 존재할 때, 데이터 신호 DQ0을 운반하도록 구성되는 그룹(225) 내의 패키지 단자 DQ0의 신호 할당은 데이터 신호 DQ8을 운반하도록 구성되는 다른 패키지 단자 DQ8의 신호 할당과 수직축(132)에 대해 대칭이다. 이것은 수직축에 대한 그룹(227) 내의 패키지 단자 DQ0 및 DQ8의 신호 할당들에 대해서도 사실이다. 여기서 기술되는 바와 같은 모듈로-8 대칭성은 단자 그룹들(225, 227) 각각에서 패키지 단자 DQ0 내지 DQ15의 신호 할당들 각각과 관련하여 나타날 수 있다.
도 5e 또는 도 5f에서와 같은 조립체(381 또는 382)에서, 모듈로-X 대칭성은 제1 패키지(10a) 및 제2 패키지(10b)의 제1 단자들 사이의 전기 접속들이 회로 패널의 표면(61)에 평행한 x 및 y 방향들에서 서로의 하나의 볼 피치 내에서 정렬되는 단자들 사이에서 행해지는 것을 가능하게 할 수 있다. 따라서, 도 5e에 도시된 예에서, 제1 패키지(10a)의 단자 DQ0은 패키지(10a)에 접속된 접속부 "A", 회로 패널(60) 및 패키지(10b)에 접속된 접속부 "A*"를 통해 제2 패키지(10b)의 단자 DQ8에 전기적으로 접속될 수 있다. 이 경우, 패키지(10a)에 대한 접속부 "A" 및 패키지(10b)에 대한 접속부 "A*" 각각에서의 단자들의 데이터 신호 할당들에 대응하는 수들은 모듈로-X 연산에 의해 상이하다(이 경우에서 X는 8). 도 5e에 도시된 바와 같이, 비아들(67)은 표면(60)에 직교하는 방향으로 회로 패널을 통해 직선으로 연장할 수 있다. 도 5e의 예에서, 단자들 사이의 전기 접속부들은 비아들(67)은 물론, 회로 패널의 표면들(61, 62)에 평행한 하나 이상의 방향으로 또는 실질적으로 그들을 향해 연장하는 일부 와이어링(66, 68)을 통해 연장할 수 있다.
도 5f에 도시된 추가 예에서, 제1 및 제2 패키지들(10a, 10b)의 제1 단자들 사이의 전기 접속부들은 훨씬 더 짧아질 수 있으며, 여기서 와이어링(66, 68)의 일부 또는 전부가 생략될 수 있고, "A"에서의 패키지(10a)의 제1 단자와 "A*"에서의 패키지(10b)의 대응하는 제1 단자 사이의 접속은 회로 패널의 두께를 본질적으로 직선으로 통과하는, 즉 그에 수직인 방향으로 행해질 수 있다.
게다가, 도 6에 추가로 도시된 바와 같이, 마이크로전자 패키지(210)는 제1 단자들의 2개의 그룹(225, 227)을 포함할 수 있고, 각각의 그룹은 패키지(210)에 포함된 마이크로전자 요소들(30a, 30b) 중 하나 이상의 마이크로전자 요소의 16개의 DQ 접점에 전기적으로 결합되는 16개의 DQ 단자를 포함한다. 제1 단자들의 2개의 그룹은 본 발명의 공동-지원 태양과 관련된 아래의 섹션에 따라 아래에서 추가로 기술되는 바와 같이 다양한 방식으로 이용될 수 있다.
도 5b를 다시 참조하면, 제2 마이크로전자 요소(30b)의 전방 표면(31)과 유전체 요소(20)의 제1 표면(21)의 일부분 사이에 스페이서(14)가 위치될 수 있다. 그러한 스페이서(14)는 예를 들어 이산화규소와 같은 유전체 재료, 규소와 같은 반도체 재료로 제조될 수 있으며, 접착제의 하나 이상의 층(13, 15)을 포함할 수 있거나, 그러한 접착제 층들을 통해 제2 마이크로전자 요소(30b) 및 유전체 요소(20)에 접착될 수 있다. 일 실시예에서, 스페이서(14)는 제1 마이크로전자 요소(30a)의, 그의 전방 표면(31)과 후방 표면(33) 사이의 두께(T2)와 실질적으로 동일한, 유전체 요소(20)의 제1 표면(21)에 실질적으로 수직인 수직 방향(V)에서의 두께(T1)를 가질 수 있다.
게다가, 하나 이상의 접착제 층(13, 15)은 제1 마이크로전자 요소(30a)와 유전체 요소(20) 사이에, 제1 및 제2 마이크로전자 요소들(30a, 30b) 사이에, 제2 마이크로전자 요소(30b)와 스페이서(14) 사이에, 그리고 스페이서(14)와 유전체 요소(20) 사이에 위치될 수 있다. 그러한 접착제 층들(13)은 마이크로전자 패키지(10)의 전술된 구성요소들을 서로 접합하기 위한 접착제를 포함할 수 있다. 특정 실시예에서, 하나 이상의 접착제 층(13)은 유전체 요소(20)의 제1 표면(21)과 제1 마이크로전자 요소(30a)의 전방 표면(31) 사이에서 연장할 수 있다. 일 실시예에서, 하나 이상의 접착제 층(13)은 제2 마이크로전자 요소(30b)의 전방 표면(31)의 적어도 일부분을 제1 마이크로전자 요소(30a)의 후방 표면(33)의 적어도 일부분에 부착할 수 있다.
일례에서, 각각의 접착제 층(13)은 다이(die) 부착 접착제로 부분적으로 또는 완전히 제조될 수 있으며, 실리콘 탄성중합체와 같은 저탄성율 재료로 구성될 수 있다. 일 실시예에서, 다이 부착 접착제는 순응성일 수 있다. 다른 예에서, 각각의 접착제 층(13)은 2개의 마이크로전자 요소(30)가 동일한 재료로 형성된 통상적인 반도체 칩들인 경우에 고탄성율 접착제 또는 솔더의 얇은 층으로 완전히 또는 부분적으로 제조될 수 있는데, 이는 마이크로전자 요소들이 온도 변화에 응답하여 함께 팽창 또는 수축하는 경향이 있을 것이기 때문이다. 채용되는 재료들에 관계없이, 접착제 층들(13) 각각은 단일 층 또는 다수의 층을 그 내부에 포함할 수 있다. 스페이서(14)가 접착제로 제조되는 특정 실시예에서는, 스페이서(14)와 제2 마이크로전자 요소(30b) 및 유전체 요소(20) 사이에 위치되는 접착제 층들(13)이 생략될 수 있다.
마이크로전자 패키지(10)는 또한 마이크로전자 요소들(30)의 후방 표면들(33)을 선택적으로 덮거나, 부분적으로 덮거나, 덮이지 않게 둘 수 있는 봉지재(encapsulant)(50)를 포함할 수 있다. 예를 들어, 도 5b에 도시된 마이크로전자 패키지(10)에서, 봉지재는 마이크로전자 요소들(30)의 후방 표면들(33) 상으로 유동되거나, 스텐실링되거나(stenciled), 스크리닝되거나(screened) 분배될 수 있다. 다른 예에서, 봉지재(50)는 오버몰딩(overmolding)에 의해 그 상에 형성되는 몰드 화합물(mold compound)일 수 있다.
마이크로전자 패키지(10)는 와이어 본드들(40) 및 유전체 요소(20)의 전도성 요소들(24)을 선택적으로 덮을 수 있는 봉지재(도시되지 않음)를 추가로 포함할 수 있다. 그러한 봉지재는 또한 개구들(26) 내로 선택적으로 연장할 수 있고, 그것은 마이크로전자 요소들(30)의 접점들(35)을 덮을 수 있다.
마이크로전자 패키지(10) 내의 마이크로전자 요소들(30)은 (마이크로전자 요소들(30)과 같은) 반도체 칩들이 그들의 접점들(35)을 통해 송신 및 수신하는 시그널링의 유형을 지정하는 여러 상이한 표준, 예로서, JEDEC의 표준들 중 하나에 따라 구성될 수 있다. 따라서, 일례에서, 마이크로전자 요소들(30) 각각은 DDRx 유형일 수 있는데, 즉 JEDEC 더블 데이터 레이트 DRAM 표준들(DDR3, DDR4) 중 하나 또는 그들의 후속 표준들 중 하나 이상(집합적으로 "DDRx")에 따라 구성될 수 있다. 각각의 DDRx 유형 마이크로전자 요소는 그의 접점들에 결합되는 명령 및 어드레스 정보를 (예로서, 클럭 사이클의 상승 에지에서) 클럭 사이클당 한 번과 같은 제1 샘플링 레이트로 샘플링하도록 구성될 수 있다. 특정 예들에서, DDRx 유형 마이크로전자 요소들은 양-방향 데이터 신호들을 송신 및 수신하는 데 사용되는 4개, 8개 또는 16개의 접점을 가질 수 있고, 각각의 그러한 양-방향 신호는 "DQ" 신호로서 지칭된다. 대안으로서, 패키지의 제1 단자들은 패키지에 입력되는 데이터 신호들 또는 "D" 신호들 및 패키지로부터 출력되는 데이터 신호들 "Q"와 같은 단-방향 데이터 신호들을 운반하도록 구성될 수 있거나, 양-방향 및 단-방향 데이터 신호들의 조합을 운반하도록 구성될 수 있다.
도 5a에 추가로 도시된 바와 같이, 제1 단자들(25a)에 더하여, 제2 단자들의 그룹들(25b, 125b)이 제2 표면의 제1 주변 영역(28a)에 그리고 제2 주변 영역(28b)에 각각 배치될 수 있다. 제2 단자들의 그룹들(25b, 125b) 각각은 어드레스 정보를 운반하도록 구성되는 단자들을 포함한다. 예를 들어, 마이크로전자 요소들(30a, 30b)이 DRAM 반도체 칩들을 포함하거나 그들일 때, 제2 단자들의 각각의 그룹(25b, 125b)은 패키지 내의 마이크로전자 요소 내의 메모리 저장 어레이의 모든 이용가능한 어드레싱가능 메모리 위치들 중에서 어드레싱가능 메모리 위치를 결정하기 위해, 패키지 내의 회로, 예로서 행 어드레스 및 열 어드레스 디코더들, 및 마이크로전자 요소들(30) 중 하나 이상의 마이크로전자 요소의 뱅크 선택 회로에 의해 이용될 수 있는, 마이크로전자 패키지(10)로 전송되는 충분한 어드레스 정보를 운반하도록 구성될 수 있다. 특정 실시예에서, 제2 단자들의 각각의 그룹(25b, 125b)은 그러한 메모리 저장 어레이 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 그러한 회로에 의해 사용되는 모든 어드레스 정보를 운반하도록 구성될 수 있다.
일례에서, 제1 주변 영역에 배치되는 제2 단자들은 이론적인 축에 대해 제2 주변 영역에 배치된 제2 단자들의 신호 할당들과 대칭인 신호 할당들을 갖는다. 이론적인 축은 개구들 각각의 종축에 평행하게 연장하며, 각각의 개구의 근접 에지들 사이에 배치된다. 전형적으로, 이론적인 축은 각각의 개구의 근접 에지들 사이의 중간 거리에 또는 그 부근에 배치된다. 어드레스 정보를 운반하기 위한 단자들의 신호 할당들과 관련하여 본 명세서에서 사용되는 바와 같은 "대칭"은 이론적인 축의 제1 측 상의 단자의 신호 할당이 제1 측 상의 단자로부터 축에 대해 대칭인 위치에 있는 축의 반대편 측 상의 다른 단자의 그것과 동일한 이름 및 수치 가중치를 갖는다는 것을 의미한다. 주어진 단자에 할당되는 어드레스 정보의 "수치 가중치"는 어드레스 정보에 의해 지정되는 어드레스의 장소들 내의 해당 어드레스 정보의 장소를 지칭한다. 예를 들어, 어드레스는 20개의 어드레스 비트(A0 .. A19)에 의해 지정될 수 있다. 각각의 비트는 2^19(2의 19 제곱)를 나타내는 19의 수치 가중치를 갖는 최고-순위 어드레스 정보 비트 A19로부터 어드레스의 1의 장소인 2^0(2의 0 제곱)을 나타내는 0의 수치 가중치를 갖는 최저-순위 어드레스 정보 비트 A0까지의 수치 가중치를 갖는다.
일례에서, 제2 단자들은 마이크로전자 요소의 명령-어드레스 버스의 신호들의 그룹 각각; 즉 마이크로전자 패키지로 전송되는 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들을 운반하도록 구성될 수 있으며, 여기서 명령 신호들은 기록 인에이블, 행 어드레스 스트로브 및 열 어드레스 스트로브 신호들을 포함하고, 클럭 신호들은 어드레스 신호들을 샘플링하는 데 사용되는 클럭들이다. 클럭 신호들은 다양한 유형일 수 있지만, 일 실시예에서, 이러한 단자들에 의해 운반되는 클럭 신호들은 차동 또는 참 및 보수 클럭 신호들로서 수신되는 차동 클럭 신호들의 하나 이상의 쌍일 수 있다.
회로 패널, 예로서 인쇄 회로 보드, 모듈 카드 등에서, 명령-어드레스 버스의 이러한 전술된 신호들: 즉 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들은 병렬로 그에 접속되는 다수의 마이크로전자 패키지로, 특히 예를 들어 도 5e 내지 도 5h에 도시된 바와 같은 클램셀(clamshell) 구성의 회로 패널의 대향 표면들에 실장된 제1 및 제2 마이크로전자 패키지로 버싱될(bussed) 수 있다. 그러한 구성에서, 본 명세서의 소정 실시예들에서, 제2 단자들의 제1 및 제2 그룹들은 패키지 기판의 표면의 각각의 제1 및 제2 영역 내에 배치될 수 있으며, 이때 단자들의 어드레스 정보 신호 할당들은 미러-이미지(mirror-image) 대칭성을 갖는다. 예를 들어, 제2 단자들의 제1 그룹의 각각의 제2 단자 - 그러한 제2 단자는 이론적인 축의 제1 측 상에 있음 - 는 이론적인 축에 대해 제2 단자들의 제2 그룹의 대응하는 제2 단자와 대칭인 신호 할당을 갖는다. 어드레스 정보의 경우, 2개의 단자의 신호 할당들이 이론적인 축에 대해 대칭성을 갖는다는 것은 2개의 단자들 각각이 동일한 가중치를 갖는 어드레스 정보를 운반하도록 할당된다는 것을 의미한다. 예를 들어 RAS, CAS, CLK, /CLK 및 기록 인에이블과 같은 명령 정보의 경우, 2개의 단자의 신호 할당들이 이론적인 축에 대해 대칭성을 갖는다는 것은 2개의 단자들 각각이 동일한 이름을 갖는 명령 정보를 운반하도록 할당된다는 것을 의미한다. 어드레스 또는 명령 정보를 운반하도록 구성되는 양쪽 제2 단자의 경우, 각각의 제1 및 제2 그룹 내의 제2 단자들이 각각의 식별자를 갖는 경우에도 여전히 대칭성이 존재하는데: 예로서, 이론적인 축에 의해 분리되는 대응하는 위치들에 있는 제2 단자들은 동일한 가중치의 신호 할당들을 갖고, 예를 들어 A19-A 및 A19-B로서 식별된다.
마이크로전자 패키지의 일례에서, 이론적인 축의 제1 측 상의 제2 단자들의 제1 그룹은 제1 및 제2 마이크로전자 요소들 중 하나와 전기적으로 결합될 수 있고, 이론적인 축의 제2 측 상의 제2 단자들의 제2 그룹은 제1 및 제2 마이크로전자 요소들 중 다른 하나와 전기적으로 결합될 수 있다. 특정 예에서, 제2 단자들의 제1 그룹은 패키지 내의 메모리 액세스의 제1 랭크 또는 제1 채널과 전기적으로 결합될 수 있고, 제2 단자들의 제2 그룹은 패키지 내의 메모리 액세스의 제2 랭크 또는 제2 채널과 전기적으로 결합될 수 있다.
전술된 바와 같은 대칭성을 갖는 패키지 상의 제2 단자들의 제1 및 제2 그룹들의 존재는 회로 패널 상의 어드레스 버스, 예로서 도 2에 도시된 바와 같은 명령-어드레스 버스(136)로부터 마이크로전자 패키지들이 전기적으로 접속되는 회로 패널의 표면들 상의 개별 접속 위치들로 신호들을 운반하는 데 사용되는 스터브들의 길이들을 감소시키는 데 도움이 될 수 있다. 이러한 전기 접속부들의 길이 감소는 회로 패널 및 조립체 내의 스터브 길이들을 감소시킬 수 있으며, 이는 제1 단자들에 의해 운반되고 제1 및 제2 패키지들 양자 내의 마이크로전자 요소들로 전송되는 전술된 신호들에 대한, 특히 정착 시간, 링잉, 지터 또는 심벌간 간섭을 줄이는 것과 같은, 전기적 성능의 개선을 도울 수 있다. 더욱이, 회로 패널의 구조를 간소화하거나 회로 패널의 설계 또는 제조의 복잡성 및 비용을 줄이는 것과 같은 다른 이익들을 얻는 것도 가능할 수 있다.
더욱이, 제1 및 제2 마이크로전자 패키지들의 제2 단자들이 각각 접속되는 회로 패널의 제1 및 제2 표면들(예로서, 상부 및 하부 표면들) 상의 접점들로 그리고 그들로부터 신호들을 라우팅하는 데 필요한 회로 패널 상의 와이어링의 라우팅 층들의 수를 감소시키는 것이 가능할 수 있다. 구체적으로, 회로 패널을 따라 그러한 데이터 신호들을 라우팅하는 데 필요한 라우팅 층들의 수는 일부 경우들에서 4개 이하의 라우팅 층으로 감소될 수 있다. 특정 예에서, 회로 패널을 따라 그러한 신호들을 라우팅하는 데 필요한 라우팅 층들의 수는 일부 경우들에서 4개, 2개 또는 1개의 라우팅 층으로 감소될 수 있다. 그러나, 회로 패널 상에서, 다른 신호들을 운반하는 라우팅 층들의 수가 전술된 어드레스 또는 명령-어드레스 버스 신호들을 운반하는 라우팅 층들의 수보다 많을 수 있다.
그러한 실시예의 일 변형에서, 제2 단자들(25a)은 그러한 메모리 저장 어레이 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 그러한 회로에 의해 사용되는 어드레스 정보의 대부분을 운반하도록 구성될 수 있고, 그러면 패키지 상의 다른 곳, 예컨대 중앙 영역(23)에 배치된 단자들은 어드레스 정보의 나머지 부분을 운반하도록 구성될 수 있다. 그러한 변형에서, 특정 실시예에서, 제2 단자들(25b, 125b)은 그러한 메모리 저장 어레이 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 그러한 회로에 의해 사용되는 어드레스 정보의 3/4 이상을 운반하도록 구성될 수 있다.
특정 실시예에서, 제2 단자들의 그룹들(25b, 125b)은 칩 선택 정보, 예로서 칩 내의 메모리 저장 위치에 대한 액세스를 위해 마이크로전자 패키지(10) 내의 특정 칩을 선택하는 데 사용될 수 있는 정보를 운반하도록 구성되지 않을 수 있다. 다른 실시예에서, 제1 단자들(25a) 중 적어도 하나가 사실상 칩 선택 정보를 운반할 수 있다.
임의의 전술한 실시예들의 일 변형에서, 스페이서(14)는 버퍼 요소, 즉 버퍼링 기능을 수행하도록 구성되는 칩을 포함하는 하나 이상의 마이크로전자 요소로 완전히 또는 부분적으로 대체될 수 있으며, 그러한 마이크로전자 요소는 유전체 요소(20)의 제1 표면(21)에 향하는 표면을 갖는다. 일례에서, 그러한 버퍼 요소는 유전체 요소(20)의 제1 표면(21)에서 노출되는 접점들에 플립-칩(flip-chip) 접합될 수 있다. 각각의 그러한 버퍼 요소는, 특히 패키지의 제2 단자들, 및 패키지 내의 마이크로전자 요소들 중 하나 이상에서 수신되는 전술된 명령 어드레스 버스 신호들에 대해, 패키지의 단자들 사이의 신호 격리를 제공하는 데 사용될 수 있다. 일례에서, 그러한 버퍼 요소는 단자들 중 적어도 일부 및 마이크로전자 패키지(10) 내의 마이크로전자 요소들(30) 중 하나 이상에 전기적으로 접속될 수 있으며, 버퍼 요소는 마이크로전자 패키지의 단자들 중 하나 이상에서 수신되는 적어도 하나의 신호를 재생하도록 구성된다. 전형적으로, 하나 이상의 버퍼 요소는 제1 단자들에서 수신되거나 제2 단자들에서 수신되는 신호들을 재생하고, 재생된 신호들을 패키지 내의 마이크로전자 요소들로 전송한다.
특정 예에서, 그러한 버퍼 요소는 어드레스 정보, 또는 일례에서 마이크로전자 요소들(30a, 30b) 중 하나 이상으로 전송되는 명령 신호들, 어드레스 신호들, 클럭 신호들 또는 데이터 신호들을 버퍼링하도록 구성될 수 있다. 전술된 바와 같은 신호들을 재생하는 것에 대한 대안으로서 또는 그에 더하여, 특정 예에서, 그러한 추가적인 마이크로전자 요소는 제1 단자들과 같은 단자들에서 수신되는 어드레스 정보 또는 명령 정보 중 적어도 하나를 부분적으로 또는 완전히 디코딩하도록 구성될 수 있다. 이어서, 디코딩 칩은 마이크로전자 요소들(30a, 30b) 중 하나 이상으로의 전송을 위해 그러한 부분 또는 완전 디코딩의 결과를 출력할 수 있다.
특정 실시예에서, 버퍼 요소 및/또는 디코딩 칩 대신에 또는 그에 더하여, 하나 이상의 분리 커패시터가 스페이서(14)에 의해 점유되는 공간의 적어도 일부분 내에 배치될 수 있으며, 그러한 분리 커패시터들은 내부 전원 장치 및/또는 마이크로전자 패키지(10) 내의 접지 버스들에 전기적으로 접속될 수 있다.
전술된 마이크로전자 패키지들의 예들을 추가로 참조하면, 각각의 마이크로전자 패키지는 제1 및 제2 유형들 중 하나에 따라 구성될 수 있으며, 여기서 각각의 마이크로전자 패키지는 이후에 각각의 패키지의 "볼아웃(ballout)"으로 지칭되는 단자들의 패턴을 그 상에 갖도록 배열될 수 있다. 본 발명의 공동-지원 태양에 따르면, 각각의 그러한 마이크로전자 패키지는 회로 패널 상의 접점들의 동일한 패턴의 접점들에 대한 준비된 부착 및 전기적 결합을 위해 구성될 수 있다. 본 발명의 이 태양에 따르면, 제1 유형의 패키지의 단자들은 기판 상의 패턴의 접점들의 대부분과의 접속을 위해 구성된다. 게다가, 제2 유형의 패키지의 단자들은 기판 상의 패턴의 접점들의 대부분과의 접속을 위해 구성된다.
따라서, 이러한 공동-지원 태양에 따르면, 도 5a 내지 도 5h에 도시된 패키지(10)는 DDRx 유형 마이크로전자 요소들을 포함할 수 있다. DDRx 유형 마이크로전자 요소들에 관하여, 패키지(10)는 그의 제1 및 제2 마이크로전자 요소들(30a, 30b)의 메모리 저장 어레이들이 단일의 비교적 넓은 메모리 랭크에 대한 액세스를 제공하도록 집합적으로 기능하는 제1 구성을 가질 수 있다. 예로서, 단일 패키지(10)는 도 5a에 도시된 바와 같이 제1 마이크로전자 요소(30a)의 16개의 DQ 접점이 16개의 양-방향 데이터 신호(DQ0 .. DQ15)를 운반하도록 할당되는 패키지 상의 DQ 단자들(25a)의 제1 그룹(123)에 결합되고, 제2 마이크로전자 요소(30b)의 16개의 DQ 접점이 16개의 다른 양-방향 데이터 신호(DQ0 .. DQ15)를 운반하도록 할당되는 패키지 상의 DQ 단자들(25a)의 제2의 상이한 그룹(127)에 결합되는 32 비트 메모리 액세스의 단일 랭크를 제공할 수 있다. 이 경우, 32 비트 단일 랭크 메모리 액세스를 지원하기 위해 32개의 DQ 단자 상에서 32개의 양-방향 데이터 신호가 동시에 전송된다. 구체적으로, 32개의 양-방향 데이터 신호가 상기 32개의 DQ 단자를 통해 상기 제1 및 제2 마이크로전자 요소에 의해 동시에, 즉 동일한 클럭 사이클 상에서 수신되며, 32개의 양-방향 데이터 신호가 상기 32개의 DQ 단자를 통해 상기 제1 및 제2 마이크로전자 요소에 의해 동시에, 동일한 클럭 사이클 상에서 출력된다.
다른 예에서, DDRx 유형 마이크로전자 요소들과 관련하여, 도 5a 내지 도 5h에 도시된 패키지(10)는 전술된 32 비트 단일 랭크만큼 넓지 않은 메모리 액세스의 2개의 랭크에 대한 액세스를 지원하는 제2 구성을 가질 수 있다. 예로서, 단일 패키지(10)는 제1 마이크로전자 요소(30a)의 16개의 DQ 접점에 결합되는 16개의 제1 단자(DQ0A 내지 DQ15A)를 통해 메모리의 하나의 16 비트 랭크에 대한 액세스를 제공할 수 있다. 단일 패키지(10)는 또한 제2 마이크로전자 요소(30b)의 16개의 DQ 접점에 결합되는 16개의 제1 단자(DQ0B 내지 DQ15B)를 통해 메모리의 다른 16 비트 랭크에 대한 액세스를 제공할 수 있다. 대안으로서, 패키지(10)는 2개의 16 비트 랭크에 대한 액세스를 제공하므로, 패키지 상의 제1 단자들의 그룹들(123 또는 127) 중 하나를 생략하는 것이 가능할 수 있는데, 이는 각각의 마이크로전자 요소(30a, 30b) 내의 메모리 저장 어레이들이 동시가 아니라 차례로 액세스됨에 따라 대안으로서 패키지 상의 16개의 DQ 단자가 마이크로전자 요소들 각각 상의 16개의 대응하는 접점에 전기적으로 결합될 수 있기 때문이다.
다른 예에서, 마이크로전자 요소들(30) 각각은 LPDDRx 유형일 수 있는데, 즉 JEDEC 저전력 더블 데이터 레이트 DRAM 표준들(LPDDR3) 중 하나 또는 그의 후속 표준들 중 하나 이상(집합적으로 "LPDDRx")에 따라 구성될 수 있다. DQ 신호들을 운반하도록 할당되는 32개의 접점을 갖는 LPDDRx 유형 DRAM 칩들이 이용가능하다. 다른 차이들도 존재한다. LPDDRx 유형 DRAM 칩 상의 각각의 접점(35)은 2개의 상이한 신호를 인터리빙 방식(interleaved fashion)으로 동시에 운반하는 데 사용될 수 있다. 예를 들어, 그러한 DRAM 칩 상의 각각의 접점(35)은 클럭 사이클의 상승 에지 상에서 샘플링되는 하나의 신호를 운반하도록 할당될 수 있으며, 또한 클럭 사이클의 하강 에지 상에서 샘플링되는 다른 신호를 운반하도록 할당될 수 있다. 따라서, LPDDRx 유형 칩들에서, 각각의 마이크로전자 요소(30a, 30b)는 그의 접점들에 입력되는 명령 및 어드레스 정보를 (예로서, 클럭 사이클의 상승 에지 및 하강 에지 양자 상에서) 클럭 사이클당 두 번과 같은 제2 샘플링 레이트로 샘플링하도록 구성될 수 있다. 따라서, 어드레스 정보 또는 명령-어드레스 버스 정보를 운반하는 LPDDRx DRAM 칩 상의 접점들의 수가 또한 감소될 수 있다.
또 다른 예들에서, LPDDRx 유형의 마이크로전자 패키지(10)의 마이크로전자 요소들(30)은 그에 결합된 명령 및 어드레스 정보를 DDRx 유형 칩에서 명령 및 어드레스 정보가 샘플링되는 샘플링 레이트의 정수배인, 예로서 클럭 사이클당 네 번(예로서, 클럭 사이클의 1/4마다 한 번씩)과 같은 샘플링 레이트로 샘플링하도록 구성될 수 있다. 또 다른 실시예에서, 제2 샘플링 레이트는 제1 샘플링 레이트의 비-정수배일 수 있다. 예로서, 제2 샘플링 레이트는 제1 샘플링 레이트의 1.5배의 비-정수배일 수 있다.
전술된 특정 예들 외에도, 본 발명은 마이크로전자 요소들(30)에 의한 명령 및 어드레스 정보의 샘플링이 매 클럭 사이클 동안 수행되는 예들에서 그리고 마이크로전자 요소들에 의한 명령 및 어드레스 정보의 샘플링이 일부 클럭 사이클들 동안만 수행되고 다른 클럭 사이클들 동안에는 수행되지 않는 예들에서, 제2 샘플링 레이트와 제1 샘플링 레이트 사이의 많은 다른 정수배 및 비-정수배 관계를 고려한다.
일례에서, 각각의 LPDDRx 마이크로전자 요소는 LPDDRx 유형의 반도체 칩을 포함할 수 있으며, 이때 그러한 칩은 그러한 칩의 접점들과 전기적으로 결합되는 그의 표면 상의 추가 와이어링 층을 갖는다. 전형적으로 제조되는 바와 같이, LPDDRx 유형의 반도체 칩들은 칩의 제1 및 제2 대면하는 에지들에 인접하게 배치되는 접점들의 열들을 갖는다. 접점들을 그들의 원래의 위치들로부터 전술된 바와 같은 칩의 전방 면의 중앙 영역 내에 제공되는 재분배 접점들로 재분배하기 위한 재분배 와이어링이 제공될 수 있다. 예를 들어, 도 5i에 도시된 바와 같은 LPDDRx 마이크로전자 요소(130)는 전형적으로 반도체 칩의 주변 에지들(34a, 34b) 각각에 인접하고 평행한 주변 접점들의 행들(135a, 135b)을 갖는다. 반도체 칩의 전방 면을 따라 연장하는 트레이스들(137)의 형태의 재분배 와이어링이 주변 접점들의 행들(135a, 135b)을 마이크로전자 요소(130)의 전방 면의 중앙 영역 내에 배치된 재분배 접점들(235a, 235b)의 열들과 전기적으로 결합시킬 수 있다. 이어서, LPDDRx 마이크로전자 요소(30)는 위에서 기술된 바와 같은 마이크로전자 패키지(10) 내의 다른 그러한 마이크로전자 요소(130)와 조립된다.
도시된 바와 같이, 재분배 와이어링은 주변 접점들의 행들(135a, 135b)과 열들(235a, 235b) 내의 재분배 접점들 사이의 접속들을 위해 트레이스 길이 매칭을 제공하는 특징부들(139)을 포함할 수 있다. 그러한 트레이스 길이 매칭 특징부들은 주변 접점들과 재분배 접점들 사이에서의 재분배 와이어링을 따르는 신호들의 그룹 내의 신호들의 전파 지연의 차이를 줄이는 데 사용될 수 있다. 이러한 전파 지연의 차이를 줄임으로써 성능이 개선될 수 있으며, 이는 증가된 샘플링 클럭 레이트들에서의 동작의 촉진을 도울 수 있다.
일례에서, LPDDRx 유형 마이크로전자 요소들(30a, 30b)을 갖는 패키지(10)는 2개의 비교적 넓은 메모리 랭크를 지원하는 구성을 가질 수 있다. 예를 들어, 도 7에 도시된 바와 같은 단일 패키지(310)는 32 비트 메모리 액세스의 2개 랭크를 제공할 수 있다. 하나의 그러한 예에서, 패키지(310) 상의 32개의 제1 단자(323)가 제1 마이크로전자 요소(30a)의 32개의 DQ 접점과 결합될 수 있고, 제2 마이크로전자 요소(30b)의 32개의 DQ 접점과 또한 결합될 수 있다.
도 5e를 다시 참조하면, 본 발명의 일 태양에 따르면, 제1 및 제2 마이크로전자 패키지들(10a, 10b)은 클램셀 배열로 회로 패널(60)과 조립될 수 있다. 구체적으로, 도 5e에 도시된 바와 같이, 패키지들(10a, 10b)은 회로 패널(60)의 제1 및 제2 표면들(61, 62)에 있는 각각의 패널 접점에 서로 대향하게 실장될 수 있으며, 따라서 제1 패키지(10a)는 제2 패키지(10b)와 동일하거나 실질적으로 동일한 회로 패널 면적을 점유한다. 마이크로전자 패키지들 각각은 전술된 바와 같은 제1 및 제2 마이크로전자 요소들을 포함하는 유사한 구조를 가질 수 있다. 도 5e에서, 예시 및 설명의 용이함을 위해, 각각의 패키지 상의 제1 단자들(15a, 25a)은 각각의 패키지의 제1 및 제2 개구들 사이에서 연장하는 폭 방향(W)에서의 2개의 상이한 위치에만 도시된다. 위에서 기술된 바와 같이, 제1 단자들은 폭 방향(W)의 다수의 위치에 걸쳐 확산될 수 있다. 일 실시예에서, 제1 단자들은 단자들의 다수의 평행 열들, 예를 들어 폭 방향으로 균일 또는 불균일한 간격으로 이격된 단자들의 4개의 평행 열 내의 위치들에 배치될 수 있다.
패키지들(10a, 10b)의 제1 단자들(25a)의 모듈로-X 대칭 배열은 서로 전기적으로 접속되는 이러한 단자들이 유전체 요소의 표면(22)에 평행한 x 및 y 방향들에서 1 볼 피치 미만으로 정렬되는 것을 가능하게 한다.
이제, 도 5e를 참조하면, 마이크로전자 조립체(381)는 2개의 이상의 마이크로전자 패키지(10), 예를 들어 공통 회로 패널(60)에 실장될 수 있는 제1 및 제2 마이크로전자 패키지들(10a, 10b)을 포함할 수 있다. 회로 패널(60)은 제1 및 제2 대향 표면들(61, 62) 및 각각의 제1 및 제2 표면들에서 노출되는 복수의 전기 전도성 제1 및 제2 패널 접점(65a, 65b)(집합적으로 패널 접점들(65))을 가질 수 있다. 마이크로전자 패키지들(10)은 예를 들어 단자들(25)과 패널 접점들 사이에서 연장할 수 있는 결합 요소들(11)에 의해 패널 접점들(65)에 실장될 수 있다. 도 5e에 도시된 바와 같이, 제1 마이크로전자 패키지(10a)의 유전체 요소(20)의 제2 표면(22) 및 제2 마이크로전자 패키지(10b)의 유전체 요소의 제2 표면은 서로 적어도 90% 중첩될 수 있다. 특정 예에서, 회로 패널(60)은 30 ppm/℃ 미만의 CTE를 갖는 요소를 포함할 수 있다. 일 실시예에서, 그러한 요소는 반도체, 유리, 세라믹 또는 액정 중합체 재료로 본질적으로 구성될 수 있다.
도 5e 및 도 5f에 도시된 마이크로전자 조립체들(381)에서는 각각의 마이크로전자 패키지의 제1 단자들(25a)만이 도시된다. 제2 단자들은 예시 및 설명의 용이함을 위해 도면으로부터 생략되지만, 그러한 제2 단자들은 조립체로부터는 생략되지 않는다. 각각의 마이크로전자 패키지(10)의 제2 단자들은 예를 들어 제2 단자들과 패널 접점들 사이에서 연장할 수 있는 결합 요소들(11)과 같은 결합 요소들에 의해 패널 접점들(65) 중 대응하는 접점들에 실장될 수 있다.
제1 마이크로전자 패키지(10a)의 제1 단자들(25a)은 회로 패널(60)을 통해 제2 마이크로전자 패키지(10b)의 제1 단자들에 전기적으로 접속될 수 있다. 도 5a에 도시된 바와 같이, 제1 마이크로전자 패키지(10a)의 제1 단자들(25a)은 그들이 접속되는 제2 마이크로전자 패키지(10b)의 대응하는 제1 단자들(25a)의 1 볼 피치 내에 정렬될 수 있다. 패키지들(10a, 10b)의 제1 단자들(25a)의 모듈로-X 대칭 배열은 서로 전기적으로 접속되는 이러한 단자들이 유전체 요소의 표면(22)에 평행한 x 및 y 방향들에서 1 볼 피치 미만으로 정렬되는 것을 가능하게 한다.
본 명세서에서 사용되는 바와 같이, 특정 수의 볼 피치 내의 정렬은 유전체 요소의 제1 표면에 수직인 수평 방향에 대해 특정 수의 볼 피치 내에 정렬되는 것을 의미한다. 예시적인 일 실시예에서, 각각의 제1 및 제2 패키지(10a, 10b)의 전기적으로 접속된 제1 단자들의 각각의 쌍은 회로 패널(60)의 제1 표면(61)에 평행한 직교하는 x 및 y 방향들에서 서로 1 볼 피치 내에서 정렬될 수 있다.
일 실시예에서, 각각의 제1 및 제2 마이크로전자 패키지(10a, 10b)의 제1 단자들은 기능적으로 그리고 기계적으로 매칭될 수 있으며, 따라서 제1 단자들의 제1 및 제2 그룹들(15a, 15b) 각각은 동일한 기능을 갖는 각각의 마이크로전자 패키지(10a 또는 10b)의 유전체 요소(20)의 제2 표면(22)에서 제1 단자들(25a)의 동일한 패턴을 가질 수 있지만, 각각의 마이크로전자 패키지(10)의 길이, 폭 및 높이의 특정 치수들은 다른 마이크로전자 패키지들의 치수들과 상이할 수 있다.
(도시되지 않은) 특정 예에서, 제1 및 제2 마이크로전자 패키지들(10) 중 적어도 하나의 마이크로전자 패키지의 유전체 요소(20)의 제2 표면(22)을 따른 제1 단자들(25a)의 공간 분포는 그들이 전기적으로 접속되는 대응하는 패널 접점들(65)의 공간 분포와 상이할 수 있으며, 따라서 제1 단자들(25a) 중 적어도 하나는 그것이 전기적으로 접속되는 대응하는 패널 접점(65) 위에 직접 배치되지 않는다.
도 5e에 도시된 바와 같이, 마이크로전자 조립체(381)의 회로 패널(60)은 모든 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들의 라우팅을 위한 하나 이상의 라우팅 층(66), 예로서 전기 전도성 트레이스들의 층을 그 상에 포함할 수 있다. 위에서 논의된 바와 같이 그리고 도 5e에 구체적으로 도시된 바와 같이, 회로 패널(60)을 통해 연장하는 비아들(67)이 라우팅 층(66)의 전도성 구조체(68)(예로서, 트레이스들)에 의해 패널 접점들(65)에 결합될 수 있다. 특정 예에서, 회로 패널(60)의 각각의 제1 및 제2 표면(61, 62)에서 노출되는 한 쌍의 전기적으로 결합된 제1 및 제2 패널 접점들(65a, 65b)을 접속시키는 전도성 요소들(예로서, 비아들(67) 및 전도성 구조체(68))의 총 조합 길이는 매우 짧아질 수 있는데, 이는 그들이 접속되는 패키지들의 단자들이 본질적으로 서로 중첩될 수 있기 때문이다.
마이크로전자 조립체(381)에서, 제1 마이크로전자 패키지(10a)의 각각의 제1 단자(25a)는 비교적 짧은 스터브 길이를 이용하여, 동일한 기능을 갖는 제2 마이크로전자 패키지(10b)의 대응하는 제1 단자에 회로 패널(60)을 통해 전기적으로 결합될 수 있다. 본 명세서에 사용되는 바와 같이, "스터브 길이"는 회로 패널의 제1 표면에서의 마이크로전자 패키지(10)의 제1 단자(25a)와 회로 패널의 제2 반대편 표면에서의 마이크로전자 패키지의 대응하는 단자 사이의 가장 짧은 전기 접속부의 총 길이를 의미한다. 여기서, 직선 관통 접속부들은 제1 및 제2 (상부 및 하부) 패키지들(10a, 10b)의 함께 접속되는 데이터 단자들의 스터브 길이들을 크게 줄이는 것을 도울 수 있다. 도 5f는 도 5e와 관련하여 전술된 실시예의 일 변형을 예시하며, 여기서 회로 패널(60')을 통해 연장하는 비아들(67')이 제1 및 제2 마이크로전자 패키지들(10a, 10b) 각각의 제1 단자들(25a)과 함께 공통 수직 평면 내에 배열된다. 비아들(67') 및 제1 단자들(25a)이 공통 수직 평면 내에 있지만, 제1 및 제2 마이크로전자 패키지들(10a, 10b) 각각 내의 대응하는 제1 단자들(25a)은 서로 수평으로 오프셋될 수 있고, 따라서 회로 패널의 수평 및 수직으로 연장하는 전도성 구조체(예로서, 트레이스들 및 금속화된 비아들)가 대응하는 제1 단자들을 전기적으로 접속시킬 수 있다. 도 5e와 유사하게, 도 5f의 패널 접점들(65) 중 대응하는 패널 접점들 사이의 전기 접속부들의 개략도가 도시된다.
도 5h에 추가로 도시된 바와 같이, 제1 마이크로전자 패키지(10a)의 제1 단자들(25a) 및 제2 단자들(25b, 125b)은 제2 마이크로전자 패키지(10b)의 제1 단자들(25a) 및 제2 단자들(25b, 125b)과 대향하게 회로 패널(60)에 실장될 수 있으며, 따라서 동일한 수치 가중치의 어드레스 정보를 운반하도록 구성되는 제1 및 제2 마이크로전자 패키지들(10a, 10b)의 제2 단자들은 공통 수직 평면 내에 놓인다. 그러한 배열은 데이터 신호들, 어드레스 정보, 명령 신호들, 뱅크 어드레스 신호들 및 클럭 신호들과 같은 임의의 유형의 신호를 운반하는 회로 패널(60')을 통한 전기 접속부들의 적어도 일부가 제1 및 제2 마이크로전자 패키지들(10a, 10b)의 25b, 125b 사이에서 본질적으로 회로 패널(760)을 직선으로 통과하는 방향들로 연장하는 것을 가능하게 할 수 있다. 결과적으로, 그러한 접속부들의 전기적 길이는 회로 패널의 두께와 대략 동일할 수 있다.
도 5g에 예시된 바와 같이, 명령-어드레스 버스 신호들은 복수의 마이크로전자 패키지(10a, 10b)가 접속되는 회로 패널(60)과 같은 회로 패널 상의 접속 위치들 사이에서 적어도 하나의 방향(D1)으로 라우팅될 수 있으며, 따라서 명령-어드레스 버스(137)의 신호들은 각각의 접속 위치 I, II 또는 III에 있는 패키지들(10a, 10b)의 각각의 쌍에 약간 상이한 시간들에 도달한다. 도 5g에 도시된 바와 같이, 적어도 하나의 방향(D1)은 적어도 하나의 마이크로전자 요소(30) 상의 복수의 접점(35)의 적어도 하나의 열(36)이 연장하는 방향(D2)을 횡단하거나 그에 직교할 수 있다. 그러한 방식으로, 회로 패널(60) 상의(즉 그 상의 또는 그 내의) 명령-어드레스 버스(137)의 신호 도체들은 일부 경우들에서 회로 패널(60)에 접속된 또는 접속될 패키지(10a 또는 10b) 내의 마이크로전자 요소(30) 상의 접점들(35)의 적어도 하나의 열(36)에 평행한 방향(D2)으로 서로 이격될 수 있다.
그러한 구성은, 특히 각각의 마이크로전자 패키지(10a, 10b)의 단자들이 그러한 방향(D2)으로 연장하는 하나 이상의 열로 배열될 때, 명령-어드레스 버스 신호들을 라우팅하는 데 사용되는 회로 패널(60) 상의 하나 이상의 라우팅 층의 신호 도체들의 라우팅을 간소화하는 것을 도울 수 있다. 예를 들어, 제2 단자들 중 비교적 적은 수가 각각의 패키지 상의 동일한 수직 레이아웃 위치에 배치될 때 회로 패널 상의 명령-어드레스 버스 신호들의 라우팅을 간소화하는 것이 가능할 수 있다. 따라서, 도 5a에 도시된 예에서는, 제2 단자들의 각각의 그룹(25b, 125b) 내의 단지 2개의 제2 단자, 예를 들어 어드레스 신호들(A3, A1)을 운반하도록 구성되는 각각의 그룹 내의 제2 단자들만이 각각의 패키지 상의 동일한 수직 레이아웃 위치에 배치될 수 있다.
예시적인 일 실시예에서, 마이크로전자 조립체(381)는 주로 논리 기능을 수행하도록 구성되는 반도체 칩, 예컨대 솔리드 스테이트 드라이브(solid state drive) 제어기를 포함하는 마이크로전자 요소(130)를 가질 수 있으며, 마이크로전자 패키지들(10a, 10b) 내의 마이크로전자 요소들(30) 중 하나 이상은 각각 비휘발성 플래시 메모리와 같은 메모리 저장 요소들을 포함할 수 있다. 마이크로전자 요소(130)는 마이크로전자 요소들(30) 내에 포함된 메모리 저장 요소들로의 그리고 그들로부터의 데이터의 전송들의 관리로부터 시스템(1100)(도 11)과 같은 시스템의 중앙 처리 유닛을 해방시키도록 구성되는 특수 목적 프로세서를 포함할 수 있다. 솔리드 스테이트 드라이브 제어기를 포함하는 그러한 마이크로전자 요소(130)는 시스템(1100)과 같은 시스템의 마더보드(예로서, 도 11에 도시된 회로 패널(1102)) 상의 데이터 버스로의 그리고 그로부터의 직접 메모리 액세스를 제공할 수 있다. 특정 실시예에서, 마이크로전자 요소(130)는 버퍼링 기능을 수행하도록 구성될 수 있는데, 예로서 마이크로전자 요소(130)는 마이크로전자 패키지들(10a, 10b) 각각으로의 전송을 위해 데이터 신호들 또는 전술된 명령-어드레스 버스 신호들을 재생하도록 구성될 수 있다. 그러한 마이크로전자 요소(130)는 마이크로전자 조립체(381) 외부의 구성요소들과 관련하여 마이크로전자 요소들(30) 각각에 대한 임피던스 격리를 제공하는 것을 돕도록 구성될 수 있다.
제어기 기능 및/또는 버퍼링 기능을 포함하는 마이크로전자 요소(130)를 갖는 마이크로전자 조립체(381)의 그러한 실시예에서, 명령-어드레스 버스 신호들은 마이크로전자 요소(130)와 각각의 접속 위치 I, II 또는 III에 있는 패키지들(10a, 10b)의 각각의 쌍 사이에서 라우팅될 수 있다. 도 5h에 도시된 특정 예에서, 접속 위치 I, II 또는 III을 지나 연장하는 명령-어드레스 버스(137)의 일부분은 방향(D2)으로 또는 방향(D1)을 횡단하는 다른 방향으로 연장하여 마이크로전자 요소(130)의 접점들에 도달할 수 있다. 일 실시예에서, 명령-어드레스 버스(137)는 방향(D1)으로 연장하여 마이크로전자 요소(130)의 접점들에 도달할 수 있다.
도 8은 도 7과 관련하여 전술된 실시예의 일 변형을 예시하며, 여기서 마이크로전자 패키지(410)는 4개의 마이크로전자 요소(430a, 430b, 432a, 432b)를 포함한다. 그러한 패키지(410)는 마이크로전자 요소들(430a, 430b)이 도 7에 도시된 마이크로전자 요소들과 유사한 방식으로 패키지(410) 내에 배열되고, 제1 단자들(423)이 마이크로전자 요소들(430a, 430b)의 접점들에 전기적으로 결합될 수 있다는 점에서 도 7의 패키지와 유사하다. 유사하게, 마이크로전자 요소들(432a, 432b)이 도 7에 도시된 마이크로전자 요소들과 유사한 방식으로 패키지 내에 배열되고, 제1 단자들(433)이 마이크로전자 요소들(432a, 432b)의 접점들에 전기적으로 결합될 수 있다. 마이크로전자 요소들(430a, 430b)의 접점들은 개구들(426)과 정렬되며, 접점들에 대한 전기 접속들은 리드들, 예로서 일체형 리드들 또는 와이어 리드들과 그러한 접점들 사이에 접합부를 형성하기 위해 개구 내에 삽입되는 공구를 이용하여 이루어질 수 있다. 패키지의 에지들(440, 442)에 인접하게 배치된 제2 단자들의 그룹들(443, 453)은 각각 어드레스 신호들을 운반하도록 구성되며, 도 5a와 관련하여 전술된 제2 단자들의 그룹들(25b, 125b)과 유사한 방식으로 배열될 수 있다. 마이크로전자 요소들(432a, 432b)의 접점들은 개구들(427)과 정렬되며, 접점들에 대한 전기 접속들은 리드들, 예로서 일체형 리드들 또는 와이어 리드들과 그러한 접점들 사이에 접합부를 형성하기 위해 개구 내에 삽입되는 공구를 이용하여 이루어질 수 있다.
도 9는 도 5a에 도시된 실시예의 다른 변형에 따른 마이크로전자 패키지(510)를 예시하며, 여기서 마이크로전자 요소들(530a, 530b)의 가장 가까운 에지들(506, 508)은 서로 이격될 수 있고, 따라서 마이크로전자 요소들의 전방 면들(도시되지 않음)은 기판(도시되지 않음)의 제1 표면에 인접하는 공통 장소에 놓일 수 있다. 이 경우, 제1 단자들은 제1 단자들의 2개의 그룹(525, 527)을 포함할 수 있고, 이론적인 축(532)의 제1 측 상의 그룹(225) 내에서 데이터 신호를 운반하도록 할당되는 각각의 제1 단자의 신호 할당은 그 반대편의 축의 제2 측 상의 대응하는 제1 단자의 신호 할당과 미러-이미지 대칭성을 갖는다. 도 9에 도시된 실시예의 일 변형에서, 제1 단자들은 본 명세서에 기술된 바와 같은 미러-이미지 대칭성을 갖는 2개의 그룹(525, 527)이 아니라 제1 단자들의 하나의 그룹만을 포함할 수 있다. 추가 변형에서, 제1 단자들의 2개의 그룹(525, 527)의 신호 할당들은 도 6과 관련하여 전술된 제1 단자들의 모듈로-X 대칭성과 유사한 축(532)에 대한 모듈로-X 대칭성을 갖는다.
도 10을 참조하면, 도 9의 실시예의 일 변형에서, 마이크로전자 패키지(610)는, DQ0 내지 DQ31로 넘버링되는 DQ 단자들의 형태일 수 있고 예를 들어 메모리 액세스의 1개 또는 2개의 32-비트 랭크를 지원하도록 배열될 수 있는 32개의 제1 단자(625)를 갖는다. 도 10에 도시된 바와 같이, 제1 단자들(625)은 유전체 요소(도 5b)의 제1 표면의 위치들에 2개의 그룹(626, 627)으로 배열될 수 있으며, 이때 이론적인 축(632)의 제1 측 상의 제1 단자들의 제1 그룹(626) 내의 각각의 DQ 단자는 제1 측 반대편의 축(632)의 제2 측 상의 제1 단자들의 제2 그룹(627) 내의 각각의 DQ 단자와 모듈로-8 대칭성을 갖는다.
도 5a 내지 도 10을 참조하여 전술된 마이크로전자 패키지들 및 마이크로전자 조립체들은 도 11에 도시된 시스템(1100)과 같은 다양한 전자 시스템들의 구성에 이용될 수 있다. 예를 들어, 본 발명의 추가 실시예에 따른 시스템(1100)은 전술된 바와 같은 마이크로전자 패키지들 및/또는 마이크로전자 조립체들과 같은 복수의 모듈 또는 구성요소(1106)를 다른 전자 구성요소들(1108, 1110)과 함께 포함한다.
도시된 예시적인 시스템(1100)에서, 시스템은 회로 패널, 마더보드, 또는 연성 인쇄 회로 보드와 같은 라이저 패널(riser panel)(1102)을 포함할 수 있고, 회로 패널은 모듈들 또는 구성요소들(1106)을 서로 상호접속시키는 다수의 도체(1104)를 포함할 수 있으며, 도 11에는 이들 중 하나만이 도시된다. 그러한 회로 패널(1102)은 시스템(1100)에 포함된 마이크로전자 패키지들 및/또는 마이크로전자 조립체들 각각으로 그리고 그로부터 신호들을 전송할 수 있다. 그러나, 이것은 예시적일 뿐이며; 모듈들 또는 구성요소들(1106) 사이의 전기 접속들을 이루기 위한 임의의 적합한 구조가 사용될 수 있다.
특정 실시예에서, 시스템(1100)은 또한 반도체 칩(1108)과 같은 프로세서를 포함할 수 있으며, 따라서 각각의 모듈 또는 구성요소(1106)는 다수(N)의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성될 수 있고, 프로세서는 다수(M)의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성될 수 있으며, M은 N 이상이다. 도 11에 도시된 예에서, 구성요소(1108)는 반도체 칩일 수 있고, 구성요소(1110)는 디스플레이 스크린일 수 있지만, 임의의 다른 구성요소들이 시스템(1100)에서 사용될 수 있다. 물론, 도 11에는 예시의 명료화를 위해 2개의 추가 구성요소(1108, 1110)만이 도시되지만, 시스템(1100)은 임의의 수의 그러한 구성요소를 포함할 수 있다.
일례에서, 시스템(1100)은 32개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성되는 프로세서 칩(1108)을 포함할 수 있으며, 시스템은 또한 도 5a를 참조하여 기술된 마이크로전자 패키지(10)와 같은 4개의 모듈(1106)을 포함할 수 있고, 각각의 모듈(1106)은 8개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성된다(즉, 각각의 모듈(1106)은 제1 및 제2 마이크로전자 요소들을 포함할 수 있고, 2개의 마이크로전자 요소들 각각은 4개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성됨).
다른 예에서, 시스템(1100)은 64개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성되는 프로세서 칩(1108)을 포함할 수 있으며, 시스템은 또한 도 9a를 참조하여 기술된 마이크로전자 패키지(910)와 같은 4개의 모듈(1106)을 포함할 수 있고, 각각의 모듈(1106)은 16개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성된다(즉, 각각의 모듈(1106)은 4개의 마이크로전자 요소를 포함할 수 있고, 4개의 마이크로전자 요소들 각각은 4개의 데이터 비트를 하나의 클럭 사이클에서 병렬로 전송하도록 구성됨).
모듈들 또는 구성요소들(1106) 및 구성요소들(1108, 1110)은 파선들로 개략적으로 도시된 공통 하우징(1101) 내에 실장될 수 있으며, 원하는 회로를 형성하기 위해 필요에 따라 서로 전기적으로 상호접속될 수 있다. 하우징(1101)은 예를 들어 휴대 전화 또는 개인 휴대 정보 단말기에서 사용될 수 있는 유형의 휴대용 하우징으로서 도시되며, 스크린(1110)은 하우징의 표면에서 노출될 수 있다. 구조체(1106)가 이미징 칩과 같은 감광(light-sensitive) 요소를 포함하는 실시예들에서는, 광을 구조체로 라우팅하기 위해 렌즈(1111) 또는 다른 광학 장치가 또한 제공될 수 있다. 또한, 도 11에 도시된 간이 시스템은 예시적일 뿐이며; 데스크탑 컴퓨터, 라우터 등과 같은 고정 구조체들로서 통상 간주되는 시스템들을 포함하는 다른 시스템이 위에서 논의된 구조체들을 이용하여 형성될 수 있다.
본 명세서에서의 본 발명은 특정 실시예들을 참조하여 기술되었지만, 이러한 실시예들은 본 발명의 원리들 및 응용들을 예시할 뿐이라는 것을 이해해야 한다. 따라서, 예시적인 실시예들에 대해 다양한 변경들이 이루어질 수 있고, 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어나지 않고서 다른 배열들이 창안될 수 있다는 것을 이해해야 한다.
다양한 종속 청구항들 및 그에 기재된 특징들은 선행 청구항들에서 제시되는 것들과 다른 방식으로 조합될 수 있다는 것을 알 것이다. 또한, 개별 실시예들과 관련하여 기술되는 특징들은 기술된 실시예들 중 다른 것들과 공유될 수 있다는 것을 알 것이다.
본 명세서에 기술되는 임의의 실시예에서, 마이크로전자 요소들(30) 중 하나 이상은 하기 기술들, 특히 DRAM, NAND 플래시 메모리, RRAM("저항성 RAM" 또는 "저항성 랜덤 액세스 메모리"), 상-변화 메모리("PCM"), 예로서 터널 접합 장치들을 구현할 수 있는 것과 같은 자기저항성 랜덤 액세스 메모리, 정적 랜덤 액세스 메모리("SRAM"), 스핀-토크(spin-torque) RAM, 또는 콘텐츠-어드레싱가능 메모리 중 하나 이상에서 구현될 수 있다.

Claims (25)

  1. 마이크로전자 패키지(microelectronic package)로서,
    대면하는 제1 및 제2 표면들을 갖고, 상기 제1 표면과 제2 표면 사이에서 각각 연장하는 이격된 제1 및 제2 개구들을 갖는 유전체 요소;
    상기 제1 표면을 향하는 전방 면, 상기 제1 표면으로부터 멀어지도록 향하는 후방 면 및 상기 전방 면과 후방 면 사이에서 연장하는 에지를 갖는 제1 마이크로전자 요소로서, 상기 전방 면에서 노출되는 접점들을 갖는, 상기 제1 마이크로전자 요소; 및
    상기 제1 마이크로전자 요소의 상기 후방 면 위에 부분적으로 배치되고 상기 제1 표면을 향하는 전방 면을 갖는 제2 마이크로전자 요소로서, 그의 전방 면의 중앙 영역 내에 배치되는 접점들을 갖고, 상기 접점들은 상기 제1 마이크로전자 요소의 상기 에지를 넘어 배치되는, 상기 제2 마이크로전자 요소를 포함하고,
    상기 유전체 요소는 상기 제2 표면에 단자들을 갖고, 상기 제1 마이크로전자 요소의 상기 접점들은 상기 제1 개구 위에 배치되고 상기 단자들과 전기적으로 결합되며, 상기 제2 마이크로전자 요소의 상기 접점들은 상기 제2 개구 위에 배치되고 상기 단자들과 전기적으로 결합되며,
    상기 단자들은 상기 제1 개구와 제2 개구 사이의 복수의 제1 단자를 포함하고, 상기 제1 단자들은 상기 패키지로 그리고 상기 패키지로부터 전송되는 모든 데이터 신호들을 운반하도록 구성되며, 상기 데이터 신호들은 상기 제1 및 제2 마이크로전자 요소들 내의 메모리 저장 어레이들의 랜덤 액세스 어드레싱가능 메모리 위치들에 대한 판독 및 기록 액세스를 위한 것이고,
    상기 유전체 요소는 상기 제1 표면과 제2 표면 사이에서 연장하는 제1 및 제2 평행 에지들, 상기 제1 개구와 상기 제1 에지 사이에 배치되는 상기 제2 표면의 제1 영역, 상기 제2 개구와 상기 제2 에지 사이에 배치되는 상기 제2 표면의 제2 영역을 갖고, 상기 단자들은 상기 메모리 저장 어레이들 내의 각각의 개별 어드레싱가능 메모리 위치를 지정하기 위한 어드레스 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함하는 제2 단자들을 포함하고, 상기 제2 단자들 모두는 상기 제1 및 제2 영역들 중 적어도 하나 내의 위치들에 배치되는, 마이크로전자 패키지.
  2. 제1항에 있어서, 상기 제1 및 제2 마이크로전자 요소들은 DDRx 유형인, 마이크로전자 패키지.
  3. 제2항에 있어서, 상기 제2 단자들은 상기 제1 및 제2 영역들 각각 내의 위치들에 배치되고, 상기 제1 영역 내의 상기 적어도 일부 제2 단자들의 상기 신호 할당들은 상기 유전체 요소의 상기 제1 및 제2 에지들에 평행하게 연장하는 이론적인 축에 대해 상기 제2 영역 내의 상기 적어도 일부 제2 단자들의 상기 신호 할당들과 대칭인, 마이크로전자 패키지.
  4. 제3항에 있어서, 상기 제1 및 제2 영역들 각각 내의 상기 제2 단자들은 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함하고, 상기 제1 영역 내의 명령 정보 신호 할당들을 갖는 상기 적어도 일부 제2 단자들의 상기 신호 할당들은 상기 이론적인 축에 대해 상기 제2 영역 내의 명령 정보 신호 할당들을 갖는 상기 적어도 일부 제2 단자들의 상기 신호 할당들과 대칭인, 마이크로전자 패키지.
  5. 제3항에 있어서, 상기 제1 영역 내의 상기 제2 단자들은 상기 제1 마이크로전자 요소의 상기 접점들과 결합되고 상기 제2 마이크로전자 요소의 상기 접점들과 결합되지 않으며, 상기 제2 영역 내의 상기 제2 단자들은 상기 제2 마이크로전자 요소의 상기 접점들과 결합되고 상기 제1 마이크로전자 요소의 상기 접점들과 결합되지 않는, 마이크로전자 패키지.
  6. 제5항에 있어서, 상기 제1 및 제2 마이크로전자 요소들은 상기 제1 및 제2 마이크로전자 요소들에서 동시에 상기 데이터 신호들을 수신하도록 구성되고, 상기 제1 및 제2 마이크로전자 요소들로부터 동시에 상기 데이터 신호들을 출력하도록 구성되는, 마이크로전자 패키지.
  7. 제5항에 있어서, 상기 제1 및 제2 마이크로전자 요소들은 LPDDRx 유형인, 마이크로전자 패키지.
  8. 제7항에 있어서, 상기 제1 및 제2 마이크로전자 요소들 각각은 상기 각각의 전방 면에 제1 접점들을 갖고, 상기 제1 마이크로전자 요소의 상기 접점들 및 상기 제2 마이크로전자 요소의 상기 접점들은 상기 제1 및 제2 마이크로전자 요소들의 상기 전방 면들을 따라 연장하는 재분배 트레이스들을 통해 상기 각각의 마이크로전자 요소 상의 상기 제1 접점들과 전기적으로 결합되는 재분배 접점들인, 마이크로전자 패키지.
  9. 제8항에 있어서, 상기 제1 마이크로전자 요소의 상기 에지는 제1 에지이고, 상기 제1 마이크로전자 요소는 그의 상기 제1 에지 반대편의 제2 에지를 갖고, 상기 제1 마이크로전자 요소의 상기 제1 접점들은 그의 상기 제1 및 제2 에지들에 인접하게 배치되고, 상기 제2 마이크로전자 요소의 상기 제1 접점들은 그의 상기 제1 및 제2 에지들에 인접하게 배치되는, 마이크로전자 패키지.
  10. 제7항에 있어서, 상기 제2 단자들은 상기 제1 및 제2 영역들 각각 내의 위치들에 배치되고, 상기 제1 영역 내의 상기 제2 단자들의 신호 할당들은 상기 이론적인 축에 대해 상기 제2 영역 내의 상기 제2 단자들의 상기 신호 할당들과 대칭인, 마이크로전자 패키지.
  11. 제10항에 있어서, 상기 제1 및 제2 영역들 각각 내의 상기 제2 단자들은 명령 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함하고, 상기 제1 영역 내의 명령 정보 신호 할당들을 갖는 상기 적어도 일부 제2 단자들의 상기 신호 할당들은 상기 이론적인 축에 대해 상기 제2 영역 내의 명령 정보 신호 할당들을 갖는 상기 적어도 일부 제2 단자들의 상기 신호 할당들과 대칭인, 마이크로전자 패키지.
  12. 제1항에 있어서, 상기 제1 단자들은 이론적인 평면의 제1 측 상에 배치되는 그의 제1 그룹 및 상기 제1 측 반대편의 상기 이론적인 평면의 제2 측 상에 배치되는 그의 제2 그룹을 포함하고, 상기 제1 그룹의 상기 제1 단자들은 상기 이론적인 평면에 대해 상기 제1 단자들의 상기 제2 그룹과 모듈로(modulo)-X 대칭성을 갖고, X는 8의 배수 및 적어도 1의 정수인, 마이크로전자 패키지.
  13. 제1항에 있어서, 상기 개구들을 통해 연장하는 리드(lead)들을 추가로 포함하고, 상기 접점들은 상기 리드들을 통해 상기 단자들과 결합되는, 마이크로전자 패키지.
  14. 제13항에 있어서, 상기 리드들은 상기 제1 개구를 통해 상기 제1 마이크로전자 요소의 상기 접점들로 연장하는 제1 리드들 및 상기 제2 개구를 통해 상기 제2 마이크로전자 요소의 상기 접점들로 연장하는 제2 리드들을 포함하는, 마이크로전자 패키지.
  15. 제13항에 있어서, 상기 유전체 요소는, 상기 제2 표면에서 노출되고 상기 단자들과 전기적으로 결합되는 본드 패드(bond pad)들을 포함하고, 상기 리드들은 상기 개구들을 통해 상기 접점들로부터 상기 본드 패드들로 연장하는 와이어 본드(wire bond)들을 포함하는, 마이크로전자 패키지.
  16. 제1항에 있어서, 상기 개구들 위에 배치되는 부분들을 갖는 리드들을 추가로 포함하고, 상기 접점들은 상기 리드들을 통해 상기 단자들과 결합되는, 마이크로전자 패키지.
  17. 제1항에 있어서, 상기 제1 및 제2 개구들은 동일한 방향으로 길고, 상기 동일한 방향은 상기 제1 마이크로전자 요소의 상기 에지와 평행한, 마이크로전자 패키지.
  18. 마이크로전자 조립체(microelectronic assembly)로서,
    대면하는 제1 및 제2 표면들, 각각 상기 제1 표면에 있는 제1 패널 접점들, 및 상기 제2 표면에 있는 제2 패널 접점들을 갖는 회로 패널; 및
    상기 각각의 패널 접점에 실장된 단자들을 각각 갖는 제1 및 제2 마이크로전자 패키지들을 포함하고,
    각각의 마이크로전자 패키지는
    대면하는 제1 및 제2 표면들을 갖고, 상기 제1 표면과 제2 표면 사이에서 각각 연장하는 이격된 제1 및 제2 개구들을 갖는 유전체 요소;
    상기 유전체 요소의 상기 제1 표면을 향하는 전방 면, 상기 제1 표면으로부터 멀어지도록 향하는 후방 면 및 상기 전방 면과 후방 면 사이에서 연장하는 에지를 갖는 제1 마이크로전자 요소로서, 상기 전방 면에서 노출되는 접점들을 갖는, 상기 제1 마이크로전자 요소; 및
    상기 제1 마이크로전자 요소의 상기 후방 면 위에 부분적으로 배치되고 상기 유전체 요소의 상기 제1 표면을 향하는 전방 면, 그로부터 멀어지도록 향하는 후방 면, 및 제1 및 제2 대향 에지들을 갖는 제2 마이크로전자 요소로서, 상기 에지들 각각은 상기 제2 마이크로전자 요소의 상기 전방 면과 후방 면 사이에서 연장하고, 상기 제2 마이크로전자 요소는 상기 제1 및 제2 대향 에지들 사이의 거리의 중간 1/3을 점유하는 상기 전방 면의 중앙 영역 내에 배치되는 접점들을 갖는, 상기 제2 마이크로전자 요소를 포함하고,
    각각의 상기 패키지의 상기 유전체 요소는 상기 제2 표면에서 단자들을 갖고, 각각의 상기 패키지에서 상기 제1 마이크로전자 요소의 상기 접점들은 상기 제1 개구 위에 배치되고 상기 단자들과 전기적으로 결합되며, 상기 제2 마이크로전자 요소의 상기 접점들은 상기 제2 개구 위에 배치되고 상기 단자들과 전기적으로 결합되며,
    각각의 상기 패키지에서, 상기 단자들은 상기 제1 개구와 제2 개구 사이의 복수의 제1 단자를 포함하고, 상기 제1 단자들은 상기 패키지로 그리고 상기 패키지로부터 전송되는 모든 데이터 신호들을 운반하도록 구성되며, 상기 데이터 신호들은 상기 제1 및 제2 마이크로전자 요소들 내의 메모리 저장 어레이들의 랜덤 액세스 어드레싱가능 메모리 위치들에 대한 판독 및 기록 액세스를 위한 것이고,
    상기 유전체 요소는 상기 제1 표면과 제2 표면 사이에서 연장하는 제1 및 제2 평행 에지들, 상기 제1 개구와 상기 제1 에지 사이에 배치되는 상기 제2 표면의 제1 영역, 상기 제2 개구와 상기 제2 에지 사이에 배치되는 상기 제2 표면의 제2 영역을 갖고, 상기 단자들은 상기 메모리 저장 어레이들 내의 각각의 개별 어드레싱가능 메모리 위치를 지정하기 위한 어드레스 정보 신호 할당들을 갖는 적어도 일부 제2 단자들을 포함하는 제2 단자들을 포함하고, 상기 제2 단자들 모두는 상기 제1 및 제2 영역들 중 적어도 하나 내의 위치들에 배치되는, 마이크로전자 조립체.
  19. 제18항에 있어서, 각각의 상기 패키지에서, 상기 제1 단자들은 이론적인 평면의 제1 측 상에 배치되는 그의 제1 그룹 및 상기 제1 측 반대편의 상기 이론적인 평면의 제2 측 상에 배치되는 그의 제2 그룹을 포함하고, 상기 제1 그룹의 상기 제1 단자들은 상기 이론적인 평면에 대해 상기 제1 단자들의 상기 제2 그룹과 모듈로-X 대칭성을 갖는, 마이크로전자 조립체.
  20. 제19항에 있어서, 상기 제1 마이크로전자 패키지의 상기 제1 단자들은 상기 회로 패널을 통해 상기 제2 마이크로전자 패키지의 상기 제1 단자들과 결합되고, 상기 제1 마이크로전자 패키지의 상기 제1 단자들은 상기 회로 패널의 상기 제1 및 제2 표면들에 평행한 x 및 y 직교 방향들에서의 하나의 볼 피치(ball pitch) 내에서, 그들이 결합되는 상기 제2 마이크로전자 패키지의 상기 대응하는 제1 단자들과 정렬되는, 마이크로전자 조립체.
  21. 제20항에 있어서, 상기 제1 마이크로전자 패키지의 상기 제1 단자들은 그들이 상기 회로 패널을 통해 결합되는 상기 제2 마이크로전자 패키지의 상기 대응하는 제1 단자들과 모듈로-X 등가인 신호 할당들을 갖는, 마이크로전자 조립체.
  22. 제21항에 있어서, 상기 제1 마이크로전자 패키지의 상기 제1 영역 내의 상기 제2 단자들은 상기 회로 패널을 통해 상기 제2 마이크로전자 패키지의 상기 제2 영역 내의 상기 제2 단자들과 결합되고, 상기 제1 마이크로전자 패키지의 상기 제1 영역의 상기 제2 단자들은 상기 회로 패널의 상기 제1 및 제2 표면들에 평행한 x 및 y 직교 방향들 중 어느 하나 또는 둘 모두에서의 하나의 볼 피치 내에서, 그들이 결합되는 상기 제2 마이크로전자 패키지의 상기 제2 영역의 상기 대응하는 제2 단자들과 정렬되는, 마이크로전자 조립체.
  23. 제18항에 있어서, 상기 회로 패널은 상기 마이크로전자 패키지들 각각으로 전송되는 모든 상기 어드레스 정보를 운반하도록 구성되는 복수의 도체를 갖는 버스(bus)를 포함하고, 상기 도체들은 상기 제1 및 제2 표면들과 평행한 제1 방향으로 연장하며, 상기 제1 및 제2 마이크로전자 패키지들의 상기 제1 단자들이 전기적으로 접속되는 상기 회로 패널 상의 접속 위치와 적어도 제3 마이크로전자 패키지의 상기 제1 단자들이 전기적으로 접속되는 상기 회로 패널 상의 상이한 접속 위치 사이의 모든 상기 어드레스 정보의 글로벌 라우팅(global routing)을 위한 단지 하나의 라우팅 층이 존재하는, 마이크로전자 조립체.
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