KR101237669B1 - 개재 굴곡 접착 요소를 갖는 다른 집적 회로 상에 하나의 집적 회로를 갖는 구조 - Google Patents

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Abstract

둘 이상의 반도체 패키지들(14, 12)이 중첩 패키지 저면의 도전성 범프들(28)로 둘러싸인 영역 내에 위치한 개재 요소(6, 43)와 함께 적층된다. 개재 요소(16, 43)는 저면의 다수의 측면들이 도전성 범프들을 갖는 방법에 따라 다른 형상들이 사용된다. 일 형태(도 7)에 있어서, 개재 요소는 적층부로부터 측방향으로 연장하고, 하부 기판(30)과 접촉하거나 그를 통과하여 연장하도록 하방으로 굴곡된다. 기판의 배면에서 개재 요소에 대한 접촉이 이루어질 수 있다. 다른 형태(도 13)에 있어서, 개재 요소는 열적 특성을 향상시키도록 상방으로 굴곡된다. 개재 요소(16, 43)는 패키지들의 비 파괴적 제거를 방지하도록 부착되어 패키지들 내에 포함된 정보에 대한 보안을 증가시킨다. 패키지들 사이에 선택적 전기 절연이 또한 제공된다.
반도체, 패키지, 기판, 적층, 열 소산

Description

개재 굴곡 접착 요소를 갖는 다른 집적 회로 상에 하나의 집적 회로를 갖는 구조{STRUCTURE HAVING AN INTEGRATED CIRCUIT ON ANOTHER INTEGRATED CIRCUIT WITH AN INTERVENING BENT ADHESIVE ELEMENT}
본 출원은 여기서 명명된 발명자에 의한 날짜에 출원되고, 양수인에게 양도된 발명의 명칭이 "Method For Stacking An Integrated Circuit On Another Integrated Circuit"이며 계류중인 미국 특허 출원 제 11/108,224 (이제 미국 특허 7,098,073)에 관한 것이다.
본 발명은 반도체에 관한 것으로 특히, 집적 회로들의 상호 적층(staking)에 의한 반도체 패키징에 관한 것이다.
여러 반도체 패키지 구조들이 제안되어 있으며 반도체 다이를 하우징하는데 사용되어 왔다. 이들 구조들 중 대부분은 노이즈 분리 및 열 소산을 위한 요소들을 포함하고 있다. 보다 소형의 반도체 장치들에 대한 수요와 욕구가 지속 됨에 따라 일부의 집적 회로들은 차곡차곡 직접적으로 적층되고 있다. 집적 회로 패키지들을 적층하는 것과 각종의 문제들이 연관되어 있다. 이러한 문제들에는 효과적으로 소산되지 않는 열 집중의 증가, 패키지들과 패키지 리드들의 정렬, 그리고 패키지들의 밑넓이(footprint) 내에서 그리고 패키지들의 출력 리드들을 따라 그 모두에서 고유하게 있게 되는 관련되는 전기적 간섭이 있다.
예를 들어, 반도체 패키지들이 적층될 때, 열 효과가 선형적으로 결합된다. 따라서 열 대류를 얻기에 충분한 패키지들 사이에 공극(空隙;air gap)을 두고 이 패키지들을 적층하는 다른 구조들이 제안되었다. 그러나 공극들의 사용으로 수 와트의 전력을 소산하는 많은 최근의 반도체들에 있어 열적 개선이 제한되게 되었다. 반도체 패키지와 직접 접촉하여 열적으로 개선된 물질들을 사용함으로써 반도체 패키지의 전력 소산 품질이 개선된다.
노이즈 보상을 위한 과거의 방법들은 반도체 어셈블리 주변 전체를 둘러싸고 완전한 완성된 반도체 어셈블리를 차폐하는 방향으로 지향되었었다. 와이어 본드들을 갖는 패키지들에 절연 와이어가 또한 사용될 수 있다.
또한, 플래시(FLASH) 메모리가 적층 패키지에 포함되는 경우에, 플래시 메모리에 저장된 데이터에 대한 보안이 문제로 된다. 플래시 메모리의 중요 데이터와 제어 핀들이 적층 어셈블리로부터 플래시 메모리 패키지를 제거하는 등에 의해 물리적으로 접근될 수 있는 경우에, 플래시 메모리의 콘텐츠가 추출에 의해 용이하게 입수될 수 있다. 여러 공지의 적층 반도체 패키지 기술에서 종종 나타나게 되는 또 다른 문제점들로 반도체 패키지들을 함께 결합하기 위한 고온 리플로우(reflow) 동안의 패키지 기판 뒤틀림으로 인한 영향이 있다. 예를 들어, 임의의 조건하에서 하부 패키지의 기판 표면은 상부 패키지의 기판 표면이 볼록하게 되는 동안 오목하게 된다. 이러한 기판의 뒤틀림으로 효과적이고 신뢰성 있는 솔더 조인트(solder joint) 형성이 방해되어 전기적 접촉과 동작의 고장이 유발된다. 따라서 둘 이상의 반도체 패키지들의 적층과 관련하여 여러 가지 문제점들이 있게 된다.
본 발명은 일 예로서만 설명되고, 도면으로 제한되지 않으며, 도면에 있어서 유사 참조 부호들은 유사 요소들을 나타낸다.
도 1은 본 발명의 한 형태에 따른 적층 반도체 패키지 배치 구성요소들에 대 한 단면도이다.
도 2는 도 1의 구성요소들이 패키징된 어셈블리의 단면도이다.
도 3은 본 발명의 다른 형태에 따른 적층 반도체 패키지 배치 구성요소들에 대한 단면도이다.
도 4는 도 3의 반도체 패키지들 사이에 삽입된 한 요소의 일 형태의 평면도이다.
도 5는 상부 반도체 패키지의 두 측면들에만 도전성 범프들을 갖는 기판의 저면도이다.
도 6은 도 5에 도시된 상부 반도체 패키지들의 저부와 도 4의 요소의 중첩에 대한 사시도이다.
도 7은 본 발명의 또 다른 형태에 따른 도 3의 구성요소들이 패키징된 어셈블리의 단면도이다.
도 8은 도 3의 패키지들 사이에 삽입된 한 요소의 다른 형태의 평면도이다.
도 9는 도 3의 상부 반도체 패키지의 네 측면들에 도전성 범프들을 갖는 기판의 저면도이다.
도 10은 도 9에 도시된 상부 반도체 패키지의 저부와 도 8의 요소의 중첩에 대한 사시도이다.
도 11은 본 발명의 다른 형태에 따른 적층 반도체 패키지의 패키징된 어셈블리의 구성요소들에 대한 단면도이다.
도 12는 본 발명의 또 다른 형태에 따른 적층 반도체 패키지의 패키징된 어 셈블리의 구성요소들에 대한 단면도이다.
도 13은 도 12의 적층 반도체 패키지 배치의 측면도이다.
도 14는 본 발명의 또 다른 형태에 따른 적층 반도체 패키지의 패키징된 어셈블리의 구성요소들에 대한 단면도이다.
도 15는 도 14의 상부 반도체 패키지의 저면도이다.
도 16은 도 14의 하부 반도체 패키지의 평면도이다.
당업자라면 도면의 구성요소들은 간단, 명료하게 도시되고 불필요하게 규격으로 도시되지 않았음을 이해할 수 있을 것이다. 예를 들어, 도면의 임의의 구성요소들의 치수는 본 발명의 실시예들의 이해의 개선에 도움을 주도록 다른 구성요소들에 비해 과장될 수 있다.
여기에서는 대체로, 개선된 열적 및 노이즈 특성, 정렬 특성 및 보안 특징을 갖는, 반도체 다이와 대립되는 반도체 패키지들을 적층하기 위한 개선된 방법 및 구조의 제공을 위한 방법 및 장치를 설명한다. 각종 형태들의 적층 반도체 패키지들이 구현될 수 있는데 그 중에서 일부만을 이하에 기술한다.
도 1에 제1 반도체 패키지(12) 및 중첩 제2 반도체 패키지(14)를 갖는 적층 반도체 패키지(10)를 도시한다. 제1 반도체 패키지(12)와 제2 반도체 패키지(14) 사이에 박막 물질(16) 형태의 개재 요소가 배치된다. 박막 물질(16)은 양쪽 면(즉, 상부 면과 하부 면)에 점착 특성을 가지며, 일 형태에 있어서 점착력이 열적으로 활성화된다. 하나의 막으로서 박막 물질(16)은 비교적 정밀한 치수들을 갖는 소정의 정밀 형상으로 미리 형성될 수 있다. 그러나 다른 형태의 접착제들이 사용될 수 있음은 물론이다. 박막 물질은 가요성과 유연성(즉, 등각(等角) 표면)이 있으며, 반도체 패키지들에 의해 정의된 임의의 두께 또는 치수로 사용될 수 있다. 제1 반도체 패키지(12)는 복수의 도전성 볼들을 구비하여 제1 반도체 패키지(12) 내의 반도체 다이(도시 않음)에 전기적 접촉을 만든다. 예를 들어, 도전성 볼(18)은 이러한 복수의 도전성 볼들 중 하나이다. 여기에서 정의되어 사용되는 바와 같이, 도전성 볼은 임의의 도전성 물질 또는 물질들로 만들어진다. 도전성 볼들은 복수의 도전성 접점들을 갖는 하부 기판 또는 마더보드(30) 상에 배치됨은 물론이다. 제1 반도체 패키지(12)는 또한 기판(20)을 포함하고 있다. 기판(20)은 도전성 막(즉, 기판), FR4, 비스말레이미드/트리아진(Bismaleimide/Triazine)(BT) 라미네이트 또는 반도체 패키지 기판용으로 통상적으로 사용되는 다른 유기 물질들 등과 같은 각종 물질들로 만들어질 수 있다. 기판(20)에는 몰드 캡(mold cap)(22)이 중첩되고, 몰드 캡(22)의 크기는 반도체 패키지 몸체 사이즈와 솔더 랜드(solder land;24)와 같은 인접 솔더 랜드들에 의해 정해진다. 여기에서 사용되는 용어인 "솔더 랜드"는 임의 타입의 전기 접점을 포함한다. 또한, 용어 "솔더"는 통상의 솔더 합성물 이외에 도전성 페이스트, 폴리머 범프들, 그 밖의 것과 같은 각종의 도전성 물질들을 포함한다. 몰드 캡(22)은 통상적으로 플라스틱 성형 물질이다. 성형이 완료되면, 기판(20) 및 몰드 캡(22)은 서로 일체로 된다. 제2 반도체 패키지(14)는 또한 도전성 볼(28)과 같은 복수의 도전성 볼들을 갖고 있다. 도전성 볼들은 패키지 기판(27)과 접촉하여 있다. 반도체 패키지 기판(27)에는 몰드 캡(26)이 중첩되고, 몰드 캡(26)은 성형이 완료되면, 패키지 기판(27)과 일체로 된다. 몰드 캡(26)은 복수의 통상의 몰드 합성 물질들 중 임의 물질로 만들어진다. 두 개의 반도체 패키지들만을 설명했지만, 반도체 패키지들은 이 배치에 있어서 임의의 수로 적층될 수 있음은 물론이다. 따라서 최종 또는, 최상부의 반도체 패키지만이 하부 패키지 기판의 가장자리에서 가장자리로 완전하게 연장하는 몰드 캡을 가질 수 있음은 물론이다. 몰드 캡과 다른 구조들이 사용될 수 있다. 예를 들어, 글로브 톱(glob top), 미리 형성된 세라믹 중공 구조, 미리 형성된 금속 중공 구조, 유리 등이 예시의 몰드 캡 대신 사용될 수 있다. 또한, 최종 또는, 최상부의 반도체 패키지는 하부 패키지 기판의 자장자리에서 가장자리로 연장하지 않는 구조로 실시될 수 있다.
도 2에 도 1의 두 개의 반도체 패키지들의 완성된 어셈블리를 도시한다. 따라서 설명의 편의를 위해, 참조 번호들은 두 도면에서 같은 번호로 도시한다. 조립 방법에 있어서, 제1 반도체 패키지(12)는 소정의 미리 정해진 위치에서 마더보드(30) 상에 배치된다. 제1 반도체 패키지(12)의 도전성 볼들은 마더보드(30)의 소정의 노출 접점들과 직접 접촉하게 배치된다. 마더보드(30)는 표면 접점들 각각으로부터 추가의 요소들(도시 않음) 까지 연장하는 전기 배선(도시 않음)을 포함하고 있다. 이어서 박막 물질(16)이 제1 반도체 패키지(12)의 몰드 캡(22) 위에 배치된다. 통상적으로 박막 물질(16)은 제2 반도체 패키지(14)가 제1 반도체 패키지(12) 위에 배치되는 동안 제자리에 유지되도록 충분하게 점착성을 갖는다. 이러한 배치는 통상적으로 자동화되고, 로봇식 장비로 실행된다. 일 형태에 있어서, 소정의 솔더 리플로우 사이클을 위해 지정된 모든 구성요소가 마더보드 위에 배치 또는 위치된 후, 이어서 전 반도체 적층 패키지 어셈블리가 리플로우 오븐(도시 않음) 내에서 리플로우 사이클을 거친다. 열이 인가되는 리플로우 사이클 동안, 두 개의 패키지들은 그들 자체가 부착되고, 다른 구성요소들과 함께 마더보드(30)에 부착되며, 박막 물질(16)은 두 개의 반도체 적층 패키지 중 하나를 다른 하나에 고정한다. 이 실시 형태에 있어서, 박막 물질(16)은 리플로우 사이클의 열 효과로 유도된 비틀림을 최소화하는 역할을 하고, 제1 반도체 패키지를 제2 반도체 패키지에 고정하는 역할을 함으로써 용이한 분리를 방지한다. 박막 물질(16)은 유연하여 두 개의 반도체 패키지들의 노출 면들에 대해 등각으로 됨을 주목해야 한다. 몇몇 구성들에 있어서, 상부 즉, 제2 반도체 패키지(14)의 저면은 베어 실리콘(bare silicon)일 수 있다. 하부 즉, 제1 반도체 패키지(12)의 몰드 캡(22)의 표면은 성형가능한 플라스틱들을 포함하는 다수의 물질들 중 하나의 물질로 될 수 있다. 따라서 박막 물질(16)은 두 개의 반도체 패키지들에 효과적으로 부착되어 최종 적층 패키지 어셈블리의 강성을 개선하는 특성을 갖는다. 이러한 강성의 증가는 접촉 조인트 신뢰성에 중요한 고려사항이고, 또한 드롭 테스트(drop test) 성능의 개선에 중요하다.
일 형태에 있어서, 제2 반도체 패키지(14)는 비인가 검색으로부터 보호되기를 바라는 보안 데이터를 저장하는 데이터 저장장치 또는 메모리 집적 회로로서 구현될 수 있다. 예를 들어, 플래시 메모리가 정보를 저장하는데 일반적으로 사용된다. 박막 물질(16)이 점착 특성을 가짐으로써, 유저가 제2 반도체 패키지(14)로부 터 제1 반도체 패키지 분리를 시도하는 경우, 제2 반도체 패키지(14)가 손상되어 메모리 집적 회로의 입력들이 접근될 수 없어서 보안 데이터가 접근되지 않아 추출되지 않는다. 따라서 적층 패키지 어셈블리에 강성을 제공하는 이외에, 박막 물질(16)은 보안 데이터에 대한 접근을 어렵게 함으로써 비밀 데이터에 대해 보안을 제공하는 기능을 수행한다.
또한, 박막 물질(16)은 RFI와 EMI 물질을 사용할 때, 제1 반도체 패키지(12)과 제2 반도체 패키지(14) 사이에 전기 차폐를 제공한다. 따라서 인접 노이즈 원으로부터 분리되는 회로의 부분에 있어서 인접 패키지로부터 신호들의 간섭을 박막 물질(16)에 의해 방지하게 된다. 두 개의 적층 패키지들 사이에 얇은 차폐 물질을 삽입 및 집적함으로써, 저부 즉, 하부 패키지 위치에 위치한 고속 논리 집적 회로들에 있어 노이즈를 저감할 수 있다. 이러한 노이즈 저감 특징으로 패키징된 어셈블리의 전체적인 성능이 개선되고, 휴대형 및 무선 제품들에서 발견되는 바와 같은 많은 노이즈 민감 응용분야에 이 패키지를 사용할 수 있다.
도 3에 본 발명의 다른 형태에 따른 적층 반도체 패키지 어셈블리(40)를 도시한다. 도전성 접점들을 갖는 마더보드(30)는 제1 반도체 패키지(42) 아래에 놓이고, 제1 반도체 패지(42)는 제2 반도체 패키지(44) 아래에 놓인다. 제1 반도체 패키지(42)는 복수의 도전성 볼들을 구비하여 제1 반도체 패키지(42) 내의 반도체 다이(도시 않음)에 전기적 접점을 만든다. 예를 들어, 도전성 볼(48)은 복수의 이러한 도전성 볼들 중 하나이다. 상기와 같이, 도전성 볼들은 임의의 도전성 물질로 만들어진다. 도전성 볼들은 마더보드(30)의 접점들 위에 배치된다. 제1 반도체 패키지(42)는 또한 기판(50)을 포함하고 있다. 기판(50)은 도전성 막(즉, 기판), FR4, 비스말레이미드/트리아진(BT) 라미네이트 또는 반도체 패키지 기판용으로 통상적으로 사용되는 다른 유기 물질들 등과 같은 각종 물질들로 만들어질 수 있다. 기판(50)에는 몰드 캡(52)이 중첩되고, 몰드 캡(52)의 크기는 반도체 패키지 몸체 사이즈와 솔더 랜드들(49, 51, 53 및 54)과 같은 인접 솔더 랜드들에 의해 정해진다. 몰드 캡(52)은 통상적으로 플라스틱 성형 물질이다. 성형이 완료되면, 기판(50) 및 몰드 캡(52)은 서로 일체로 된다. 제2 반도체 패키지(44)는 또한 도전성 볼(58)과 같은 복수의 도전성 볼들을 갖고 있다. 도전성 볼들은 패키지 기판(57)과 접촉하여 있다. 반도체 패키지 기판(57)에는 몰드 캡(56)이 중첩되고, 몰드 캡(56)은 성형이 완료되면 패키지 기판(57)과 일체로 된다. 두 개의 반도체 패키지들만을 설명했지만, 반도체 패키지들은 이 배치에 있어서 임의의 수로 적층될 수 있음은 물론이다. 최종 또는, 최상부의 반도체 패키지가 하부 패키지 기판의 가장자리에서 가장자리로 완전하게 연장하는 몰드 캡을 가질 수 있거나 또는 최종 또는, 최상부의 반도체 패키지가 하부 패키지 또는 패키지들의 상부 면과 유사하거나 변형된 형태를 가질 수 있음은 또한 물론이다.
제1 반도체 패키지(42)와 제2 반도체 패키지(44) 사이에는 노이즈 저감 및/또는 열적인 개선을 위해 박막 물질(45 및 47) 그리고 물질(43) 등의 삽입가능한 요소들이 위치한다. 도 3의 물질(43)은 도시된 측방향 부분에 사실상 수직인 하나 이상의 측면 위에 연장부를 갖고 있다. 이 연장부는 길이(L)를 갖는 것으로 도시되어 있다. 길이(L)는 적용에 따라 변할 수 있다. 도 3 실시예에 도시한 바와 같 이, L은 어셈블리가 형성될 때 물질(43)의 측방향 부분으로부터 마더보드(30)의 상부 면으로 연장할 만큼만 길게 도시되어 있다. 다른 형태들에 있어서, 상기 길이는 적층 패키지 어셈블리로부터 측방향으로 연장할 만큼 그리고 하나 이상의 목적을 위해 접점을 제공할 만큼만 길게, 또는 마더보드(30) 내의 비어홀(via hole)을 처음부터 끝까지 연장할 만큼만 길게 실시될 수 있다. 물질(43)은 하방으로 구부려질 때 마더보드(30)와 접촉하거나, 다른 구조물과 접촉하도록 적층 반도체 패키지 어셈블리(40)로부터 바깥쪽으로 연장함은 도 3에 도시된 단면도로부터 명확하다.
박막 물질들(45 및 47)은 비틀림 또는 보안을 고려하지 않을 때 대안으로 고려될 수 있다. 사용시, 박막 물질의 이점들은 박막 물질(16)과 관련하여 전술한 바와 유사하다. 도시된 형태에 있어서, 박막 물질(45)은 제1 반도체 패키지(42)의 몰드 캡(52)에 할당되고, 박막 물질(47)은 제2 반도체 패키지(44)의 저면에 할당된다. 박막 물질(45 및 47)은 다른 물질 합성물들로 되고, 다른 치수들로 될 수 있다.
물질(43)은 두 개의 반도체 패키지들(42와 44)과 박막 물질들(45와 47) 사이에 배치되어 사용시 적층 패키지 어셈블리의 열적 특성을 개선하고 그리고/또는 RFI와 EMI 차폐 및/또는 보안을 제공한다. 박막 물질들(45와 47)과 함께 사용할 때, 적층 반도체 패키지 어셈블리(40)의 보안 특성이 크게 향상된다. 물질(43)은 열 전도와 노이즈 차폐 특성을 단독으로 갖는 또는 이들 특성을 결합하여 갖는 용이하게 입수가능한 범위의 물질들로부터 선택된다. 이러한 적층 어셈블리에의 물 질(43)의 도입으로 통상의 수단으로 두 개의 패키지들의 분리를 막으면서 하부 패키지에 대한 접근을 저지하여 보안을 개선한다. 박막 물질들(45와 47)이 제 위치에 있을 때, 적층 패키지의 보안이 크게 향상된다. 물질(43)과 비 유사한 하부 패키지와 상부 패키지의 물질들과 물질(43) 사이의 박막 인터페이스는 분리가 파괴적이도록 되어있다.
특히, 물질(43)이 표면 상호접속 또는 관통 유지(through-hold) 방식으로 마더보드(30)에 부착되는 경우, 물질 세트들 사이의 기계적 및 열적 차이점이 구조를 하나로서 일체로 만든다. 두 개의 패키지들을 분리하고자 할 때, 박막 물질(45)은 몰드 캡(52)과 물질(43)에 대한 점착 본드를 형성한다. 물질(47)은 물질(43)과 패키지 기판(57) 사이의 점착 본드를 형성한다. 패키지들을 분리하고자 할 때, 열적 및 기계적 응력이 적층 패키지 어셈블리 구조의 분리를 방지한다. 지적한 경우들에 있어서, 분리는 전 적층 패키지 어셈블리에 파괴적이다. 따라서 특히, 집적 회로가 보안 데이터를 포함하는 메모리인 경우, 집적 회로 패키지들 중 하나로부터 데이터의 삭제가 상당히 저감된다.
도 4에 도 3의 4-4 라인을 따라 절취한 물질(43)의 하나의 물리적 구성에 대한 평면도를 도시한다. 이 구성에 의해 전술한 바와 같은 물질(43)을 사용할 수 있게 된다. 마더보드(30)에 물질(43)을 부착하도록 사용된 두 측면들 위에 길이(L)의 연장부들(60)이 도시되어 있다. 제2 반도체 패키지(44)를 대상으로 하여 두 개의 연장부만을 도시하는데, 상기 패키지(44)는 도 5에 도시한 바와 같이, 도전성 볼(58) 등의 도전성 볼들이 차지한 패키지 기판(57)의 저면의 두 측면들만을 가진다.
도 6에 도 4의 물질(43)과 반도체 패키지(44)의 패키지 기판(57)의 저면과의 중첩을 도시한다. 도시된 형태에 있어서, 연장부들은 도전성 볼들이 차지하지 않은 패키지 기판(57)의 저면의 두 측면들로부터 연장하도록 배치된다. 연장부들(60)의 길이(L)가 변화할 수 있음은 물론이다. 연장부들(60)은 반도체 패키지(44)로부터 측방향을 유지하거나, 마더보드(30)로부터 이격하여 상방으로 또는 마더보드(30) 쪽으로, 마더보드(30) 위에 또는 마더보드(30)를 통해 하방으로 유지될 수 있음 또한 물론이다.
도 7에 제1 반도체 패키지(42)와 제2 반도체 패키지(44) 사이에 삽입된 물질(43) 및 박막 물질들(45와 47)과 더불어 도 3의 두 개의 반도체 패키지들의 완전 적층 반도체 패키지 어셈블리(40)의 측면도를 도시한다. 물질(43)은 개재 요소로서 기능하며, 마더보드(30)인 하부 기판과 물리적으로 접촉하도록 몰드 캡(52) 위쪽에서 반도체 패키지(42)로부터 벗어나는 방향으로 측방향 연장한다. 여러 가지 연장부가 선택될 수 있다. 예를 들어, 일 형태에 있어서, 연장부(61)는 마더보드(30)의 상부 면과 접촉한다. 연장부(61)에 대한 전기적 접촉은 여러 가지 방식들로 만들어질 수 있다. 예를 들어, 연장부(61)는 마더보드(30)의 상부 면상에 위치하고, 완전 적층 반도체 패키지 어셈블리(40)와 인접하거나 일체로 된 요소(도시 않음)와 접촉할 수 있다. 다른 형태에 있어서, 부분(64)으로 도시한 연장부(61)의 연장부는 마더보드(30)의 배면으로 또는 배면을 관통하여 돌출한다. 따라서 연장부(61)에 대한 전기적 접촉은 마더보드(30)의 배면으로부터 만들어질 수 있다.
도 8에 도 3의 4-4 라인을 따라 절취한 물질(43)의 또 다른 물리적 구성의 평면도를 도시한다. 이러한 구성에 의해 반도체 패키지(44)의 패키지 기판(57)의 저면이 모든 네 측면들 위의 도전성 볼들로 차지된 상황에서 물질(43)을 사용할 수 있다. 소정의 길이를 갖는 네 개의 연장부들(60)이 도시된다. 그 길이들은 같거나, 그 일부 또는 모두가 서로 다를 수 있다. 네 개의 연장부들은 제2 반도체 패키지(44)를 대상으로 도시되는데, 도 9에 도시한 바와 같이 상기 패키지(44)는 도전성 볼(58) 등의 도전성 볼들이 차지한 패키지 기판(57)의 저면의 네 측면들을 갖는다.
도 10에 도 8의 물질(43)과 반도체 패키지(44)의 패키지 기판(57)의 저면과의 중첩을 도시한다. 도시된 형태에 있어서, 연장부들은 패키지 기판(57)의 저면의 모든 네 측면들로부터 연장하도록 배치된다. 일 구성에 있어서, 연장부(60)는 패키지 기판(57)의 저면의 좌측면 상에 도시된 바와 같이 내부 열 상에서만 도전성 볼과 접촉한다. 도시된 형태에 있어서, 도전성 볼은 접지 또는 Vss 전압 전위에 있다. 그러나 다른 신호 전위들로 구현될 수도 있다. 다른 구성에 있어서, 연장부(62)는 두 개의 측방향 인접 도전성 볼들을 차지하고, 반도체 패키지(44)를 넘어서 소정 량 만큼 돌출한다. 두 개의 측방향 인접 도전성 볼들은 각기 접지 또는 Vss 전위 또는 다른 전위들과 같이, 동 전위에 접속되어 있다. 다른 구성에 있어서, 연장부(63)는 종단이전에 두 개의 측방향 인접 도전성 볼들을 차지할 만큼만 길게 되어 있다. 또한, 두 개의 측방향 인접 도전성 볼들은 접지 또는 Vss 전위 또 는 다른 전위들과 같이, 동 전위에 접속되어 있다. 위의 구조들에 대한 변형이 용이하게 만들어질 수 있다. 예를 들어, 반도체 패키지(44)의 상기 측면들 상의 측방향 도전성 볼들의 수는 다를 수 있으며, 두 개의 열들 또는 행들 이상으로 확장될 수 있다. 연장부(62)의 길이(L)가 변할 수 있음은 물론이다. 또한, 연장부(62)는 반도체 패키지(44)로부터 측방향을 유지하거나, 마더보드(30)로부터 이격하여 상방으로 또는 마더보드(30) 쪽으로, 마더보드(30) 위에 또는 마더보드(30)를 통해 하방으로 유지될 수 있다.
도 11에 도 8에 도시한 바와 같은 물질(43)을 이용하는 도 3의 두 개의 반도체 패키지들의 완성된 어셈블리를 도시한다. 따라서 설명의 편의를 위해, 참조 번호들은 두 도면에 있어서 동일하게 도시한다. 조립 방법에 있어서, 제1 반도체 패키지(42)는 소정의 미리 정해진 위치에서 마더보드(30) 상에 배치된다. 이어서 박막 물질(45)이 제1 반도체 패키지(42)의 몰드 캡(52) 위에 배치된다. 통상적으로, 박막 물질(45)은 물질(43)이 박막 물질(45) 위에 배치되는 동안 제 위치에 유지되도록 충분히 점성을 갖는다. 이어서 박막 물질(47)이 물질(43) 위에 배치된다. 이어서 제2 반도체 패키지(44)의 저면이 박막 물질(47)과 접촉하게 배치된다. 모든 배치는 통상적으로 자동화되고, 로봇식 장비로 실행된다. 일 형태에 있어서, 소정의 솔더 리플로우 사이클 동안 지정된 모든 구성요소들이 마더보드 상에 배치 즉, 위치된 후, 이어서 전 반도체 적층 패키지 어셈블리가 리플로우 오븐(도시 않음) 내에서 리플로우 사이클을 거친다. 리플로우 사이클 동안, 두 개의 패키지들 및 물질(43)이 다른 구성요소들과 함께 박막 물질들(45 및 47)에 의해 마더보 드(30)에 제 위치에 고정된다. 반도체 패키지들(44 및 42)은 도전성 볼들을 통해 하나가 다른 하나에 부착된다. 도시된 형태에 있어서, 박막 물질들(45 및 47)은 리플로우 사이클의 열 효과로 유도된 비틀림을 최소화하는 역할을 한다. 박막 물질들(45 및 47)은 또한 반도체 패키지(42) 및 반도체 패키지(44)를 물질(43)에 고정하는 역할을 함으로써, 용이한 분리를 방지한다. 또한, 물질(43)은 반도체 패키지 어셈블리에 열적 개선 및/또는 노이즈 개선을 제공한다. 박막 물질들(45 및 47)은 유연하여 두 개의 반도체 패키지들 및 물질의 노출 면들과 등각이 됨은 물론이다. 물질들(43, 45 및 47)은 동일 물질일 수 있거나, 서로 다른 물질들로 구성될 수 있으며, 또는 물질들(43, 45 및 47) 중 둘은 동일 합성물을 가질 수 있다. 일부 구성들에 있어서, 상부 반도체 패키지(44)의 저면은 베어 실리콘(bare silicon)으로 될 수 있다. 하부 반도체 패키지(42)의 몰드 캡(52)의 표면은 성형가능 플라스틱들을 포함하는 다수의 물질중 임의의 물질로 될 수 있다. 따라서 박막 물질들(45 및 47)의 특성에 의해 두 개의 반도체 패키지들이 물질(43)에 부착될 수 있어서 최종 적층 패키지 어셈블리의 강성을 개선한다.
도 11의 도시된 형태에 있어서, 연장부들(60)은 종단 이전에 내부 열의 하나의 도전성 볼만을 차지한다. 따라서 반도체 패키지(42)와 반도체 패키지(44)의 가장자리부들을 넘어서는 물질(43)의 연장부는 도시되지 않는다. 솔더 랜드(51) 및 솔더 랜드(53)은 물질(43)에 대한 접속부를 수용하도록 솔더 랜드(49) 및 솔더 랜드(54) 보다 각각 얇게 되어 있다. 솔더 랜드(49) 및 솔더 랜드(54)의 박형화는 일 형태에 있어서 에칭에 의해 이루어진다. 다른 형태에 있어서, 두께 변화는 종래의 솔더 마스크 기술로 얻어질 수 있다.
도 11의 적층 패키지 어셈블리의 다른 변형들이 얻어질 수 있다. 예를 들어, 연장부들(60)은 임의의 솔더 랜드와 도전성 범프 사이에 배치되지 않을 수 있다. 이러한 구현에 있어서, 하부 반도체 패키지의 몰드 캡과 바로 인접하지 않는 솔더 랜드들과 도전성 범프들은 연장부들이 기판(50)의 상부 면과 직접적으로 접속하기 위한 룸을 남겨두도록 좀더 멀리 밀쳐져 있다. 일 형태에 있어서, 연장부들(60)은 360 도로 몰드 캡(52)을 완전히 에워싸는 물질의 연속 조각으로서 실시될 수 있다. 따라서 완전히 에워싸는 연장부(60)는 돔형 형상을 갖는다. 이 형태에 있어서, 몰드 캡을 완전히 둘러쌓아 반도체 패키지에 노이즈 차폐가 제공되고, 연장부들(60)은 적층 반도체 어셈블리의 가장자리부들의 안쪽에 유치된다. 다른 형태들에 있어서, 연장부들(60)은 장방형 또는 상자 구조로 실시될 수 있다. 또 다른 형태들에 있어서, 연장부들(60)은 몰드 캡(52)의 한 측면만을 따라서, 한 측면의 일 부분을 따라서, 또는 모든 측면들 보다 작은 수의 측면을 따라서 연장하도록 실시된다. 이들 형태에 있어서, 연장부들(60)은 통상적으로 형상에 있어서 몰드 캡(52)과 등각으로 되지만, 반드시 등각일 필요는 없다. 다른 형태에 있어서, 몰드 캡과 인접하는 도전성 범프들의 측방향 열들은 설명한 것과는 다른 수로 실시될 수 있다. 도 11의 도시된 형태에 있어서, 두 열의 도전성 범프들이 제공된다. 그러나 일 열만의, 세 열의 또는 그 이상의 열들이 제공될 수 있다.
도 12에 다른 형태의 적층반도체 패키지 어셈블리(40)를 도시하는데, 이 어셈블리(40)에서 물질(43)은 두 개의 반도체 패키지들 사이에서 돌출하지만, 상방에 서 적층 반도체 패키지 어셈블리(40) 외부로 굴곡된다. 이 구성에 있어서 물질(43)은 하나 이상의 목적 달성을 위한 역할을 할 수 있다. 특히, 주위 공기에 노출되면 열 소산을 향상시키기 위한 열 분산 특징부분으로서 역할한다. 또한, 물질(43)은 전도성이 있으므로, 적층 반도체 패키지(40) 외부에 물질(43)을 배치함으로써 적층 반도체 패키지 어셈블리(40)의 소정 부분을 전기적으로 절연할 수 있다. 물질(43)의 외부 배치뿐만 아니라 물질(43)의 상방향 굴곡으로 물질(43)에 그라운드 또는 다른 전압 접촉을 수행하는 방법에 있어 유저에게 융통성을 줄 수 있다. 다른 형태에 있어서, 물질(43)은 열 소산 향상을 위해 또는 전기적 접촉을 가능케 할 목적으로 굴곡되지 않고, 적층형 반도체 패키지 어셈블리(40)로부터 측방향 연장되지 않을 수 있음은 물론이다. 추가로, 물질(43) 형성에 있어 도시한 90도 이외에 다른 각도가 사용될 수 있다.
도 13에 도 12에 도시한 바의 적층 반도체 패키지 어셈블리의 측면도를 도시한다. 물질(43)을 이용하는 단일 핀(fin) 구성이 도시된다. 다수의 핀들(도시 않음)이 본 발명 방법의 열 소산 특성을 더욱 향상하기 위해 추가될 수 있음은 물론이다. 또한, 도 13에서 실질적으로 90도 굴곡을 도시했지만, 적용에 따라 임의의 굴곡 각도가 이용될 수 있다.
도 14에 적층 패키지 어셈블리에 대한 도 11의 논의에 있어서 전술한 변형들 중 하나를 도시한다. 설명의 편의를 위해, 도 11의 요소들과 유사한 도 14의 요소들은 동일하게 번호를 부여했다. 도 14의 도시 형태에 있어서, 연장부들(60)은 도 11에 도시된 것과 같이 도전성 볼과 솔더 랜드 사이에서 연장하지 않는다. 이와는 달리, 연장부들(60)은 기판(50)에 적어도 하나의 물리적 또는 전기적 접촉을 만들어서 기판(50)에 물리적으로 접속한다. 솔더 랜드들 및 도전성 볼들은 연장부들(60)이 솔더 랜드들 또는 도전성 볼과 접촉하지 않고 기판(50)과 접촉할 만큼의 룸을 제공하기 위해 적층 패키지 어셈블리의 중심부로부터 벗어나(offset) 있다. 도 14에 도시된 형태에 있어서, 연장부들(60)은 몰드 캡을 효과적으로 둘러싸서 차폐를 제공한다.
도 15에 도 14의 적층 패키지 어셈블리의 상부 반도체 패키지의 저면도를 도시한다. 접촉 영역(65)은 패키지 기판(57)을 둘러싸는 것으로 도시된다. 도시된 형태에 있어서, 접촉 영역(65)은 장방형이지만, 다른 도형 형태들을 사용할 수 있다. 접촉 영역(65)은 기판(50) 상의 영역들을 중첩하는 지정 영역이고, 상기 기판(50)에서 연장부들(60)은 기판(50)과 접촉한다. 또한, 하부 반도체 패키지에 접촉하는 연장부들(60)과는 달리, 연장부들(60)은 접촉 영역(65)으로 정의된 영역 내에서 상부 반도체 패키지에 접촉하도록 상방으로 경사질 수 있다. 도전성 볼(58) 등의 추가의 도전성 볼들 또는 소수의 도전성 볼들이 이용될 수 있음은 물론이다.
도 16에 적층 패키지 어셈블리의 바닥 즉, 하부 반도체 패키지의 평면도를 도시한다. 접촉 영역(66)은 몰드 캡(52)을 둘러싸는 것으로 도시된다. 접촉 영역(66)은 기판(50) 상의 지정 영역이고, 기판(50)에서 연장부들(60)은 기판(50)과 접촉한다. 도 15와 관련되는 바와 같이, 도전성 볼들의 총수는 변할 수 있다. 연장부들(60)이 점유하는 몰드 캡(52) 둘레의 주변의 량은 전체 주변에 대한 한 측면의 퍼센트와 다를 수 있다.
이제 적층 반도체 패키지와 그 형성 방법이 제공됨은 물론이다. 여기에서 설명한 바와 같은 다수의 집적 회로 패키지들을 적층함으로써, 패키지 상성이 개선되어 제조 수율이 개선된다. 또한, 비인가 검색으로부터 데이터 보안이 향상되고, 열적 개선과 노이즈 저감이 이루어진다.
일 형태에 있어서, 적층 반도체 패키지 어셈블리가 제공된다. 제1 반도체 패키지는 제1 면 및 몰드 캡 및 복수의 접합 솔더 랜드들을 갖는 비평면(nonplaner) 제2 면을 포함하고, 제1 면은 제1 반도체 패키지에 전기적 접속을 만들기 위해 자신에 부착된 제1 복수의 전도 범프들을 갖고 있다. 제2 반도체 패키지는 제1 면과 대향 제2 면을 갖는 제1 반도체 패키지와 중첩한다. 제2 면은 제2 면의 중심부의 외측에 위치한 제2 복수의 전도 범프들을 포함하고, 제1 반도체 패키지의 복수의 접합 솔더 랜드들과 접촉하고 있다. 제2 반도체 패키지는 제2 복수의 전도 범프들을 통해 제1 반도체 패키지에 직접적인 전기 접촉을 만든다. 개재 요소는 제1 반도체 패키지 및 제2 반도체 패키지와 직접 접촉하고, 그들 사이에 위치된다. 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지 각각에 부착하는데 충분한 점착성을 가지며, 개재 요소와 접촉하여 제1 반도체 패키지와 제2 반도체 패키지의 접합 면들에 강성을 제공한다. 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지에 등각인 표면이다. 하부 기판은 복수의 접점들을 갖는다. 하부 기판은 복수의 접점들을 갖고 있다. 하부 기판의 복수의 접점들 각각은 제1 반도체 패키지의 제1 복수의 전도 범프들 중 적어도 하나와 접촉하고 있다.
제1 형태에 있어서, 개재 요소는 열적으로 활성화된 가요성 물질이다. 개재 요소는 파괴를 동반하지 않을 만큼의 가요성을 갖는다. 다른 형태에 있어서, 제2 반도체 패키지는 보안 데이터를 저장하기 위한 데이터 저장 집적 회로이다. 다른 형태에 있어서, 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장한다. 또 다른 형태에 있어서, 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지의 주변으로부터 외측으로 측방향으로 연장하고, 하부 기판으로부터 이격하여 일 방향에서 경사져 있다. 또 다른 형태에 있어서, 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 하부 기판에 전기적 접촉을 만들도록 하부 기판 쪽으로 경사져 있다. 또 다른 형태에 있어서, 개재 요소는 하부 기판에 대한 전기적 접촉이 만들어질 때, 전기 전도 단자 또는 절연 단자 중 하나에 접속되어 진다. 전기 전도 단자는 기준 전압 단자, 전원 단자, 그라운드 단자, 신호 단자 또는 다른 타입의 단자일 수 있다. 절연 단자는 하우징 단자, 케이싱 단자, 장착 스터드(mounting stud), 산화물 또는 질화물 등의 절연 물질에의 접속부, 또는 다른 타입의 전기 비전도 단자일 수 있다. 다른 형태에 있어서, 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 하부 기판의 배면으로부터 하부 기판에 전기적 또는 물리적 접촉중 적어도 하나를 만들도록 하부 기판 쪽으로 그리고 하부 기판을 통해 경사져 있다. 또 다른 형태에 있어서, 제2 면의 중심부 외측에 위치한 제2 반도체 패키지의 제2 복수의 전도 범프들은 제2 면의 두 개만의 대향 측면들을 따라 위치하고, 개재 요소는 제2 면의 인접하는 두 개의 대향 측면들로부터 적층 반도체 패키지 어셈블리에서 측방향으로 연장한다. 다른 형태에 있어 서, 개재 요소는 적층 반도체 패키지 어셈블리의 노이즈 분리 및 열적 개선을 위해 하부 기판과 물리적으로 접촉하도록 몰드 캡 위로부터 연장한다.
다른 형태에 있어서, 적층 반도체 패키지 어셈블리는 제1 반도체 패키지를 포함하고 있으며, 제1 반도체 패키지는 그에 전기적 접속을 만들기 위한 제1 복수의 접점들을 갖는 제1 면을 포함하고 있다. 대향 제2 면은 제2 복수의 접점들을 갖고 있다. 제2 반도체 패키지는 제1 반도체 패키지와 중첩하고, 제1 면과 대향 제2 면을 포함하고 있다. 제2 면은 그 위에 위치한 제3 복수의 접점들을 갖고 있으며, 제1 반도체 패키지의 제2 복수의 접점 각각과 접촉하고 있다. 제2 반도체 패키지는 제1 반도체 패키지에 직접적인 전기적 접촉을 만든다. 개재 요소는 제1 반도체 패키지의 일 부분 및 제2 반도체 패키지와 직접 접촉하고, 그들 사이에 위치한다. 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지 각각과 부착하는데 충분한 점착성을 가지며, 개재 요소와 접촉하여 제1 반도체 패키지와 제2 반도체 패키지의 접합 면들에 강성을 제공한다. 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지에 등각인 표면이고, 적층 반도체 패키지 어셈블리의 주변으로부터 측방향으로 연장하는 부분을 갖는다. 하부 기판은 제4 복수의 접점들을 갖는다. 하부 기판의 제4 복수의 접점들 각각은 제1 반도체 패키지의 제1 복수의 접점들 중 하나와 접촉하고 있다.
일 형태에 있어서, 개재 요소는 하부 기판으로부터 벗어나는 방향으로 각을 가지고 있다. 다른 형태에 있어서, 개재 요소는 제1 반도체 패키지와 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 하부 기판에 전기적 접촉을 만 들도록 하부 기판 쪽으로 경사져 있다. 또 다른 형태에 있어서, 개재 요소는 하부 기판에 전기적 접촉이 만들어질 때, 고정 전압 단자에 접속되어 진다.
또 다른 형태로 제1 반도체 패키지를 갖는 적층 반도체 패키지 어셈블리가 본 명세서에 포함된다. 제1 반도체 패키지의 제1 면은 제1 반도체 패키지에 전기적 접속을 만들기 위해 자신에 부착된 제1 복수의 전도 범프들을 가지며, 몰드 캡과 복수의 접합 솔더 랜드들을 갖는 대향, 비평면 제2 면을 갖고 있다. 제2 반도체 패키지는 제1 반도체 패키지와 중첩하고, 제1 면과 대향 제2 면을 포함한다. 제2 면은 제2 면의 중심부 외측에 위치한 제2 복수의 전도 범프들을 가지며, 제1 반도체 패키지의 복수의 접합 솔더 랜드들과 전기 접촉하고 있다. 제2 반도체 패키지는 제2 복수의 전도 범프들을 통해 제1 반도체 패키지에 전기적 접촉을 만든다. 전도 접착층은 적층 반도체 패키지 어셈블리의 중심부에 위치하고, 제1 반도체 패키지 및 제2 반도체 패키지와 접촉하고, 그들 사이에 있다. 전도 접착층의 일 부분은 중심부로부터 연장하고, 제1 복수의 접점들 중 적어도 하나와 제2 복수의 접점들 중 하나 사이에 있고, 그들과 전기 접촉한다. 하부 기판은 복수의 접점들을 갖고, 하부 기판의 복수의 접점들 각각은 제1 반도체 패키지의 제1 복수의 전도 범프들 중 적어도 하나와 접촉하고 있다.
일 형태에 있어서, 제1 복수의 접점들 중 적어도 하나와 제2 복수의 접점들 중 하나가 제1 반도체 패키지와 제2 반도체 패키지 사이의 전기 절연 또는 열 소산 중 적어도 하나를 더욱 개선하도록 고정 전압 단자에 접속되어 있다. 또 다른 형태에 있어서, 전도 접착층은 열적으로 활성화된 가요성 물질 막이다. 다른 형태에 있어서, 제2 반도체 패키지는 보안 데이터를 저장하기 위한 데이터 저장 집적 회로이다. 또 다른 형태에 있어서, 중심부로부터 연장하는 전도 접착층의 부분은 제1 복수의 접점들 중 다수의 하나들과 적층 반도체 패키지 어셈블리의 적어도 두 측면들 쪽의 제2 복수의 접점들 사이에서 측방향으로 연장한다. 또 다른 형태에 있어서, 전도 접착층의 제2 부분은 적층 반도체 패키지 어셈블리의 외부 가장자리부를 넘어서 측방향으로 연장한다.
위의 명세서에 있어서, 본 발명을 특정 실시예들을 참조로 기술하였다. 그러나 본 분야에서 통상의 지식을 갖는 자라면 이하의 부속 청구범위에 기술되는 본 발명의 영역을 일탈하지 않고 여러 가지 변형 및 변경들이 이루어질 수 있음을 이해할 것이다. 예를 들어, 기술한 실시예들은 물질들(16, 45 및 47)로서 박막 물질을 설명했지만, 가변 두께를 갖는 물질들이 사용될 수 있으므로 두께는 물질의 특징으로 "박막"으로서 본 분야에서 고려 즉 분류될 필요가 없음은 물이다. 각종의 도전성 물질들이 여기에 기술된 각 요소들 및 모든 요소들을 전기 또는 열 전도 요소로서 구현하는데 사용될 수 있다. 각종의 반도체 캡슐화 물질들이 적층 반도체 패키지들 용으로 사용될 수 있다. 예를 들어 플라스틱 성형 합성물들, 세라믹스 및 기타 반도체 물질들이 사용될 수 있다. 임의 수의 반도체 장치들이 적층될 수 있다. 여기에 기술된 적층 반도체 패키지 어셈블리는 또한 리디드(leaded) 반도체 패키지들, 다이렉트 칩 어태치(direct chip attach) 플립 칩 장치들, 랜드 그리드 어레이들(land grid arrays; LGAs), 및 리드리스 칩 캐리어들(leadless chip carriers; LCCs) 이외에 볼 그리드 어레이 패키지들(ball grid array packages)과 연계하여 사용될 수 있다. 따라서 본 명세서 및 도면들은 제한이라기보다는 예시의 관점에서 이해되어야 하며, 본 발명의 모든 변형들은 본 발명의 영역 내에 포함되는 것으로 간주된다.
문제점들에 대한 이점들, 다른 장점들 및 해법들은 특정 실시예들과 관련하여 위에 기술하였다. 그러나 임의의 이점, 장점, 또는 해법이 발생하는 즉, 나타나는 이점들, 장점들, 문제들에 대한 해법들 및 임의의 요소(들)는 임의의 청구범위 또는 모든 청구범위에 대한 결정적이고, 필수적이거나 본질적인 특징 또는 요소로서 해석되지 않는다. 여기에서 사용되는 바와 같이, 용어들, "포함한다", "포함하는" 또는 그들의 다른 임의의 변형은 비 배타적인 포함을 망라하여 구성요소들의 리스트를 포함하는 프로세스, 방법, 물(物), 또는 장치는 그러한 요소들만을 포함하지 않고, 명백히 열거하지 않은, 또는 그러한 프로세스, 방법, 물 또는 장치에 고유한 다른 요소들을 포함할 수 있다. 여기에서 사용된 용어, "하나"는 하나 또는 하나 이상을 포함하는 것으로 정의된다. 여기에서 사용된 용어, "복수"는 둘 또는 둘 이상을 포함하는 것으로 정의된다. 여기에서 사용된 용어, "다른"은 적어도 제2, 또는 그 이상으로서 정의된다. 여기에서 사용된 용어들, "포함하는" 및/또는 "갖는"은 "포함하는"(즉, 열린 언어)으로 정의된다. 여기에서 사용된 "결합된"은 반드시 직접적으로, 그리고 반드시 기계적으로 결합되지는 않을지라도 접속되는 것으로 정의된다.

Claims (20)

  1. 적층(stacked) 반도체 패키지 어셈블리로서,
    제1 반도체 패키지 - 상기 제1 반도체 패키지는, 상기 제1 반도체 패키지와의 전기 접속을 만들기 위해 부착된 제1 복수의 도전성 범프들을 가지는 제1 면을 포함하며, 몰드 캡(mold cap)과 복수의 인접(adjoining) 전기적 접점들을 포함하는 대향하는 비평면(nonplanar)인 제2 면을 포함함 -;
    상기 제1 반도체 패키지 위에 놓이며 제1 면과 대향 제2 면을 포함하는 제2 반도체 패키지 - 상기 제2 면은 상기 제2 면의 중심부 외측에 상기 제1 반도체 패키지의 상기 복수의 인접 전기적 접점들과 접촉하도록 위치하는 제2 복수의 도전성 범프들을 포함하고, 상기 제2 반도체 패키지는 상기 제2 복수의 도전성 범프들을 통해서 상기 제1 반도체 패키지에 직접적으로 전기 접촉됨 -;
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지와 직접 접촉되고 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 사이에 위치된 개재 요소(intervening element) - 상기 개재 요소는, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 각각에 부착되고 또한 상기 개재 요소와 접촉된 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 인접 표면들에 강성(rigidity)을 제공하기에 충분한 점착성을 가지며, 상기 개재 요소는 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지와 등각(等角)인 표면이고, 상기 개재 요소는 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 중 적어도 하나의 주변 외부 측방향으로 연장하고, 소정량 굴절함 - ; 및
    복수의 접점들을 갖는 하부 기판 - 상기 하부 기판의 복수의 접점들 각각은 상기 제1 반도체 패키지의 제1 복수의 도전성 범프들 중 적어도 하나와 접촉함 -
    을 포함하는 적층 반도체 패키지 어셈블리.
  2. 제1항에 있어서,
    상기 개재 요소는 열적으로 활성화되는 점착력을 갖는 물질인 적층 반도체 패키지 어셈블리.
  3. 제1항에 있어서,
    상기 제2 반도체 패키지는 보안 데이터를 저장하기 위한 데이터 저장 집적 회로인 적층 반도체 패키지 어셈블리.
  4. 제1항에 있어서,
    상기 개재 요소는 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하는 적층 반도체 패키지 어셈블리.
  5. 제4항에 있어서,
    상기 개재 요소는 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 상기 하부 기판으로부터 멀어지는 방향으로 기울어져 있는 적층 반도체 패키지 어셈블리.
  6. 제4항에 있어서,
    상기 개재 요소는, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 상기 하부 기판에 전기적으로 접촉되도록 상기 하부 기판 쪽으로 기울어져 있는 적층 반도체 패키지 어셈블리.
  7. 제6항에 있어서,
    상기 개재 요소는 상기 하부 기판에 전기적으로 접촉될 때, 전기 도전성 단자 또는 절연 단자 중 적어도 하나에 접속되는 적층 반도체 패키지 어셈블리.
  8. 제4항에 있어서,
    상기 개재 요소는, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 상기 하부 기판 쪽으로 그리고 상기 하부 기판을 통해 기울어져서 상기 하부 기판의 이면으로부터 상기 하부 기판에 대해 전기적 접촉 또는 물리적 접촉 중 적어도 하나를 만드는 적층 반도체 패키지 어셈블리.
  9. 제1항에 있어서,
    상기 제2 면의 중심부 외측에 위치한 상기 제2 반도체 패키지의 제2 복수의 도전성 범프들은 상기 제2 면의 오직 두 개의 대향 측면들을 따라 위치하고, 상기 개재 요소는 상기 제2 면의 인접하는 두 개의 대향 측면들로부터 상기 적층 반도체 패키지 어셈블리로부터 측방향으로 연장하는 적층 반도체 패키지 어셈블리.
  10. 제1항에 있어서,
    상기 개재 요소는 상기 적층 반도체 패키지 어셈블리의 노이즈 분리 및 열적 개선을 위해 상기 하부 기판과 물리적으로 접촉하도록 상기 몰드 캡 위로부터 연장하는 적층 반도체 패키지 어셈블리.
  11. 적층 반도체 패키지 어셈블리로서,
    제1 반도체 패키지 - 상기 제1 반도체 패키지는, 상기 제1 반도체 패키지와의 전기 접속을 만들기 위한 제1 복수의 접점들을 갖는 제1 면을 포함하고, 제2 복수의 접점들을 포함하는 대향하는 제2 면을 포함함 -;
    상기 제1 반도체 패키지 위에 놓이며 제1 면과 대향 제2 면을 포함하는 제2 반도체 패키지 - 상기 제2 면은, 상기 제2 면 위에 위치하고, 그 각각이 상기 제1 반도체 패키지의 제2 복수의 접점들과 접촉하는 제3 복수의 접점들을 포함하고, 상기 제2 반도체 패키지는 상기 제1 반도체 패키지에 직접적으로 전기 접촉됨 -;
    상기 제1 반도체 패키지의 일부 및 상기 제2 반도체 패키지와 직접 접촉되고 상기 제1 반도체 패키지의 일부와 상기 제2 반도체의 사이에 위치하는 개재 요소 - 상기 개재 요소는 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 각각에 부착되고 또한 상기 개재 요소와 접촉된 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 인접 표면들에 강성을 제공하기에 충분한 점착성을 가지며, 상기 개재 요소는, 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지와 등각(等角)인 표면이고, 상기 적층 반도체 패키지 어셈블리의 주위로부터 측방향으로 연장하고, 소정각으로 굴절하는 부분을 포함함 - ; 및
    제4 복수의 접점들을 갖는 하부 기판 - 상기 하부 기판의 제4 복수의 접점들 중 적어도 하나는 상기 제1 반도체 패키지의 제1 복수의 접점들 중 적어도 하나와 접촉함 -
    을 포함하는 적층 반도체 패키지 어셈블리.
  12. 제11항에 있어서,
    상기 개재 요소는 상기 하부 기판으로부터 멀어지는 방향으로 기울어지는 적층 반도체 패키지 어셈블리.
  13. 제11항에 있어서,
    상기 개재 요소는, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 주변으로부터 외부 측방향으로 연장하고, 상기 하부 기판에 전기적으로 접촉하도록 상기 하부 기판 쪽으로 기울어져 있는 적층 반도체 패키지 어셈블리.
  14. 제13항에 있어서,
    상기 개재 요소는, 상기 하부 기판에 전기적으로 접촉될 때, 전기 도전성 단자 또는 절연 단자 중 적어도 하나에 접속되는 적층 반도체 패키지 어셈블리.
  15. 적층 반도체 패키지 어셈블리로서,
    제1 반도체 패키지 - 상기 제1 반도체 패키지는, 상기 제1 반도체 패키지와의 전기 접속을 만들기 위해 부착된 제1 복수의 도전성 범프들을 가지는 제1 면을 포함하며, 몰드 캡과 복수의 인접 전기적 접점들을 포함하는 대향하는 비평면인 제2 면을 포함함 -;
    상기 제1 반도체 패키지 위에 놓이며 제1 면과 대향 제2 면을 포함하는 제2 반도체 패키지 - 상기 제2 면은 상기 제2 면의 중심부 외측에 상기 제1 반도체 패키지의 상기 복수의 인접 전기적 접점들과 접촉하도록 위치하는 제2 복수의 도전성 범프를 포함하고, 상기 제2 반도체 패키지는 상기 제2 복수의 도전성 범프들을 통해서 상기 제1 반도체 패키지에 전기적으로 접촉됨 -;
    상기 적층 반도체 패키지 어셈블리의 적어도 중심부에 위치하고 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지와 직접 접촉되고 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이에 위치하고, 상기 제1 반도체 패키지의 몰드 캡 위에 놓이는 열적 도전성 접착층 - 상기 열적 도전성 접착층의 일부분은 상기 중심부로부터 연장하며, 하방으로(downward) 굴곡되어서, 상기 복수의 전기적 접점들 중 적어도 하나와 상기 제2 복수의 도전성 범프들 중 하나를 물리적으로 분리시킴 -; 및
    복수의 접점들을 갖는 하부 기판 - 상기 하부 기판의 복수의 접점들 각각은 상기 제1 반도체 패키지의 제1 복수의 도전성 범프들 중 적어도 하나와 접촉함 -
    을 포함하는 적층 반도체 패키지 어셈블리.
  16. 제15항에 있어서,
    상기 복수의 전기적 접점들 중 적어도 하나와 상기 제2 복수의 도전성 범프들 중 하나는, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이의 전기 차폐 또는 열 소산 중 적어도 하나를 더욱 개선하도록 전기 도전성 단자 또는 절연 단자 중 적어도 하나에 접속되는 적층 반도체 패키지 어셈블리.
  17. 제15항에 있어서,
    상기 열적 도전성 접착층은 열적으로 활성화되는 점착력을 갖는 물질 막을 포함하는 적층 반도체 패키지 어셈블리.
  18. 제15항에 있어서,
    상기 제2 반도체 패키지는 보안 데이터를 저장하기 위한 데이터 저장 집적 회로인 적층 반도체 패키지 어셈블리.
  19. 제15항에 있어서,
    상기 중심부로부터 연장하는 열적 도전성 접착층의 상기 일부분은, 상기 복수의 전기적 접점들 중 다수의 접점들과 상기 적층 반도체 패키지 어셈블리의 적어도 두 개의 측면들 쪽의 상기 제2 복수의 도전성 범프들 사이로 측방향으로 연장하는 적층 반도체 패키지 어셈블리.
  20. 제15항에 있어서,
    상기 열적 도전성 접착층의 제2 부분이 상기 적층 반도체 패키지 어셈블리의 외측 가장자리부를 넘어서 측방향으로 연장하는 적층 반도체 패키지 어셈블리.
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