KR100186309B1 - 적층형 버텀 리드 패키지 - Google Patents

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KR100186309B1
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Abstract

본 발명은 적층형 버텀 리드 패키지에 관한 것으로, 종래의 버텀 리드 패키지는 금속 와이어를 이용하여 전기적인 연결을 함으로서 패키지의 경박단소화에 한계가 있는 등의 문제점이 있었던 바, 본 발명 적층형 버텀 리드 패키지는 금속 와이어를 이용하여 전기적인 연결을 하는 와이어 본딩을 배제함으로서 패키지를 경박단소화 시키는 효과가 있고, 반도체 칩을 2개 적층함으로서 고집적화되는 효과가 있으며, 상,하부 리드의 양단부를 돌출시켜 접속부를 형성함으로서 패키지의 전기적인 검사가 용이한 효과가 있다.

Description

적층형 버텀 리드 패키지
제1도는 종래 버텀 리드형 패키지의 구조를 보인 종단면도.
제2도는 본 발명 적층형 버텀 리드 패키지의 구조를 보인 종단면도.
제3도는 제2도의 변형예를 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1 반도체 칩 11 : 제2 반도체 칩
10a, 11a : 칩패드 12 : 칩패드
13, 13' : 상, 하부 리드 13a, 13a' : 돌기부
14 ; 폴리이미드 층 15 : 접착부재
16 : 몰딩부 17 : 솔더
본 발명은 적층형 버텀 리드 패키지(BOTTOM LEAD PACKAGE)에 관한 것으로, 특히 반도체 칩을 적층하여 고집적화 하고, 와이어 본딩을 배제하여 패키지를 경박단소화 시키도록 하는데 적합한 적층형 버텀 리드 패키지에 관한 것이다.
일반적으로 반도체 패키지 중 외부로의 전기적 경로가 됨과 아울러 열방출의 경로가 되는 아웃리드를 배제하고, 리드의 하면이 외부로 노출되도록 몰딩하여, 그 리드의 하면을 보드(BOARD) 에 직접실장할 수 있도록 함으로서, 노출된 리드를 전기적인 경로가 되도록 한 패키지를 버텀 리드 패키지(BLP : BOTTOM LEAD PACKAGE)라고 한다.
상기와 같이 구성되어 있는 버텀 리드 패키지가 제1도에 도시되어 있는바 이를 간단히 설명하면 다음과 같다.
제1도는 종래 버텀 리드형 패키지의 구조를 보인 종단면도로서, 도시된 바와 같이, 종래 버텀 리드 패키지는 반도체 칩(1)의 하면 양측에 절연성 접착부재(2)로 다수개의 리드(3)가 부착되어 있고, 상기 반도체 칩(1)의 칩패드(1A)와 상기 리드(3)는 금속 와이어(4)로 전기적인 연결이 되어 있으며, 상기 리드(3)의 하면에 돌출형성된 돌출부(3a)가 외부로 노출됨과 아울러 상기 반도체 칩(1), 리드(3), 금속 와이어(4)를 감싸도록 몰딩한 몰딩부(5)로 구성되어 있다.
그리고, 상기 돌출부(3a)의 하면에는 보드(BOARD)(미도시)에 실장시 접합하기 위한 솔더(SOLDER)(6)가 형성되어 있다.
상기와 같이 구성되어 있는 종래 버텀 리드 패키지를 제조하는 방법을 설명하면 다음과 같다.
다수개의 리드(3) 상면에 절연성인 접착부재(2)를 이용하여 반도체 칩(1)을 부착시킨다. 그리고, 그 반도체 칩(1)의 칩패드(1a)와 다수개의 리드(3)를 금속 와이어(4)를 이용하여 전기적으로 연결되도록 와이어 본딩을 실시한다. 그런 다음 상기 리드(3)의 하면에 형성된 돌출부(3a)가 외부로 노출됨과 아울러 상기 반도체 칩(1), 리드(3), 금속 와이어(4)를 감싸도록 에폭시로 몰딩하여 몰딩부(5)를 형성한다. 마지막으로 상기 돌출부(3a)의 하면에 솔더(6)를 도포하는 플래팅(PLATING)공정을 실시하여 완성하게 된다.
상기와 같은 버텀 리드 패키지는 금속 와이어(4)를 이용하여 반도체 칩(1)의 전기적인 연결을 함으로서, 와이어 루프(WIRE LOOP)의 높이 만큼 패키지가 두꺼워지게 되어 패키지를 경박단소화 시키는데 한계가 있는 문제점이 있었고, 또한 패키지를 적층하여 고집적화 시키는 것이 용이치 못한 어려움이 있었다. 그리고, 보드에 실장시 리드 접속상태의 검사가 어려운 문제점이 있었다.
본 발명의 주 목적은 상기와 같은 여러 문제점을 갖지 않는 적층형 버텀 리드 패키지를 제공함에 있다.
본 발명의 다른 목적은 패키지를 경박단소화 시키도록 하는데 적합한 적층형 버텀 리드 패키지를 제공함에 있다.
본 발명의 또다른 목적은 패키지를 고집적화 시키도록 하는데 적합한 적층형 버텀 리드 패키지를 제공함에 있다.
본 발명의 또다른 목적은 패키지의 실장시 접속상태의 검사가 용이한 적층형 버텀 리드 패키지를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 제1 및 제2 반도체 칩과, 그 제1 및 제2 반도체 칩의 상, 하면 양측에 설치되며 돌기부가 각각 형성된 다수개의 상, 하부 리드와, 상기 돌기부와 상기 반도체 칩의 상면에 형성된 다수개의 칩패드를 각각 연결하는 솔더와, 상기 상부 리드와 하부 리드 사이에 개재되는 접착부재와, 상기 다수개의 리드에 형성된 돌출부가 외부로 노출됨과 아울러 상기 반도체 칩, 상, 하부 리드를 감싸도록 몰딩한 몰딩부를 구비하여서 구성된 것을 특징으로 하는 적층형 버텀 리드 패키지가 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 적층형 버텀 리드 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명 적층형 버텀 리드 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명 적층형 버텀 리드 패키지는 제1 반도체 칩(10)과 제2 반도체 칩(11)이 소정간격을 두고 설치되고, 그 제1 및 제2 반도체 칩(10)(11)의 칩패드(10a)(11a)에 솔더(12)를 매개로 다수개의 상,하부 리드(13)(13')에 일체로 형성된 돌기부(13a)(13a')가 접속되어 설치된다.
상기 칩패드(10a)(11a)와 돌기부(13a)(13a')가 접속된 부분을 제외한 제1 및 제2 반도체 칩(10)(11)의 상면에는 두꺼운 폴리이미드 층(POLYIMIDE LAYER)(14)이 형성되고, 이와 같은 폴리이미드 층(14)은 가능하면 두껍게 형성하여 상기 돌기부(13a)(13a')를 칩패드(10a)(11a)에 접속시 얼라인(ALIGN)이 용이하도록 하는 것이 바람직하다.
그리고, 상기 상부 리드(13)와 하부 리드(13') 사이에는 접착부재(15)가 개재되어 상,하부 리드(13)(13')를 접착하게 되며, 상기 상,하부 리드(13)(13')를 통전시키고자 할 때는 접착부재(15)로 솔더(SOLDER)를 사용하고, 절연시키고자 할 때는 절연성 폴리이미드를 이용하면 된다.
또한, 상기 제1 및 제2 반도체 칩(10)(11), 상,하부 리드(13)(13')를 감싸도록 에폭시(EPOXY)로 몰딩(MOLDING)되는 몰딩부(16)가 형성된다.
상기 몰딩부(16)의 양측에는 상,하부 리드(13)(13')의 단부가 돌출형성되어 검사시 접속부(13b)(13b')로 이용하게 되며, 상기 상,하부 리드(13)(13')의 상,하면에 형성된 돌출부(13c)(13c')는 외부로 노출되어 외부단자로 이용하게 된다.
그리고, 상기 상,하부 리드(13)(13')에 형성된 돌출부(13c)(13c')에는 패키지의 실장시 용융되는 솔더(17)가 형성된다.
상기와 같이 구성되어 있는 본 발명 적층형 버텀 리드 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 제1 반도체 칩(10)의 칩패드(10a)에 솔더(12)를 도금한다. 그런 다음 상부 리드(13)에 형성된 돌기부(13a)를 상기 칩패드(10a)에 형성된 솔더(12)에 얼라인한다.
상기와 같이 얼라인이 완료되면 솔더(12)가 형성된 부위에 솔더(12)가 용융될 수 있는 온도를 가하여 솔더(12)를 매개로 상기 제1 반도체 칩(10)의 칩패드(10a)와 상부 리드(13)의 돌기부(13a)가 부착되도록 한다.
이와 같이 제1 반도체 칩(10)의 실장작업이 완료되면 동일한 방법으로 제2 반도체 칩(11)과 하부 리드(13')를 접합한다.
그런 다음, 제2 반도체 칩(11)이 실장된 하부 리드(13')의 상부에 제1 반도체 칩(10)이 실장된 상부 리드(13)를 뒤집어서 배치시키고, 그 상,하부 리드(13)(13') 사이에 접착부재(15)를 개재하여 상,하부 리드(13)(13')를 부착시킨다.
상기와 같은 상태에서, 제1 및 제2 반도체 칩(10)(11)과 상,하부 리드(13)(13')를 감싸도록 에폭시로 몰딩하여 몰딩부(16)를 형성하되, 상,하부 리드(13)(13')의 양단부는 돌출되도록 하고, 상,하면의 돌출부(13c)(13c')는 외부로 노출되도록 한다.
그런 다음, 상기 돌출부(13c)(13c')에 솔더(17)를 플래팅(PLATING)하고, 마지막으로 상기 상,하부 리드(13)(13')의 양단부에 돌출형성된 접속부(13b)(13b')를 소정의 길이로 절단하는 트리밍(TRIMING)공정을 실시하여 패키지를 완성한다.
상기와 같이 완료된 적층형 버텀 리드 패키지는 와이어 본딩이 배제되어 경박단소화 됨과 아울러 반도체 칩을 적층의 구성하여 고집적화를 이루게 된다.
제3도는 제2도의 변형예를 보인 종단면도로서, 도시된 바와 같이, 제2도와 같이 구성된 적층형 버텀 리드 패키지가 상,하 방향으로 3개를 연결하여 다층으로 구성함으로서 고집적화 한 것이다.
이러한 고집적화된 패키지를 제조하는 방법은 완성된 1개의 적층형 버텀 리드 패키지의 돌출부(13c)에 다른 적층형 버텀 리드 패키지의 돌출부(13c')를 솔더(17)를 매개로 부착하는 방법으로 3개의 적층형 버텀 리드 패키지를 연결하는 것이다.
상기에서는 버텀 리드 패키지를 상,하방향으로 3개 연결하여 다층 구성한 것을 예로 들어 설명하였으나, 꼭 그에 한정하는 것은 아니며, 필요에 따라 다수개의 패키지를 연결하여 고집적화 하는 것이 가능하다.
이상에서 상세히 설명한 바와 같이 본 발명 적층형 버텀 리드 패키지는 금속 와이어를 이용하여 전기적인 연결을 하는 와이어 본딩을 배제함으로서 패키지를 경박단소화 시키는 효과가 있고, 반도체 칩을 2개 적층함으로서 고집적화되는 효과가 있으며, 상,하부 리드의 양단부를 돌출시켜 접속부를 형성함으로서 패키지의 전기적인 검사가 용이한 효과가 있다.

Claims (6)

  1. 제1 및 제2 반도체 칩과, 그 제1 및 제2 반도체 칩의 상, 하면 양측에 설치되며 돌기부가 각각 형성된 다수개의 상, 하부 리드와, 상기 돌기부와 상기 반도체 칩의 상면에 형성된 다수개의 칩패드를 각각 연결하는 솔더와, 상기 상부 리드와 하부 리드 사이에 개재되는 접착부재와, 상기 다수개의 리드에 형성된 돌출부가 외부로 노출됨과 아울러 상기 반도체 칩, 상, 하부 리드를 감싸도록 몰딩한 몰딩부를 구비하여서 구성된 것을 특징으로 하는 적층형 버텀 리드 패키지.
  2. 제1항에 있어서, 상기 칩패드와 돌기부가 접속된 부분을 제외한 제1 및 제2 반도체 칩의 상면에는 두꺼운 폴리이미드 층이 형성된 것을 특징으로 하는 적층형 버텀 리드 패키지.
  3. 제1항에 있어서, 상기 접착부재는 솔더인 것을 특징으로 하는 적층형 버텀 리드 패키지.
  4. 제1항에 있어서, 상기 접착부재는 폴리이미드인 것을 특징으로 하는 적층형 버텀 리드 패키지.
  5. 제1항에 있어서, 상기 돌출부에는 솔더가 플래팅된 것을 특징으로 하는 적층형 버텀 리드 패키지.
  6. 제1항에 있어서, 상기 몰딩부의 양측에는 상,하부 리드가 연장되어 돌출형성된 접속부가 형성된 것을 특징으로 하는 적층형 버텀 리드 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈
KR100646971B1 (ko) * 2000-12-07 2006-11-17 주식회사 하이닉스반도체 스택 패키지 제조용 스텐실의 구조
WO2014074120A1 (en) * 2012-11-10 2014-05-15 Vishay General Semiconductor Llc Axial semiconductor package

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
US6063648A (en) * 1998-10-29 2000-05-16 Tessera, Inc. Lead formation usings grids
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6762067B1 (en) * 2000-01-18 2004-07-13 Fairchild Semiconductor Corporation Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6197618B1 (en) * 2000-05-04 2001-03-06 General Semiconductor Ireland Semiconductor device fabrication using adhesives
KR100379600B1 (ko) * 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR20030018642A (ko) 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US7148564B2 (en) * 2004-02-17 2006-12-12 Delphi Technologies, Inc. Dual-sided substrate integrated circuit package including a leadframe having leads with increased thickness
JP2005277114A (ja) * 2004-03-25 2005-10-06 Sanyo Electric Co Ltd 半導体装置
US6972372B1 (en) * 2004-05-28 2005-12-06 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using outer lead portions and exposed inner lead portions to provide interconnection
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
US7408244B2 (en) * 2005-03-16 2008-08-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and stack arrangement thereof
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20070029648A1 (en) * 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US7361531B2 (en) 2005-11-01 2008-04-22 Allegro Microsystems, Inc. Methods and apparatus for Flip-Chip-On-Lead semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
EP2015392A4 (en) * 2006-04-28 2011-09-07 Toshiba Kk HIGH FREQUENCY SEMICONDUCTOR DEVICE
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
KR100910223B1 (ko) 2006-09-29 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US8847413B2 (en) * 2007-01-15 2014-09-30 Stats Chippac Ltd. Integrated circuit package system with leads having multiple sides exposed
JP5147295B2 (ja) * 2007-05-31 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7834464B2 (en) 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US7882482B2 (en) * 2007-10-12 2011-02-01 Monolithic Power Systems, Inc. Layout schemes and apparatus for high performance DC-DC output stage
US20090127676A1 (en) * 2007-11-16 2009-05-21 Gomez Jocel P Back to Back Die Assembly For Semiconductor Devices
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8372692B2 (en) * 2010-01-27 2013-02-12 Marvell World Trade Ltd. Method of stacking flip-chip on wire-bonded chip
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
CN102569099B (zh) * 2010-12-28 2014-12-10 万国半导体(开曼)股份有限公司 一种倒装芯片的封装方法
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8629539B2 (en) 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
CN103745964A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 封装结构
CN103730444B (zh) * 2014-01-20 2017-06-27 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
JP6162643B2 (ja) * 2014-05-21 2017-07-12 三菱電機株式会社 半導体装置
US9564387B2 (en) * 2014-08-28 2017-02-07 UTAC Headquarters Pte. Ltd. Semiconductor package having routing traces therein
DE112017001206B4 (de) * 2016-03-10 2023-12-07 Mitsui High-Tec, Inc. Elektrodenverbindungsstruktur und Leiterrahmen
CN110190035A (zh) * 2019-04-26 2019-08-30 江苏长电科技股份有限公司 一种基板和框架混合的三维***级封装结构及其工艺方法
US10991644B2 (en) 2019-08-22 2021-04-27 Allegro Microsystems, Llc Integrated circuit package having a low profile
CN114300369A (zh) * 2022-03-10 2022-04-08 绍兴中芯集成电路制造股份有限公司 半导体封装结构的制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3978516A (en) * 1974-01-02 1976-08-31 Texas Instruments Incorporated Lead frame assembly for a packaged semiconductor microcircuit
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100646971B1 (ko) * 2000-12-07 2006-11-17 주식회사 하이닉스반도체 스택 패키지 제조용 스텐실의 구조
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈
WO2014074120A1 (en) * 2012-11-10 2014-05-15 Vishay General Semiconductor Llc Axial semiconductor package
US9041188B2 (en) 2012-11-10 2015-05-26 Vishay General Semiconductor Llc Axial semiconductor package

Also Published As

Publication number Publication date
DE19716668C2 (de) 1999-05-27
US5939779A (en) 1999-08-17
DE19716668A1 (de) 1997-11-20
JP2819285B2 (ja) 1998-10-30
KR970077555A (ko) 1997-12-12
JPH1056129A (ja) 1998-02-24
CN1166057A (zh) 1997-11-26
CN1064780C (zh) 2001-04-18

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