KR100486832B1 - 반도체 칩과 적층 칩 패키지 및 그 제조 방법 - Google Patents

반도체 칩과 적층 칩 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100486832B1
KR100486832B1 KR10-2003-0005866A KR20030005866A KR100486832B1 KR 100486832 B1 KR100486832 B1 KR 100486832B1 KR 20030005866 A KR20030005866 A KR 20030005866A KR 100486832 B1 KR100486832 B1 KR 100486832B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
connection
pad
circuit board
bonding
Prior art date
Application number
KR10-2003-0005866A
Other languages
English (en)
Other versions
KR20030067501A (ko
Inventor
송영희
강사윤
손민영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030067501A publication Critical patent/KR20030067501A/ko
Application granted granted Critical
Publication of KR100486832B1 publication Critical patent/KR100486832B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 칩과 이를 적층한 적층 칩 패키지 및 이들의 제조 방법에 관한 것이다. 종래 기술에 따른 적층 칩 패키지는 반도체 칩 사이에 개재된 방열판으로 인하여 경박화가 어렵고, 반도체 칩의 용이한 전기적 연결을 위해 동일한 종류의 반도체 칩이 사용되어야 하므로 다기능화 및 고성능화가 어렵다. 본 발명의 반도체 칩은 비활성면에 형성된 배선홈 안에 범프 패드와 접속 배선 및 열방출부가 형성되어 적층된 반도체 칩간의 상호 연결 및 열방출을 용이하게 구현할 수 있으며 적층 칩 패키지의 높이를 감소시킬 수 있다. 또한 상이한 종류의 반도체 칩들로 적층 칩 패키지를 구현할 수 있으므로 고성능화 및 다기능화를 실현할 수 있다.

Description

반도체 칩과 적층 칩 패키지 및 그 제조 방법{Semiconductor Chip, Chip Stack Package And Manufacturing Method}
본 발명은 반도체 소자에 관한 것으로서, 좀더 상세하게는 반도체 칩과 이를 적층한 적층 칩 패키지 및 이들의 제조 방법에 관한 것이다.
전자기기의 기능 증대와 더불어 그 크기를 감소시키려는 노력은 전자기기의 부품으로 사용되는 반도체 칩 패키지의 다기능화 및 소형화로 이어진다. 반도체 칩 패키지의 크기를 감소시키려는 시도로부터 플립 칩 기술 및 칩 스케일 패키지 기술 등이 이미 소개된 바 있다. 또한, 다기능, 대용량의 반도체 칩 패키지를 구현하기 위하여 칩 적층 기술 및 패키지 적층 기술이 제안되고 있다.
패키지 적층 기술은 일련의 제조 공정이 완료된 복수개의 반도체 패키지를 적층하는 것으로서, 신뢰성 테스트를 통과한 개개의 반도체 패키지를 적층하기 때문에 신뢰성 측면에서 우수한 장점이 있다. 그러나, 패키지를 적층한 적층 패키지는 개개의 패키지 두께만큼 적층 패키지 전체의 두께가 증가하기 때문에 경박화가 어려운 단점이 있다. 반면에, 칩 적층 기술은 하나의 패키지 내부에 복수개의 반도체 칩을 적층하는 것으로서, 전술한 적층 패키지에 비하여 그 두께가 훨씬 감소되므로 경박화에 유리한 장점이 있다. 그러나, 단일 패키지 내부에 적층 칩을 구비한 적층 칩 패키지이므로 칩으로부터 발생하는 열이 충분히 외부로 배출되지 못하는 면이 있다.
이하, 도면을 참조하여 종래 기술에 따른 적층 칩 패키지를 설명하겠다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도로서, 미국의 Vertical Circuits Inc.의 적층 칩 패키지를 나타낸 것이다. 도 1에 도시된 종래의 적층 칩 패키지(100)는 복수개의 반도체 칩(110)을 포함한다. 개개의 반도체 칩(110)은 본딩 패드(111)가 형성된 활성면(112)과 그 뒷면인 비활성면(113)을 포함한다. 본딩 패드(111)를 제외한 활성면(112)과 비활성면(113) 및 측면 전체에는 절연층(114)이 형성된다. 또한, 상위 반도체 칩(110)의 본딩 패드(111)와 하위 반도체 칩(110)의 비활성면(113)은 범프(115)로 접합된다.
적층된 반도체 칩(110) 사이에는 방열판(150)이 개재되어 열방출이 원활하게 이루어지도록 한다. 적층된 반도체 칩(110)들 중 최하부에 위치한 반도체 칩(110) 하부에는 실리콘 기판(120)이 부착된다. 적층된 반도체 칩(110)들과 실리콘 기판(120)은 전도성 접착제(160)에 의해 전기적으로 연결된다. 즉, 전도성 접착제(160)는 반도체 칩(110)의 본딩 패드(111)에 접합된 범프(115)와 그에 대응하는 실리콘 기판(120)의 회로층(도시되지 않음)을 서로 연결한다. 실리콘 기판(120)은 다시 본딩 와이어(140)를 통하여 리드 프레임(130)과 연결된다.
이러한 종래의 적층 칩 패키지(100)는 반도체 칩(110)들간의 상호 연결 및 실리콘 기판(120)과의 연결이 전도성 접착제(160)에 의하여 이루어지므로, 신호 인덕턴스(signal inductance) 및 파워/그라운드 인덕턴스(power/ground inductance)가 감소되어 신호 전달 속도가 증가되고 노이즈(noise)가 감소되는 장점을 갖는다. 그러나, 반도체 칩(110) 사이에 개재된 방열판(150)이 적층 칩 패키지(100)의 높이를 증가시키는 문제가 있다. 또한, 전도성 접착제(160)의 용이한 형성을 위해 동일한 반도체 칩(110)이 사용되어야 하므로, 적층 칩 패키지(100)의 다기능화 구현이 어렵다.
특히, 상하부 반도체 칩(110) 사이의 좁은 틈 안으로 전도성 접착제(160)를 충분히 주입하는 것이 어렵기 때문에, 전도성 접착제(160)와 본딩 패드(111) 사이에 전기적 연결 불량이 발생할 수 있다. 따라서, 종래의 칩 적층 패키지(100)는 본딩 패드(111)가 칩 중앙부에 위치한 센터 패드형 칩(center pad type chip)의 사용이 곤란하고, 도 1에 도시된 바와 같이, 본딩 패드(111)가 칩 주변부에 위치한 에지 패드형 칩(edge pad type chip)을 사용할 수 밖에 없다.
따라서, 본 발명의 목적은 전기적 연결 및 열 방출이 용이하고 우수한 반도체 칩과 적층 칩 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 경박화 및 다기능화가 가능한 적층 칩 패키지를 구현하는 데 있다.
본 발명의 또 다른 목적은 센터 패드형 반도체 칩을 사용한 적층 칩 패키지를 구현하는 데 있다.
상기 목적을 달성하기 위하여 제공되는 본 발명의 반도체 칩은 활성면과, 활성면의 뒷면인 비활성면과, 활성면과 비활성면 사이의 측면을 구비하며, 활성면에 형성된 복수개의 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 복수개의 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 복수개의 접속 배선을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 칩은 비활성면에 형성된 적어도 하나 이상의 열 방출부를 더 포함하는 것이 바람직하며, 비활성면에는 복수개의 홈이 형성되고 이 홈 안에 범프 패드와 접속 배선과 열 방출부가 형성되는 것이 바람직하다. 또한, 본 발명의 반도체 칩은 비활성면 전체에 형성되거나 홈의 표면에 형성된 절연층을 더 포함할 수 있다. 또한, 본딩 패드는 활성면의 중심축을 따라 배치되는 것이 바람직하다.
한편, 본 발명은 회로 기판과 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩과 범프와 접속 수단과 외부 접속 단자를 포함하는 적층 칩 패키지를 제공한다. 본 발명에 따른 적층 칩 패키지에 있어서, 회로 기판은 제1 접속 패드와 제2 접속 패드를 포함하며, 상위 반도체 칩과 하위 반도체 칩은 각각 활성면에 형성된 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 포함한다. 상위 반도체 칩과 하위 반도체 칩은 각각 활성면이 회로 기판을 향하도록 상기 회로 기판 위에 적층된다. 범프는 상위 반도체 칩의 본딩 패드와 하위 반도체 칩의 범프 패드를 접합시키며, 하위 반도체 칩의 본딩 패드와 회로 기판의 제2 접속 패드를 접합시킨다. 접속 수단은 상위 반도체 칩과 하위 반도체 칩의 측면에 제공되어 접속 배선과 전기적으로 연결되고 회로 기판의 제1 접속 패드에 전기적으로 연결된다. 외부 접속 단자는 회로 기판과 전기적으로 연결된다.
본 발명에 따른 적층 칩 패키지에 있어서, 상위 반도체 칩과 하위 반도체 칩은 각각 비활성면에 형성된 열 방출부를 더 포함하는 것이 바람직하며, 비활성면에는 각각 홈이 형성되고 이 홈 안에 범프 패드와 접속 배선과 열 방출부가 형성되는 것이 바람직하다. 또한, 상위 반도체 칩과 하위 반도체 칩은 각각 비활성면 전체에 형성되거나 홈의 표면에 형성된 절연층을 더 포함할 수 있다. 또한, 본딩 패드는 활성면의 중심축을 따라 배치되는 것이 바람직하다.
본 발명의 적층 칩 패키지에 있어서, 접속 수단은 전도성 접착제 또는 절연 기판에 전도성 배선이 형성된 배선 기판을 사용할 수 있다. 또한, 외부 접속 단자는 상기 회로 기판의 하부면에 형성되는 솔더 볼이거나 본딩 와이어에 의해 회로 기판과 전기적으로 연결되는 리드 프레임이다.
또한, 본 발명은 활성면에 본딩 패드가 형성된 복수개의 반도체 칩과, 각각의 반도체 칩 사이에 형성된 스크라이브 라인을 포함하는 반도체 웨이퍼를 제공하는 단계와; 활성면의 뒷면인 비활성면에 홈을 형성하는 단계와; 홈에 전도성 물질을 채워 본딩 패드에 대응하는 범프 패드와, 범프 패드로부터 연장되어 스크라이브 라인 쪽으로 노출되는 접속 배선을 형성하는 단계; 및 스크라이브 라인을 따라 웨이퍼를 절단하여 각각의 반도체 칩으로 분리하는 단계를 포함하는 반도체 칩의 제조 방법을 제공한다.
또한, 본 발명은 활성면에 형성된 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 각각 포함하는 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩을 제공하는 단계와; 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판을 제공하는 단계와; 범프를 이용하여 상위 반도체 칩의 본딩 패드와 하위 반도체 칩의 범프 패드를 접합하는 단계와; 범프를 이용하여 하위 반도체 칩의 본딩 패드와 회로 기판의 제2 접속 패드를 접합하는 단계와; 상위 반도체 칩과 하위 반도체 칩의 측면에 접속 수단을 제공하여 접속 배선에 전기적으로 연결하고 동시에 회로 기판의 제1 접속 패드에 전기적으로 연결하는 단계; 및 회로 기판에 외부 접속 단자를 전기적으로 연결하는 단계를 포함하는 적층 칩 패키지의 제조 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 칩의 사시도이고, 도 2b는 도 2a의 IIB-IIB선을 따라 절단한 단면도이다. 도 2a와 도 2b를 참조하면, 반도체 칩(210)은 복수개의 본딩 패드(211)가 형성된 활성면(212)과, 활성면(212)의 뒷면인 비활성면(213)을 포함한다. 본딩 패드(211)는 활성면(212)의 긴 중심축을 따라 2열로 배치되며, 따라서 반도체 칩(210)은 센터 패드형 칩이다. 비활성면(213)에는 복수개의 범프 패드(216)와 접속 배선(217)이 형성된다. 범프 패드(216)는 본딩 패드(211)와 대응하여 비활성면(213)의 긴 중심축을 따라 배치되며, 각각의 접속 배선(217)은 범프 패드(216)와 연결되어 반도체 칩(210)의 측면(215)까지 뻗어 있다. 범프 패드(216)와 접속 배선(217)은 반도체 칩(210)의 비활성면(213)을 소정의 패턴으로 식각하여 형성된 홈(218) 안에 형성되며, 이에 관해서는 후술할 것이다.
또한, 비활성면(213)에는 하나 이상의 열방출부(219)가 형성된다. 열방출부(219)는 열전도성이 우수한 재질, 예를 들면 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 등과 같은 금속으로 형성되며, 범프 패드(216) 등과 마찬가지로 홈(218) 내부에 형성된다. 범프 패드(216), 접속 배선(217), 열방출부(219)는 동시에 형성되는 것이 바람직하다. 반도체 칩(210)에서 발생하는 열은 열방출부(219) 뿐만 아니라 범프 패드(216)와 접속 배선(217)을 통하여 쉽게 외부로 방출된다.
비활성면(213)에는 절연층이 더 형성될 수 있다. 도 3a와 3b는 각각 본 발명의 다른 실시예에 따른 반도체 칩(210a, 210b)을 나타내는 단면도로서, 비활성면(213)의 전부(도 3a) 또는 일부(도 3b)에 절연층(201a, 201b)이 형성되어 있다. 절연층(201a, 201b)은 비활성면(213)과 활성면(212) 사이에서 신호의 상호 간섭 및 누설을 감소시키기 위한 것이다. 따라서, 전도성 물질을 인가하여 범프 패드(216), 접속 배선(217), 열방출부(219)를 형성하기 전에 비활성면(213)의 전부 또는 홈(218) 표면에만 절연층(201a, 201b)을 형성한다.
도 4 및 도 5는 본 발명에 따른 적층 칩 패키지의 두가지 실시예를 도시하고 있다.
도 4에 도시된 적층 칩 패키지(300a)는 복수개의, 예컨대 8개의, 반도체 칩(301, 302, 303, 304, 305, 306, 307, 308)을 구비한다. 각각의 반도체 칩(301∼308)은 전술한 세가지 유형의 반도체 칩 중의 하나이다. 모든 반도체 칩(301∼308)은 활성면(212)이 회로 기판(320a)을 향하도록 회로 기판(320)의 상부면(321)에 적층된다. 특히, 상위 반도체 칩(예컨대, 305)의 본딩 패드(211)와 그 하위 반도체 칩(예컨대, 304)의 범프 패드(216)는 범프(360)에 의하여 전기적, 물리적으로 연결된다. 한편, 최하위 반도체 칩(301)의 본딩 패드(211)는 범프(360)에 의하여 회로 기판(320a) 상부면(321)에 연결된다.
적층된 반도체 칩(301∼308)의 측면에는 접속 수단(330)이 접합되고, 이 접속 수단(330)의 아래쪽 끝은 회로 기판(320a)에 연결된다. 따라서, 반도체 칩의 측면으로 노출된 접속 배선(도 2a의 217)은 접속 수단(330)에 전기적, 물리적으로 연결된다. 접속 수단(330)에 대해서는 후술할 것이다. 결과적으로, 각각의 반도체 칩(예컨대, 305)은 본딩 패드(211), 범프(360), 하위 반도체 칩(예컨대, 304)의 범프 패드(216), 접속 배선(217), 접속 수단(330)을 차례대로 통하여 회로 배선(320a)까지 전기적으로 연결된다. 한편, 회로 기판(320a)의 하부면(322)에는 외부 접속 단자로서 복수개의 솔더 볼(340a)이 형성된다.
도 5에 도시된 적층 칩 패키지(300b)는 도 4의 적층 칩 패키지(300a)와 다른 유형의 외부 접속 단자를 사용한다. 도 5를 참조하면, 외부 접속 단자로서 리드 프레임(340b)이 사용되며, 리드 프레임(340b)은 회로 기판(320b)의 상부면(321)과 본딩 와이어(350)에 의해 전기적으로 연결된다. 따라서, 도 5의 회로 기판(320b)은 회로 패턴(도시되지 않음)이 상부면에만 형성되어 있다. 이와 달리, 전술한 도 4의 회로 기판(320a)은 회로 패턴(도시되지 않음)이 상부면과 하부면에 모두 형성된다. 리드 프레임(340b)의 일부와 본딩 와이어(350), 접속 수단(330) 등은 보호부(370)에 의하여 외부 환경으로부터 보호된다. 보호부(370)는 예를 들어 에폭시 몰딩 수지로 형성된다.
이어서, 도 6 및 도 7을 참조하여, 본 발명의 적층 칩 패키지에 사용되는 접속 수단의 두 가지 예를 설명한다.
도 6에 도시된 접속 수단은 전도성 접착제(330a)로서, 적층된 반도체 칩들의 측면에 도포되어 형성된다. 즉, 전도성 접착제(330a)는 반도체 칩 측면으로 노출된 접속 배선(217)들의 수직 열을 따라 형성되고, 회로 기판(320a 또는 320b)의 상부면(321)에 형성된 접속 패드(323)에 연결된다. 전도성 접착제(330a)는 상하부 반도체 칩들의 대응하는 접속 배선(217)들을 서로 연결하는 것이므로, 이웃하는 전도성 접착제(330a)끼리 서로 접촉하지 않도록 두께 및 간격을 조절한다.
한편, 도 7에 도시된 바와 같이, 배선 기판(330b)이 접속 수단으로 사용될 수 있다. 배선 기판(330b)은 절연 기판(331)에 전도성 배선(332)이 형성된 것으로서, 각각의 전도성 배선(332)은 반도체 칩 측면으로 노출된 접속 배선(217)에 접합되고, 동시에 회로 기판(320a 또는 320b) 상부면의 제1 접속 패드(323)에 연결된다. 한편, 최하위 반도체 칩은 전술한 범프(도 4 또는 도 5의 360)에 의하여 회로 기판(320a 또는 320b)의 제2 접속 패드(324)에 연결된다.
이어서, 본 발명에 따른 반도체 칩의 제조 방법을 설명한다.
도 8a에 도시된 바와 같이, 반도체 웨이퍼(200)에 복수개의 반도체 칩(210)을 형성한다. 활성면(212)에는 본딩 패드(211)들을 형성하고, 활성면(212)의 뒷면인 비활성면(213)은 칩(210)의 두께를 감소시키기 위하여 연마한다. 비활성면(213)에는, 도 8b에 도시된 바와 같이, 소정의 패턴으로 홈(218)을 형성된다. 홈(218)은 플라즈마 식각 또는 화학적 식각과 같은 식각 방법에 의하여 형성할 수 있다. 홈(218) 형성 후, 비활성면(213)의 전부 또는 홈(218)의 표면에는 절연층(도 3a의 201a 또는 도 3b의 201b)을 형성할 수도 있다. 이 절연층은 실리콘 산화물 또는 실리콘 질화물이며, 스퍼터링, 화학 기상 증착, 열 산화 등의 방법에 의하여 형성할 수 있다. 각각의 반도체 칩(210) 사이에는 절단 영역인 스크라이브 라인(280)을 형성한다. 스크라이브 라인(280)의 깊이와 폭은 홈(218)의 깊이보다 깊고 절단 도구의 폭과 거의 동일한 것이 바람직하다.
이어서, 도 8c에 도시된 바와 같이, 각각의 홈에 전도성 물질을 채워 범프 패드(216), 접속 배선(217), 열 방출부(219)를 형성한다. 특히, 접속 배선(217)은 반도체 칩(210)의 측면(215)까지 연장되어 스크라이브 라인(280) 쪽으로 노출된다. 전도성 물질은 도금 또는 스퍼터링과 같은 방법에 의하여 홈(218) 안에 형성한다. 이후, 도 8d에 도시된 바와 같이, 스크라이브 라인(280)을 따라 웨이퍼(200)를 절단하여 각각의 개별 반도체 칩(210)으로 분리한다. 이 때 고속으로 회전되는 절단 날 또는 레이저 등의 절단 도구(290)를 사용한다.
이와 같은 방법으로 제조한 반도체 칩을 사용하여 다음과 같은 방법으로 적층 칩 패키지를 제조한다. 예를 들어 도 4를 참조하면, 두 개의 반도체 칩(예컨대, 304와 305)을 적층하고 서로 접합시킨다. 두 반도체 칩 사이의 접합은 범프(360)에 의하여 이루어진다. 범프(360)는 상위 반도체 칩(305)의 본딩 패드(211) 및/또는 하위 반도체 칩(304)의 범프 패드(216)에 형성한다. 반면, 최하위 반도체 칩(301)의 본딩 패드(211)는 범프(360)를 통하여 회로 기판(320a)에 접합시킨다.
이어서, 적층된 칩들의 측면에 접속 수단(330)을 접합시킨다. 도 6의 전도성 접착제(330a)를 접속 수단으로 사용할 경우, 반도체 칩 측면으로 노출된 대응하는 접속 배선(217)들을 따라 전도성 접착제(330a)를 도포한다. 도 7의 배선 기판(330b)을 대신 사용할 경우, 전도성 배선(332)이 접속 배선(217)과 연결되도록 반도체 칩 측면에 배선 기판(330b)을 접합시킨다. 그리고 나서, 도 4에 도시된 바와 같이, 리플로우 공정을 통하여 회로 기판(320a)에 솔더 볼(340a)을 형성한다. 외부 접속 단자로 도 5의 리드 프레임(340b)를 사용할 경우 본딩 와이어(350)로 회로 기판(320b)과 리드 프레임(340b)을 연결하고 보호부(370)를 형성한다.
본 발명에 따르면, 본딩 패드에 대응하는 범프 패드와 칩 측면으로 연장되는 접속 배선이 반도체 칩의 비활성면에 형성되고, 접속 배선과 칩 측면에 접합되는 접속 수단을 통하여 적층 칩의 전기적 연결을 구현하기 때문에, 에지 패드형 칩 뿐만 아니라 센터 패드형 칩도 용이하게 적층 칩 패키지에 적용할 수 있으며, 상이한 유형의 반도체 칩을 적층하여 적층 칩 패키지의 다기능화를 구현할 수 있다.
또한, 열 방출부가 상하부 반도체 칩 사이의 공간이 아니라 반도체 칩의 비활성면에 형성되므로, 상하부 반도체 칩간의 물리적, 전기적 연결을 매개하는 범프의 두께를 줄일 수 있고, 궁극적으로 적층 칩 패키지 전체의 두께를 감소시킬 수 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도.
도 2a는 본 발명의 일 실시예에 따른 반도체 칩의 사시도.
도 2b는 도 2a의 IIB-IIB선 단면도.
도 3a는 본 발명의 다른 실시예에 따른 반도체 칩의 단면도.
도 3b는 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 단면도.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 패키지의 단면도.
도 6 및 도 7은 본 발명의 적층 칩 패키지에 사용되는 접속 수단의 두 가지 예를 나타내는 사시도.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 칩의 제조 공정도.
* 도면의 주요 부분에 대한 설명 *
200: 웨이퍼
210, 210a, 210b, 301, 302, 303, 304, 305, 306, 307, 308: 반도체 칩
211: 본딩 패드 212: 활성면 213: 비활성면
215: 측면 201a, 201b: 절연층 216: 범프 패드
217: 접속 배선 218: 홈 219: 열 방출부
300a, 300b: 적층 칩 패키지 320a, 320b: 회로 기판
321: 기판 윗면 322: 기판 밑면 323, 334: 접속 패드
330, 330a, 330b: 접속 수단 340a, 340b: 외부 접속 단자
350: 본딩 와이어 360: 범프 370: 보호부

Claims (27)

  1. 활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면을 구비하는 반도체 칩에 있어서,
    상기 활성면에 형성된 복수개의 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 복수개의 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 복수개의 접속 배선을 포함하며,
    상기 비활성면에는 복수개의 홈이 형성되며, 상기 범프 패드와 상기 접속 배선이 상기 홈 안에 형성되는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서, 상기 비활성면에 형성된 적어도 하나 이상의 열 방출부를 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 삭제
  4. 제 2항에 있어서, 상기 비활성면에는 적어도 하나 이상의 홈이 형성되며, 상기 열 방출부는 상기 홈 안에 형성되는 것을 특징으로 하는 반도체 칩.
  5. 제 1항, 제 2항 또는 제 4항 중의 어느 한 항에 있어서, 상기 비활성면 전체에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 4항에 있어서, 상기 홈의 표면에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 1항에 있어서, 상기 본딩 패드는 상기 활성면의 중심축을 따라 배치되는 것을 특징으로 하는 반도체 칩.
  8. 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판;
    활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면과, 상기 활성면에 형성된 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 접속 배선을 포함하며, 상기 활성면이 상기 회로 기판을 향하도록 상기 회로 기판 위에 접합되는 하위 반도체 칩;
    활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면과, 상기 활성면에 형성된 복수개의 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 복수개의 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 복수개의 접속 배선을 포함하며, 상기 활성면이 상기 회로 기판을 향하도록 상기 하위 반도체 칩 상부에 적층되는 적어도 하나 이상의 상위 반도체 칩;
    상기 상위 반도체 칩의 본딩 패드와 상기 하위 반도체 칩의 범프 패드를 접합시키며, 상기 하위 반도체 칩의 본딩 패드와 상기 회로 기판의 제2 접속 패드를 접합시키는 범프;
    상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 제공되어 상기 접속 배선과 전기적으로 연결되고, 상기 회로 기판의 제1 접속 패드에 전기적으로 연결되는 접속 수단; 및
    상기 회로 기판과 전기적으로 연결되는 외부 접속 단자를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 비활성면에 형성된 열 방출부를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  10. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 비활성면에는 각각 홈이 형성되며, 상기 범프 패드와 상기 접속 배선이 상기 홈 안에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  11. 제 9항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 비활성면에는 홈이 형성되며, 상기 열 방출부는 상기 홈 안에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  12. 제 8항 내지 상기 제 11항 중의 어느 한 항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 비활성면 전체에 형성된 절연층을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  13. 제 10항 또는 제 11항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 홈의 표면에 형성된 절연층을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  14. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 본딩 패드는 각각 상기 활성면의 중심축을 따라 배치되는 것을 특징으로 하는 적층 칩 패키지.
  15. 제 8항에 있어서, 상기 접속 수단은 전도성 접착제인 것을 특징으로 하는 적층 칩 패키지.
  16. 제 8항에 있어서, 상기 접속 수단은 절연 기판에 전도성 배선이 형성된 배선 기판인 것을 특징으로 하는 적층 칩 패키지.
  17. 제 8항에 있어서, 상기 외부 접속 단자는 상기 회로 기판의 하부면에 형성되는 솔더 볼인 것을 특징으로 하는 적층 칩 패키지.
  18. 제 8항에 있어서, 상기 외부 접속 단자는 본딩 와이어에 의해 상기 회로 기판과 전기적으로 연결되는 리드 프레임인 것을 특징으로 하는 적층 칩 패키지.
  19. (a) 활성면에 본딩 패드가 형성된 복수개의 반도체 칩과, 상기 각각의 반도체 칩 사이에 형성된 스크라이브 라인을 포함하는 반도체 웨이퍼를 제공하는 단계;
    (b) 상기 활성면의 뒷면인 비활성면에 홈을 형성하는 단계;
    (c) 상기 홈에 전도성 물질을 채워 상기 본딩 패드에 대응하는 범프 패드와, 상기 범프 패드로부터 연장되어 상기 스크라이브 라인 쪽으로 노출되는 접속 배선을 형성하는 단계; 및
    (d) 상기 스크라이브 라인을 따라 상기 웨이퍼를 절단하여 상기 각각의 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제 19항에 있어서, 상기 (c)단계는 열 방출부를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  21. 제 19항에 있어서, 상기 (b)단계 이후에 상기 비활성면 전체에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  22. 제 19항에 있어서, 상기 (b)단계 이후에 상기 홈에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  23. (a) 활성면에 형성된 본딩 패드와, 상기 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 각각 포함하는 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩을 제공하는 단계;
    (b) 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판을 제공하는 단계;
    (c) 범프를 이용하여 상기 상위 반도체 칩의 본딩 패드와 상기 하위 반도체 칩의 범프 패드를 접합하는 단계;
    (d) 상기 범프를 이용하여 상기 하위 반도체 칩의 본딩 패드와 상기 회로 기판의 제2 접속 패드를 접합하는 단계;
    (e) 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 접속 수단을 제공하여 상기 접속 배선에 전기적으로 연결하고 동시에 상기 회로 기판의 제1 접속 패드에 전기적으로 연결하는 단계; 및
    (f) 상기 회로 기판에 외부 접속 단자를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  24. 제 23항에 있어서, 상기 (e)단계는 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면으로 노출된 상기 접속 배선을 따라 전도성 접착제를 도포하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  25. 제 23항에 있어서, 상기 (e)단계는 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 배선 기판을 접합하여 상기 측면으로 노출된 상기 접속 배선과 상기 배선 기판의 전도성 배선을 전기적으로 연결하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  26. 제 23항에 있어서, 상기 (f)단계는 리플로우 공정을 통하여 상기 회로 기판에 솔더 볼을 형성하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  27. 제 23항에 있어서, 상기 (f)단계는 본딩 와이어를 사용하여 상기 회로 기판과 리드 프레임을 연결하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
KR10-2003-0005866A 2002-02-06 2003-01-29 반도체 칩과 적층 칩 패키지 및 그 제조 방법 KR100486832B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20020006765 2002-02-06
KR1020020006765 2002-02-06

Publications (2)

Publication Number Publication Date
KR20030067501A KR20030067501A (ko) 2003-08-14
KR100486832B1 true KR100486832B1 (ko) 2005-05-03

Family

ID=27656395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0005866A KR100486832B1 (ko) 2002-02-06 2003-01-29 반도체 칩과 적층 칩 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (2) US6849802B2 (ko)
JP (1) JP2003243606A (ko)
KR (1) KR100486832B1 (ko)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SG107595A1 (en) * 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US7602618B2 (en) * 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
TWI287805B (en) * 2005-11-11 2007-10-01 Ind Tech Res Inst Composite conductive film and semiconductor package using such film
US20060175688A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Stacked integrated circuit package system
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
US7309911B2 (en) * 2005-05-26 2007-12-18 International Business Machines Corporation Method and stacked memory structure for implementing enhanced cooling of memory devices
KR100652440B1 (ko) * 2005-10-27 2006-12-01 삼성전자주식회사 반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그스택 패키지 형성 방법
JP4934053B2 (ja) * 2005-12-09 2012-05-16 スパンション エルエルシー 半導体装置およびその製造方法
US7701045B2 (en) * 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
KR100800473B1 (ko) * 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
KR100777926B1 (ko) * 2006-08-29 2007-11-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US20080157324A1 (en) * 2006-12-28 2008-07-03 Jia Miao Tang Stacked die package with die interconnects
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR100881399B1 (ko) * 2007-08-31 2009-02-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR101361828B1 (ko) 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
US7676912B2 (en) * 2007-09-05 2010-03-16 Headway Technologies, Inc. Method of manufacturing electronic component package
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
TW200924148A (en) * 2007-11-26 2009-06-01 Ind Tech Res Inst Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
JP2009188234A (ja) * 2008-02-07 2009-08-20 Minami Kk 半導体のスタック方法及びその方法によりスタックした半導体を用いる半導体パッケージ
JP5763924B2 (ja) 2008-03-12 2015-08-12 インヴェンサス・コーポレーション ダイアセンブリを電気的に相互接続して取り付けられたサポート
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
US7846772B2 (en) * 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US20100055840A1 (en) * 2008-08-29 2010-03-04 Huang Chung-Er Electronic packaging structure and a manufacturing method thereof
US20100140750A1 (en) * 2008-12-10 2010-06-10 Qualcomm Incorporated Parallel Plane Memory and Processor Coupling in a 3-D Micro-Architectural System
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
US8328218B2 (en) * 2009-07-13 2012-12-11 Columbia Cycle Works, LLC Commuter vehicle
US8183678B2 (en) * 2009-08-04 2012-05-22 Amkor Technology Korea, Inc. Semiconductor device having an interposer
US8664748B2 (en) * 2009-08-17 2014-03-04 Mosaid Technologies Incorporated Package-level integrated circuit connection without top metal pads or bonding wire
WO2011049710A2 (en) 2009-10-23 2011-04-28 Rambus Inc. Stacked semiconductor device
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8541887B2 (en) 2010-09-03 2013-09-24 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8653639B2 (en) * 2011-06-09 2014-02-18 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
KR101959395B1 (ko) * 2012-07-06 2019-03-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
CN103855040B (zh) * 2012-12-04 2016-12-21 讯忆科技股份有限公司 半导体芯片封装的导接线路的形成方法
CN103887262A (zh) * 2012-12-19 2014-06-25 日月光半导体制造股份有限公司 堆叠式封装件与其制造方法
AT515101B1 (de) * 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
TWI550823B (zh) * 2014-04-10 2016-09-21 南茂科技股份有限公司 晶片封裝結構
KR102237978B1 (ko) * 2014-09-11 2021-04-09 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN109755215B (zh) * 2017-11-02 2021-07-27 长鑫存储技术有限公司 半导体封装件及其制造方法
KR102653893B1 (ko) * 2018-03-22 2024-04-02 삼성전자주식회사 반도체 패키지
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法
GB2575038B (en) * 2018-06-25 2023-04-19 Lumentum Tech Uk Limited A Semiconductor Separation Device
CN113113367A (zh) * 2020-01-13 2021-07-13 华为技术有限公司 芯片、芯片的制造方法和电子设备
CN113097245A (zh) * 2021-03-11 2021-07-09 长江先进存储产业创新中心有限责任公司 一种半导体芯片的形成方法及半导体芯片
CN117690898A (zh) * 2022-09-02 2024-03-12 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法
CN116093044B (zh) * 2023-04-10 2023-09-01 北京华封集芯电子有限公司 多芯片集成方法及结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US6910268B2 (en) * 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages

Also Published As

Publication number Publication date
JP2003243606A (ja) 2003-08-29
US6849802B2 (en) 2005-02-01
US20030146012A1 (en) 2003-08-07
US7208343B2 (en) 2007-04-24
US20050101056A1 (en) 2005-05-12
KR20030067501A (ko) 2003-08-14

Similar Documents

Publication Publication Date Title
KR100486832B1 (ko) 반도체 칩과 적층 칩 패키지 및 그 제조 방법
KR101387701B1 (ko) 반도체 패키지 및 이의 제조방법
US8119446B2 (en) Integrated chip package structure using metal substrate and method of manufacturing the same
EP1471571B1 (en) Semiconductor device and manufacturing method thereof
US7595222B2 (en) Semiconductor device and manufacturing method thereof
KR100511728B1 (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
US9030029B2 (en) Chip package with die and substrate
US7545048B2 (en) Stacked die package
US7948089B2 (en) Chip stack package and method of fabricating the same
KR101801137B1 (ko) 반도체 장치 및 그 제조 방법
KR100565961B1 (ko) 3차원 적층 칩 패키지 제조 방법
JP3660918B2 (ja) 半導体装置及びその製造方法
US11955449B2 (en) Stacked semiconductor package
US8361857B2 (en) Semiconductor device having a simplified stack and method for manufacturing thereof
KR20210013429A (ko) 반도체 패키지 및 그의 제조 방법
US8470640B2 (en) Method of fabricating stacked semiconductor package with localized cavities for wire bonding
JP4334397B2 (ja) 半導体装置及びその製造方法
KR20210072181A (ko) 반도체 패키지 및 그의 제조 방법
US20050082658A1 (en) Simplified stacked chip assemblies
KR20210069166A (ko) 반도체 패키지
CN116995049A (zh) 一种转接板、封装结构及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee