KR100632330B1

KR100632330B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100632330B1
Application number: KR1020040080389A
Authority: KR
Inventors: 다나까도모하루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-10-10
Filing date: 2004-10-08
Publication date: 2006-10-11
Also published as: KR20050035097A; JP2005116119A; US6850439B1

Abstract

메모리 트랜지스터를 블록 분리용 트랜지스터로서 이용하여 소거 블록을 설정하는 불휘발성 반도체 기억 장치를 제공한다. 불휘발성 반도체 기억 장치는, 복수의 전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속되어 구성된 NAND 스트링이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 소거, 기입 및 판독을 행하기 위한 소거/기입/판독 제어 회로를 갖고, 상기 메모리 셀 어레이의 각 NAND 스트링 내의 적어도 하나의 메모리 트랜지스터가, 상기 메모리 셀 어레이를 각각 데이터 소거의 단위로 되는 복수 블록으로 분할하기 위한 블록 분리용 트랜지스터로서 제어된다.

메모리 셀 어레이, NAND 스트링, 메모리 트랜지스터, 블록 분리용 트랜지스터, 제어 게이트

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 NAND 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 2는 동 플래시 메모리의 메모리 셀 어레이 구성을 도시하는 도면.

도 3은 동 메모리 셀 어레이의 보다 구체적인 구성을 도시하는 도면.

도 4는 동 메모리 셀 어레이의 비트선을 따라 취한 단면 구조를 도시하는 도면.

도 5는 동 메모리 셀 어레이의 워드선을 따라 취한 단면 구조를 도시하는 도면.

도 6은 동 메모리 셀 어레이의 선택 게이트선을 따라 취한 단면 구조를 도시하는 도면.

도 7은 동 플래시 메모리의 컬럼 제어 회로에서의 데이터 기억 회로의 구성을 도시하는 도면.

도 8은 동 플래시 메모리의 데이터 임계값 분포를 도시하는 도면.

도 9는 동 플래시 메모리의 블록 BLKi-1 선택 시의 동작 바이어스 조건을 도시하는 도면.

도 10은 동 플래시 메모리의 블록 BLKi 선택 시의 동작 바이어스 조건을 도 시하는 도면.

도 11은 동 플래시 메모리의 블록 분리용 트랜지스터 선택 시의 동작 바이어스 조건을 도시하는 도면.

도 12는 동 플래시 메모리의 데이터 기입 제어 흐름을 도시하는 도면.

도 13은 동 플래시 메모리의 블록 분리용 트랜지스터의 기입 제어 흐름을 도시하는 도면.

도 14는 다른 실시예에 따른 메모리 셀 어레이의 구성을 도시하는 도면.

도 15는 또 다른 실시예에 따른 메모리 셀 어레이의 구성을 도시하는 도면.

도 16은 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 17은 동 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 18a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 18b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 18c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 18d는 게임 기기에 적용한 실시예를 도시하는 도면.

도 18e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 18f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 18g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 18h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 도시하는 도면.

도 18i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 18j는 PC 카드에 적용한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 컬럼 제어 회로

3 : 로우 제어 회로

4 : 소스선 제어 회로

5 : 웰 제어 회로

6 : 데이터 입출력 버퍼

7 : 커맨드 인터페이스

8 : 스테이트 머신

BLKi : 블록

M0-M9 : 메모리 트랜지스터

M4, M5 : 블록 분리용 트랜지스터(메모리 트랜지스터)

S1, S2 : 선택 게이트 트랜지스터

9 : 실리콘 기판

11 : p형 웰

16 : 감지 증폭기

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관 한 것으로, 특히 NAND형 플래시 메모리에 관한 것이다.

플래시 메모리는, 메모리 셀(메모리 트랜지스터)의 부유 게이트의 전하량에 따라 서로 다른 임계값 전압을 데이터로서 기억한다. 예를 들면, 마이너스의 임계값 상태를 논리 "1" 데이터, 플러스의 임계값 상태를 논리 "0" 데이터로서 기억한다. 데이터 재기입(소거 및 기입)은, 메모리 셀의 부유 게이트의 전하량을 전기적으로 변화시킴으로써 행해진다.

플래시 메모리 중 하나로 NAND형 플래시 메모리가 있다. 이 플래시 메모리에서는, 복수의 메모리 셀이 직렬로 접속되어, NAND 스트링(셀 유닛)을 구성한다. NAND 스트링의 일단은, 제1 선택 게이트 트랜지스터를 통해 비트선에, 타단은 제2 선택 게이트 트랜지스터를 통해 소스선에 접속된다. NAND 스트링 내에서 복수의 메모리 셀은, 인접하는 것끼리에서 소스, 드레인 확산층을 공유한다. 따라서, 1개의 메모리 셀에 대한 선택 게이트 트랜지스터나 컨택트부의 영역의 비를, NOR형과 비교하여 작게 할 수 있어, 고밀도의 플래시 메모리가 실현되어 있다.

NAND 스트링 중의 선택된 메모리 셀 이외의 메모리 셀은 기입 혹은 판독 중에 전류 경로로 되도록 제어함으로써, NAND 스트링 내에서 선택적으로 메모리 셀의 기입 혹은 판독이 가능하다. 소거는 일반적으로, NAND 스트링 내의 메모리 셀 전부가 동시에 선택되어, 일괄 소거된다.

보다 구체적으로 설명하면, 셀 어레이는, 워드선을 따라 배열되는 복수의 메모리 셀의 집합이 1페이지 혹은 2페이지를 구성하고, 또한 워드선 방향으로 배열되는 복수의 NAND 스트링의 집합이 1블록을 구성한다. 그리고 데이터 판독 혹은 기 입은 페이지 단위로 행해지며, 데이터 소거는 블록 단위로 행해진다.

NAND형 플래시 메모리는, 최소 가공 치수를 작게 함으로써, NAND 스트링 자체의 치수를 작게 할 수 있지만, 선택 게이트 트랜지스터나 컨택트부는 그 가공 치수의 미세화만큼은 축소되어 있지 않다. 이러한 문제에 대하여, 선택 게이트 트랜지스터의 배선 구조를 개량하여, NAND형 플래시 메모리의 고밀도화를 도모하는 기술은 제안되어 있다(예를 들면, 특허 문헌1 참조).

한편, NAND 스트링을 구성하는 메모리 셀의 수를 증가시킴으로써, 플래시 메모리의 고밀도를 유지하고자 하면, 데이터 소거의 단위가 커져, 사용하는데 불편하게 된다. 이 점에 관하여, 페이지 단위 혹은 복수 페이지를 포함하는 서브 블록 단위로 데이터 소거를 행하는 기술이 제안되어 있다(예를 들면, 특허 문헌2 참조). 또한, 1블록을 분리용 트랜지스터에 의해 복수의 서브 블록으로 나누어, 각 서브 블록을 소거 단위로 하는 기술도 제안되어 있다(예를 들면, 특허 문헌3 참조).

[특허 문헌1]

일본 특개2002-26153호 공보

[특허 문헌2]

일본 특개평11-176177호 공보

[특허 문헌3]

일본 특개2000-222895호 공보

종래의 NAND 플래시 메모리의 셀 어레이 구성을 변경하지 않고, 페이지 단위 혹은 서브 블록 단위로 데이터 소거를 행하는 방식에서는, 데이터 재기입 시, 비선택 서브 블록의 메모리 셀에 소거 스트레스나 기입 스트레스가 걸린다. 이 때문에, 데이터 재기입 횟수가 제한된다고 하는 문제가 있다.

이에 대하여, 블록 내에 분리용 트랜지스터를 배치하는 방식을 이용하면, 비선택 서브 블록의 소거 스트레스나 기입 스트레스를 작게 할 수 있다. 그러나, 소거 스트레스나 기입 스트레스를 억제하면서, 서브 블록 분리를 확실하게 하기 위해서는, 분리용 트랜지스터의 임계값을 최적값으로 조정할 수 있는 것이 요망된다.

본 발명은, 메모리 트랜지스터를 블록 분리용 트랜지스터로서 이용하여 소거 블록을 설정하는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 복수의 전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속되어 구성된 NAND 스트링이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 소거, 기입 및 판독을 행하기 위한 소거/기입/판독 제어 회로를 갖고, 상기 메모리 셀 어레이의 각 NAND 스트링 내의 적어도 하나의 메모리 트랜지스터가, 상기 메모리 셀 어레이를 각각 데이터 소거의 단위로 되는 복수 블록으로 분할하기 위한 블록 분리용 트랜지스터로서 제어되는 것을 특징으로 한다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 따른 플래시 메모리의 기능 블록 구성을 도시 한다. 메모리 셀 어레이(1)는, 전기적 재기입 가능한 불휘발성 메모리 트랜지스터(메모리 셀)가 매트릭스 형상으로 배치되어 구성되어 있다. 메모리 셀 어레이(1)의 비트선을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 또한, 메모리 셀로부터의 데이터 판독을 행하는 컬럼 제어 회로(2)가 메모리 셀 어레이(1)에 인접하여 설치되어 있다. 컬럼 제어 회로(2)는, 셀 데이터를 판독하기 위한 감지 증폭기 회로, 판독 및 기입 데이터를 보유하는 데이터 래치, 및 컬럼 선택 게이트를 갖는다.

메모리 셀 어레이(1)의 워드선을 선택하고, 선택 및 비선택 워드선에 소거, 기입, 판독에 필요한 전압을 인가하기 위해 로우 제어 회로(3)가 설치되어 있다. 즉 로우 제어 회로(3)는, 워드선을 선택하는 로우 디코더와, 선택 및 비선택 워드선에 소정의 구동 전압을 인가하는 워드선 드라이버를 포함한다. 또한, 메모리 셀 어레이(1)의 공통 소스선을 제어하는 소스선 제어 회로(4)와 메모리 셀 어레이(1)가 형성된 p형 웰의 전압을 제어하는 웰 제어 회로(5)가 설치되어 있다.

즉 이들 제어 회로(2, 3, 4, 5)는, 메모리 셀 어레이(1)의 각 부에 동작 모드에 따라 필요한 제어 전압을 인가하여, 데이터의 소거 판독 및 기입을 행하기 위한 소거/기입/판독 제어 회로를 구성하고 있다.

외부의 호스트 디바이스(표시 없음)에 I/O 단자를 통해 접속되며, 기입 데이터의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행하는 데이터 입출력 버퍼(6)가 설치된다. 데이터 입출력 버퍼(6)는, 수취한 기입 데이터를 컬럼 제어 회로(2)에 보내고, 컬럼 제어 회로(2)로부터 판독한 데이터를 수 취하는 것 외에, 메모리 셀의 선택을 행하기 위해, 외부로부터의 어드레스 데이터를 컬럼 제어 회로(2)나 로우 제어 회로(3)에 스테이트 머신(8)을 통해 보낸다. 커맨드 인터페이스(7)는, 호스트 디바이스로부터의 외부 제어 신호를 받아, 데이터 입출력 버퍼(6)에 입력된 데이터가 기입 데이터인지 커맨드 데이터인지 어드레스 데이터인지를 판단하고, 커맨드 데이터이면 수취하여 커맨드 신호로서 스테이트 머신(8)에 전송한다.

스테이트 머신(8)은, 플래시 메모리 전체의 관리를 행한다. 즉 호스트 디바이스로부터의 커맨드를 받아, 판독, 기입, 소거의 제어나, 데이터의 입출력 제어를 행한다.

도 2는 메모리 셀 어레이(1)의 구성을 도시하는 도면이다. 메모리 셀 어레이(1)는 복수의 블록 BLK0-1023으로 분할되어 있다. 각 블록 BLKi는 데이터 소거의 단위이다. 도 3은 메모리 셀 어레이(1)의 구성을 상세히 도시하고 있다. 메모리 셀(메모리 트랜지스터)은, 상호 교차하는 비트선 BL과 워드선의 각 교차부에 배치된다. 여기서는, 10개의 메모리 트랜지스터 M0-M9가 직렬 접속되어, NAND 스트링(NAND 셀 유닛) NU를 구성하고 있다. 각 NAND 스트링의 양 단부에는, 선택 게이트 트랜지스터 S1, S2가 배치되어 있다.

즉, NAND 스트링 NU의 일단은 선택 게이트 트랜지스터 S1을 통해 비트선 BL에 접속되며, 타단은 선택 게이트 트랜지스터 S2를 통해 공통 소스선 CELSRC에 접속된다. 10개의 메모리 트랜지스터 M0-M9 중, 공통 소스선 컨택트측의 4개의 메모리 트랜지스터 M0-M3의 제어 게이트는 각각, 워드선 WL0-WL3에 접속되며, 비트선 컨택트측의 4개의 메모리 트랜지스터 M6-M9의 제어 게이트는 각각 워드선 WL4-WL7에 접속된다.

이 실시예에서, NAND 스트링 NU를 구성하는 10개의 메모리 트랜지스터 M0-M9 중, 중앙부에 배치된 연속하는 2개의 메모리 트랜지스터 M4, M5는, 데이터 기억에는 이용되지 않고, 블록 분리용 트랜지스터로서 이용된다. 따라서, 이들 블록 분리용 트랜지스터 M4, M5의 제어 게이트는, 워드선 WL과 동시에 이들과 병행하도록 형성된 블록 분리용 게이트선 SGI0, SGI1에 접속된다. 선택 게이트 트랜지스터 S1, S2의 게이트는, 워드선 WL과 병행하는 선택 게이트선 SGD, SGS에 각각 접속되어 있다.

이 실시예에서는, 메모리 셀 어레이(1)의 1NAND 스트링 길이의 범위가, 메모리 트랜지스터 M4, M5를 제어하는 블록 분리용 게이트선 SGI0, SGI1을 사이에 두고, 비트선 방향으로 블록 BLKi-1, BLKi로 2분할되며, 각각이 독립적으로 데이터 소거되는 데이터 소거 단위로 된다. 즉, 통상의 NAND 플래시 메모리에서는, 1NAND 스트링 길이의 범위가 데이터 소거 단위인 1블록으로 되어 있었던 데 대하여, 이 실시예에서는 종래의 1블록이 둘로 나누어져 있다.

짝수번째의 비트선 BLe0-BLe4225와 홀수번째의 비트선 BLo0-BLo4225에 연결되는 메모리 셀에서는, 상호 독립적으로 데이터의 기입과 판독이 행해진다. 즉, 1개의 워드선 WL에 연결되는 8512개의 메모리 트랜지스터 중, 짝수번째의 비트선 BLe에 접속되는 4256개의 메모리 트랜지스터에 대하여 동시에 데이터의 기입과 판독이 행해진다. 각 메모리 트랜지스터가 1비트의 데이터를 기억하는 것으로 하여, 4256개의 메모리 셀의 데이터가 1페이지를 구성한다. 마찬가지로, 홀수번째의 비트선 BLo에 접속되는 4256개의 메모리 트랜지스터로 별도의 페이지가 구성되며, 페이지 내의 메모리 트랜지스터에 대하여 동시에 데이터의 기입과 판독이 행해진다.

도 4는 메모리 셀 어레이(1)의 비트선 BL을 따라 취한 단면 구조를 도시하고 있다. p형 실리콘 기판(9) 상에 n형 웰(10)이 형성되며, 그 속에 p형 웰(11)이 형성되고, 메모리 셀 어레이(1)는 이 p형 웰(11) 내에 형성된다. 각 메모리 트랜지스터는, 인접 메모리 트랜지스터와 공유되는 n형 소스, 드레인 확산층(12)과, 부유 게이트 FG와 제어 게이트 CG와의 적층 게이트 구조를 갖는다. 제어 게이트 CG는, 복수의 메모리 트랜지스터에 연속하도록 패터닝되어, 워드선 WL로 된다.

블록 분리용 트랜지스터로서 이용되는 메모리 트랜지스터도, 다른 메모리 트랜지스터와 마찬가지의 적층 게이트 구조를 갖는다. 이들 블록 분리용 트랜지스터의 제어 게이트는, 워드선과 마찬가지로 패터닝되지만, 이들은 블록 분리용 게이트선 SGI0, SGI1로 된다. NAND 스트링의 양 단부의 선택 게이트 트랜지스터 S1, S2도, 기본적으로는 메모리 트랜지스터 M과 마찬가지의 구조이지만, 부유 게이트 FG와 제어 게이트 CG에 대응하는 적층 게이트는, 이중 구조의 선택 게이트선 SGD, SGS로서 패터닝된다. 워드선 WL, 선택 게이트선 SGD, SGS, 블록 분리용 게이트선 SGI0, SGI1은, 로우 제어 회로(3)에 접속된다.

NAND 스트링의 일단(선택 게이트 트랜지스터 S1의 드레인 확산층)은, 컨택트 플러그(21a)를 통해, 층간 절연막(20a) 상에 형성된 제1 층 메탈에 의한 중계 배선(22a)에 접속된다. 이 중계 배선(22a)은 또한, 컨택트 플러그(23)를 통해, 층간 절연막(20b) 상에 형성된 제2 층 메탈에 의한 비트선(BL)(24)에 접속된다. 비트선 BL은 컬럼 제어 회로(2)에 접속된다.

NAND 스트링의 타단(선택 게이트 트랜지스터 S2의 소스 확산층)은, 컨택트 플러그(21b)를 통해, 제1 층 메탈 배선인 공통 소스선(CELSRC)(22b)에 접속된다. 공통 소스선 CELSRC는 소스선 제어 회로(4)에 접속된다. 또한 층간 절연막(20a) 상에는, n형 웰(10)과 p형 웰(11)에 동시에 접속되는 웰 배선(22c)이 제1 층 메탈에 의해 형성된다. 이 웰 배선(22c)은, 웰 제어 회로(5)에 접속된다.

도 5 및 도 6은 각각, 메모리 셀 어레이(1)의 워드선 WL 및 선택 게이트선 SGD(SGS)를 따라 취한 단면 구조를 도시하고 있다. 이 방향에서는, 각 메모리 트랜지스터는 STI(Shallow Trench Isolation)법에 의해 형성된 소자 분리 절연막(25)에 의해 상호 분리되어 있다. 소자 분리 절연막(25)에 의해 구획된 각 소자 형성 영역에, 터널 산화막(14)을 개재하여 부유 게이트 FG가 형성되며, 그 위에 ONO막(15)을 개재하여 제어 게이트 CG가 형성된다. 제어 게이트 CG는 상술한 바와 같이 워드선 WL로서 연속한다. 분리용 게이트선 SGI0, SGI1을 따라 취한 단면 구조도, 이 워드선 WL을 따라 취한 단면 구조와 동일하다.

선택 게이트선 SGD(혹은 SGS)를 따라 취한 단면에서는, 도 6에 도시한 바와 같이, 부유 게이트 분리는 행해지지 않고, 2층의 적층 배선으로 된다. 이들 상하 배선은, 메모리 셀 어레이(1)의 단 혹은 일정수의 비트선마다 컨택트시킨다.

도 7은 컬럼 제어 회로(2)의 주요 부분의 구성을 도시하고 있다. 동일 컬럼 번호의 짝수번 비트선 BLe와 홀수번 비트선 BLo의 2개(예를 들면 BLe5와 BLo5)에 대하여 하나의 감지 증폭기(겸 데이터 래치)(16)가 설치된다. 비트선 BLe, BLo 중 어느 1개가 선택되어 감지 증폭기(16)에 접속되어, 데이터 기입 혹은 판독이 행해진다. 즉 신호 EVENBL이 "H" 레벨, 신호 ODDBL이 "L" 레벨로 되면, NMOS 트랜지스터 Qn1이 온으로 되어, 짝수번 비트선 BLe가 선택되어 감지 증폭기(16)에 접속된다. 신호 EVENBL이 "L" 레벨, 신호 ODDBL이 "H" 레벨로 되면, NMOS 트랜지스터 Qn2가 온으로 되어, 홀수번 비트선 BLo가 선택되어 감지 증폭기(16)에 접속된다. 신호 EVENBL은 모든 짝수번째의 비트선 BLe에, 신호 ODDBL은 모든 홀수번째의 비트선 BLo에 공통이다. 비선택의 비트선 BL은, 도시되어 있지 않은 회로에 의해 제어된다.

감지 증폭기(16)는 2치 데이터 기억부 DS를 갖는다. 데이터 기억부 DS는 데이터 입출력선(I/O선)을 통해 데이터 입출력 버퍼(6)와 접속되어, 외부로부터 입력된 기입 데이터나 외부에 출력하는 판독 데이터를 기억한다. 또한, 기입 후에 메모리 셀의 임계값을 확인하는, 기입 검증 시의 검출 결과가 기억된다.

도 8은 실시예에 따른 플래시 메모리의 메모리 트랜지스터의 임계값 분포를 도시하는 도면이다. 메모리 트랜지스터의 임계값이 마이너스인 상태(소거 상태)가 데이터 "1"이다. 이 메모리 트랜지스터에 기입 데이터 "0"을 공급하면, 플러스의 임계값 상태의 데이터 "0"으로 된다. 기입 데이터가 "1"일 때는, 메모리 트랜지스터의 상태는 변화되지 않고, 데이터 "1"을 보유한다.

"0" 데이터의 기입은, 선택 메모리 트랜지스터의 부유 게이트에 전자를 주입하는 동작에 의해 행해진다. 구체적으로 NAND형 플래시 메모리에서는, 채널로부터 의 FN 터널링에 의한 부유 게이트에의 전자 주입을 이용한다. 데이터 소거는, 선택 블록 내의 모든 메모리 트랜지스터의 부유 게이트의 전자를 채널에 방출시키는 동작으로서 행해진다.

데이터 판독은, 선택 메모리 트랜지스터에 판독 전압을 인가하여, 셀 전류가 흐르는지의 여부를 판정한다. 구체적으로, 도 8의 경우, 임계값이 0V 이하이면 데이터 "1", 임계값이 0V 이상이면 데이터 "0"으로 간주된다. 즉, 선택 메모리 트랜지스터의 제어 게이트(워드선)에 판독 전압 Vref=0V를 인가하여, 데이터 판정이 행해진다.

블록 분리용 게이트선 SGI(SGI0, SGI1)에 연결되는 메모리 트랜지스터 M4, M5도 그 임계값은 전기적으로 제어 가능하다. 이 실시예에서는, 이들 메모리 트랜지스터(블록 분리용 트랜지스터)의 임계값은, 출하 전에 예를 들면 1V로 양호한 정밀도로 설정되며, 그 후 통상의 소거나 기입 시에 변화되지 않는다. 이 분리용 게이트선 SGI에 연결되는 메모리 트랜지스터는, 블록 단위의 데이터 소거 시에, 선택 블록과 이것에 인접하는 비선택 블록과의 사이를 분리하는 역할을 한다.

이하에 이 실시예의 NAND 플래시 메모리의 동작을 설명한다.

도 9는 워드선 WL0-WL3의 범위로서 정의되는 블록 BLKi-1과, 워드선 WL4-7의 범위로서 정의되는 블록 BLKi 중, 전자가 선택되었을 때의 데이터 소거, 기입, 판독, 및 기입 검증 시의 각 부의 전압을 도시하고 있다. 기입과 판독은, 블록 BLKi-1 내의 워드선 WL1과 짝수번째의 비트선 BLe가 선택된 경우이다.

데이터 소거 시에는, p형 웰(11)에 소거 전압 Vera=20V를 인가하고, 선택된 블록 BLKi-1의 모든 워드선 WL0-WL3에 0V를 공급한다. 이에 의해, 선택 블록 BLKi-1의 모든 메모리 트랜지스터는 부유 게이트 FG로부터 전자가 방출되어 임계값이 마이너스로 되어, "1" 데이터(소거 상태)로 된다. 비선택 블록 BLKi의 워드선 WL4-WL7, 선택 게이트선 SGD, SGS, 블록 분리 게이트선 SGI0, SGI1 및 비트선 BL은 부유 상태로 된다. 이에 의해 비선택 블록 BLKi에서는, 워드선 WL4-7이 p형 웰(11)과의 용량 결합에 의해 20V 가깝게 승압되어, 소거 동작이 행해지지 않는다.

이상과 같이 데이터 소거 시, 비선택 블록의 워드선 WL4-WL7과 함께, 블록 분리용 게이트선 SGI0, SGI1도 부유 상태로 된다. 이와 같이, 비선택 블록의 워드선과 선택 블록의 워드선 사이에 블록 분리용 게이트선이 끼워지기 때문에, 비선택 블록의 워드선이 선택 블록의 워드선과 직접 용량 결합하지 않는다. 이에 의해, 데이터 소거 시의 비선택 블록의 소거 스트레스가 작아진다.

데이터 기입 시에는, 선택된 비트선 BLe에, "0" 기입 시에는 0V를, "1" 기입(기입 금지) 시에는 Vdd(=1.8V∼3V)를 공급한다. 선택 워드선 WL1에는 기입 전압 Vpgm=12V∼20V를, 선택 블록 BLKi-1 내의 비선택 워드선 WL0-WL3에는 선택된 "1" 기입의 메모리 트랜지스터의 채널을 상승시키도록, 10V의 전압을 인가한다. 비선택 블록 BLKi의 워드선 WL4-WL7에는, 이들에 연결되는 메모리 트랜지스터를 데이터에 의존하지 않고 온시키는 데 필요한, Vdd보다 높은 중간 전압 Vm=4.5V(도 8에 도시함)를 인가한다. 또한 비트선측의 선택 게이트선 SGD에는, "0" 기입의 NAND 스트링의 채널에 0V를 전송하고, "1" 기입의 NAND 스트링으로부터는 전하가 새지 않도록, Vdd를 인가한다. 블록 분리용 게이트선 SGI0, SGI1에도 Vdd를 인가하고, 소 스선측의 선택 게이트선 SGS는 0V로 한다.

이에 의해, "0" 데이터가 공급된 선택 비트선 BLe와 선택 워드선 WL1에 의해 선택되는 메모리 트랜지스터에서는, 부유 게이트 FG에 전자가 주입되어 임계값이 상승한다. "1" 데이터가 공급된 선택 비트선 BLe와 선택 워드선 WL1에 의해 선택되는 메모리 트랜지스터에서는, 제어 게이트가 용량 결합에 의해 전위 상승하여, 부유 게이트 FG에 전자가 주입되지 않는다.

이상의 기입 시, 비선택 블록 BLKi의 워드선 WL4-WL7에 인가되는 전압 4.5V는, 선택 블록 BLKi-1 내의 비선택 워드선 WL0, WL2, WL3에 인가되는 10V보다 충분히 낮다. 따라서 비선택 블록의 메모리 트랜지스터의 기입 스트레스가 작게 억제된다.

판독은, 선택된 워드선 WL1에 판독 전압 Vref=0V를 인가하여 행한다. 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터나 선택 게이트 트랜지스터는 모두 충분히 도통하여 전류 경로를 형성하도록, 선택 게이트선 SGD, SGS, 블록 분리용 게이트선 SGI0, SGI1, 및 비선택 워드선 WL0, WL2-WL7에는 중간 전압 Vm=4.5V를 인가한다.

이에 의해, 선택된 메모리 트랜지스터의 임계값이 판독 전압 이하이면, 비트선 BLe와 공통 소스선 CELSRC간이 도통하여, 프리차지된 비트선 BLe는 저레벨 L로 된다. 선택된 메모리 트랜지스터의 임계값이 판독 전압 이상이면, 비트선 BLe와 공통 소스선 CELSRC간이 비도통으로, 비트선 BLe의 전위는 비교적 높은 레벨 H를 유지한다.

기입 검증은, 선택된 워드선 WL1에, 도 8에 도시한 검증 전압 Vv=0.4V를 인가하는 것 외에는, 통상의 데이터 판독과 동일하다. "0" 기입 메모리 셀의 임계값이 검증 전압 Vv 이하이면, 비트선 BLe와 공통 소스선 CELSRC가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다(기입 "페일"). "0" 기입 메모리 셀의 임계값이 검증 전압 Vv 이상이면, 비트선 BLe와 공통 소스선 CELSRC가 비도통으로, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다(기입 "패스").

실제의 데이터 기입은, 기입 펄스 전압 인가 동작과 그 후의 기입 검증 동작을 포함하는 기입 사이클을, 선택 페이지의 모든 메모리 셀이 기입 완료될 때까지 반복함으로써, 행해진다.

도 10은, 도 9와 반대로, 인접하는 블록 BLKi-1, BLKi 중, 비트선 컨택트측의 블록 BLKi가 선택된 경우의 소거, 기입, 판독 및 기입 검증 시의 각 부의 전압을 도시하고 있다. 기입과 판독은, 워드선 WL5와 짝수번째의 비트선 BLe가 선택된 경우이다.

데이터 소거는, p형 웰(11)에 소거 전압 Vera=20V를, 선택 블록 BLKi의 모든 워드선 WL4-WL7에 0V를 공급한다. 이에 의해, 선택 블록 BLKi의 메모리 트랜지스터는, 부유 게이트 FG의 전자가 방출되게 되어 임계값이 마이너스인 "1" 데이터로 된다. 비선택 블록 BLKi-1의 워드선 WL0-WL3, 선택 게이트선 SGD, SGS, 블록 분리 게이트선 SGI0, SGI1 및 비트선 BL은 부유 상태로 된다. 이에 의해, 비선택 블록의 메모리 트랜지스터의 제어 게이트는, p형 웰(11)과의 용량 결합에 의해 20V 가깝게 승압되어, 소거되지 않는다.

이 데이터 소거에서, 블록 분리용 메모리 트랜지스터가 있는 결과, 비선택 블록에서의 소거 스트레스가 작아지는 것은, 도 9의 경우와 마찬가지이다.

기입 시에는, 선택된 비트선 BLe에, "0" 기입 시에는 0V를, "1" 기입(기입 금지) 시에는 Vdd(=1.8V∼3V)를 공급한다. 선택 워드선 WL5에는 기입 전압 Vpgm=12V∼20V를, 선택 블록 BLKi 내의 비선택 워드선 WL4, WL6, WL7에는 "1" 기입의 메모리 트랜지스터의 채널을 상승시키도록, 10V의 전압을 인가한다. 여기까지는, 도 9의 경우와 마찬가지이다.

블록 분리용 트랜지스터는, 선택 블록 BLKi와 비선택 블록 사이를 분리하기 위해 오프로 하면 되기 때문에, 블록 분리용 게이트선 SGI0, SGI1에는 0V를 공급한다. 비선택 블록 BLKi-1의 워드선 WL0-WL3에는, Vdd보다 높은 전압 4.5V를 인가한다. 이에 의해, 블록 분리 게이트선 SGI0에 따른 메모리 트랜지스터의 컷오프 특성을 향상시킬 수 있다. 비트선측의 선택 게이트선 SGD에는, "0" 기입의 NAND 스트링의 채널에 0V를 전송하고, "1" 기입의 NAND 스트링으로부터는 전하가 새지 않도록, Vdd를 공급한다. 소스선측의 선택 게이트선 SGS는 0V로 한다.

이에 의해, "0" 데이터가 공급된 선택 비트선 BLe와 선택 워드선 WL5에 의해 선택되는 메모리 트랜지스터에서는, 부유 게이트 FG에 전자가 주입되어 임계값이 상승한다. "1" 데이터가 공급된 선택 비트선 BLe와 선택 워드선 WL5에 의해 선택되는 메모리 트랜지스터에서는, 제어 게이트가 용량 결합에 의해 전위 상승하여, 부유 게이트 FG에 전자가 주입되지 않는다.

이상의 기입 시, 비선택 블록 BLKi-1의 워드선 WL0-WL3에 인가되는 전압 4.5V는, 선택 블록 BLKi 내의 비선택 워드선 WL4, WL6, WL7에 인가되는 10V보다 충분히 낮다. 따라서 비선택 블록의 기입 스트레스가 작다.

판독은, 선택된 워드선 WL5에 판독 전압 Vref=0V를 인가하여 행한다. 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터나 선택 게이트 트랜지스터는 모두 충분히 도통하여 전류 경로를 형성하도록, 선택 게이트선 SGD, SGS, 블록 분리용 게이트선 SGI0, SGI1, 및 비선택 워드선 WL0-WL3, WL4, WL6, WL7에는 중간 전압 Vm=4.5V를 인가한다.

기입 검증은, 선택된 워드선 WL5에, 도 8에 도시한 검증 전압 Vv=0.4V를 인가하는 것 외에는, 통상의 데이터 판독과 동일하다. "0" 기입 메모리 셀의 임계값이 검증 전압 Vv 이하이면, 비트선 BLe와 공통 소스선 CELSRC가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다(기입 "페일"). "0" 기입 메모리 셀의 임계값이 검증 전압 Vv 이상이면, 비트선 BLe와 공통 소스선 CELSRC가 비도통으로, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다(기입 "패스").

이상과 같이 이 실시예에 따르면, NAND 스트링 내의 2개의 메모리 트랜지스터를 블록 분리용 트랜지스터로서 이용하여, 메모리 셀 어레이의 블록 분할을 행하 여, 비교적 작은 블록 단위에서의 데이터 재기입이 가능하게 된다. 또한 이와 같은 블록 분리용 메모리 트랜지스터를 이용함으로써, 비선택 블록에서의 기입이나 소거의 스트레스를 작게 할 수 있다. 또한, 블록 분리용 트랜지스터는, 다른 메모리 트랜지스터와 동일한 구조의 것을 이용하고 있어, 전기적인 그 임계값을 최적 설정할 수 있다.

도 11은 블록 분리용 게이트선 SGI에 연결되는 메모리 트랜지스터(블록 분리용 트랜지스터)의 소거, 기입, 판독, 기입 검증 시의 각 부의 전압을 도시하고 있다. 기입과 판독 시에 분리용 게이트선 SGI1과 짝수번째의 비트선 BLe가 선택된 경우를 나타낸다. 소거 시에는 2개의 분리용 게이트선 SGI0, SGI1이 선택되어 있다. 이들 동작은, 메모리 출하 전에 분리용 게이트선 SGI에 연결되는 메모리 트랜지스터의 임계값을 조정하거나 테스트하기 위해 행해진다.

데이터 소거는, p형 웰(11)에 소거 전압 Vera=20V를 인가하고, 블록 분리용 게이트선 SGI0, SGI1에 0V를 인가하여, 행해진다. 이에 의해, 블록 분리용 게이트선 SGI0, SGI1을 따라 취한 메모리 트랜지스터에서는, 부유 게이트 FG의 전자가 방출되어 임계값이 마이너스인 "1" 데이터 상태로 된다. 워드선 WL0-WL7, 선택 게이트선 SGD, SGS, 및 비트선 BL은 부유 상태로 됨으로써, p형 웰(11)과의 용량 결합에 의해 20V 가깝게 승압된다.

데이터 기입은, 선택된 블록 분리용 게이트선 SGI1에 기입 전압 Vpgm=12V∼20V를 인가하여 행해진다. 선택된 비트선 BLe를 0V로 하면, 선택된 블록 분리용 메모리 트랜지스터에서는, 부유 게이트 FG에 전자가 주입되어 임계값이 상승한다 ("0" 기입). 임계값의 상승을 금지하기 위해서는 비트선 BLe에 전원 전압 Vdd(=1.8V∼3V)를 인가한다("1" 기입). 비트선측의 선택 게이트선 SGD에는, "1" 기입의 NAND 스트링으로부터 비트선 BLe에 전하가 새지 않도록, Vdd를 인가한다. 워드선 WL0-WL7과 블록 분리용 게이트선 SGI0에는, 선택된 "1" 기입의 메모리 트랜지스터의 채널을 상승시키도록 10V의 전압을 인가한다. 선택 게이트선 SGS에는 "1" 기입의 NAND 스트링으로부터 소스선 CELSRC에 전하가 새지 않도록 0V를 인가한다.

판독은, 선택된 블록 분리용 게이트선 SGI1에 판독 전압 Vref=0V를 인가하여 행한다. 선택된 메모리 트랜지스터 이외의 선택 게이트 트랜지스터 및 메모리 트랜지스터는 충분히 도통하여 전류 경로를 형성하도록, 선택 게이트선 SGD, SGS, 블록 분리용 게이트선 SGI0, 및 비선택 워드선 WL0-WL7에는 4.5V를 인가한다. 이에 의해, 선택된 메모리 트랜지스터의 임계값이 판독 전압 이하이면, 비트선 BLe와 공통 소스선 CELSRC가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다. 선택된 메모리 트랜지스터의 임계값이 판독 전압 이상이면, 비트선 BLe와 공통 소스선 CELSRC가 비도통으로, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다.

기입 검증은, 선택된 블록 분리용 게이트선 SGI1에, 도 8에 도시한 검증 전압 Vva=1V를 인가하는 것 외에는, 통상의 판독과 마찬가지이다. 이에 의해, 분리용 메모리 트랜지스터의 임계값이 검증 전압 Vva 이하이면, 비트선 BLe와 공통 소스선 CELSRC가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다. 임계값이 검증 전압 Vva 이상이면, 비트선 BLe와 공통 소스선 CELSRC가 비도통으로, 비 트선 BLe의 전위는 비교적 높은 레벨 H로 된다.

이상의 기입과 기입 검증의 조합에 의해, 블록 분리용 메모리 트랜지스터의 임계값은, 도 8에 도시한 바와 같이, "0" 데이터의 임계값 분포의 하한값 Vv보다 높은 하한값 Vva(약 1V)의 임계값 상태로 양호한 정밀도로 조정할 수 있다.

도 12는 임의의 워드선 WL을 따라 취한 메모리 트랜지스터에의 데이터의 기입 알고리즘을 도시하고 있다.

우선, 호스트로부터의 데이터 입력 커맨드를 수취하여 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(단계 S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 기입 페이지를 선택하기 위한 어드레스를 설정한다(단계 S2). 다음으로, 1페이지분의 기입 데이터를 수취하여 각각의 데이터 기억부 DS에 대응하는 기입 데이터를 설정한다(단계 S3). 호스트가 발행한 기입 커맨드를 수취하여 스테이트 머신(8)에 기입 커맨드를 설정한다(단계 S4).

기입 커맨드가 설정된 후, 이하의 단계 S5-S13의 동작은, 스테이트 머신(8)에 의해 내부에서 자동적으로 실행된다. 우선, 선택 워드선에 인가되는 기입 전압 Vpgm의 초기 값을 12V로 설정하고, 또한, 기입 카운터 PC를 0으로 설정한다(단계 S5). 감지 증폭기(데이터 기억부 DS)가 보유하는 기입 데이터에 따라, 비트선 전압(기입 제어 전압)을 설정한다. 즉, 기입 데이터가 "0"이면 비트선 BL의 전압을 0V로, "1"이면 기입 금지이기 때문에 비트선 BL의 전압을 Vdd로 설정한다(단계 S6). 이렇게 해서 설정된 기입 전압 Vpgm과 기입 제어 전압을 이용하여 1페이지분의 메모리 셀에 대하여 기입 펄스를 공급하는 기입 동작이 행해진다(단계 S7).

다음으로, 기입 검증이 기동된다(단계 S8). 여기서는, 1페이지분의 메모리 트랜지스터 중 검출 결과가 "패스"로 된 메모리 트랜지스터에 대응하는 데이터 기억부 DS의 데이터를 "0"으로부터 "1"로 변화시킨다. 데이터 기억부 DS가 보유하는 기입 데이터가 "1"이면, 그 "1"을 그대로 보유한다. 그리고, 1페이지분의 데이터 기억부 DS의 모든 데이터가 "1"인지의 여부를 검출한다(단계 S9).

단계 S9의 판정 결과가 "예"(모든 데이터 기억부 DS가 "1" 데이터)이면, 기입 스테이터스를 "패스"로 설정하고, 기입을 종료한다(단계 S10). 판정 결과가 "아니오"이면, 기입 카운터 PC를 조사하여(단계 S11), 그 카운트값이 10(기입 횟수의 허용 최대값)에 달하고 있는 경우에는, 정상적으로 기입할 수 없는 것으로 하여, 기입 스테이터스를 "페일"로 설정하고 기입 종료로 한다(단계 S12). 기입 카운터 PC의 카운트값이 10보다 적으면, 기입 카운터 PC의 값을 1만큼 증가시키고, 또한, 기입 전압 Vpgm의 설정값을 0.8V 증가시키고(단계 S13), 재차 단계 S6을 거쳐 기입 단계 S7을 반복한다.

도 13은 블록 분리용 게이트선 SGI에 연결된 메모리 트랜지스터의 임계값 조정 알고리즘을 도시하고 있다.

우선, 호스트로부터의 데이터 입력 커맨드를 수취하여 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(단계 S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 임계값 조정하는 메모리 트랜지스터군을 선택하기 위한 어드레스를 설정한다(단계 S2).

다음으로, 모두 "0" 데이터인 1페이지분의 기입 데이터를 수취하여 각각의 데이터 기억부 DS에 대응하는 기입 데이터를 설정한다(단계 S3). 호스트가 발행한 SGI 기입 커맨드를 수취하여 스테이트 머신(8)에 SGI 기입 커맨드를 설정한다(단계 S4).

SGI 기입 커맨드가 설정된 후, 단계 S5-S13은, 스테이트 머신(8)에 의해 자동적으로 내부에서 실행된다. 우선, 블록 분리용 게이트선 SGI에 인가되는 기입 전압 Vpgm의 초기 값을 12V로 설정하고, 또한, 기입 카운터 PC를 0으로 설정한다(단계 S5). 그리고, 데이터 기억부 DS의 데이터에 따라, 기입 제어 전압인 비트선 전압을 설정한다. 즉, 기입 데이터가 "0"이면 비트선 BL의 전압을 0V로, "1"이면 기입 금지이기 때문에 비트선 BL의 전압을 Vdd로 설정한다(단계 S6). 단, 최초의 기입 데이터는 모두 "0"이기 때문에, 모든 비트선이 0V로 설정된다. 이렇게 해서 설정된 기입 전압 Vpgm과 기입 제어 전압을 이용하여 1페이지분의 메모리 셀에 대하여 기입 펄스를 공급하는 기입이 행해진다(단계 S7).

다음으로, 기입 검증이 기동된다(단계 S8). 1페이지분 상당의 메모리 트랜지스터 중 검출 결과가 "패스"로 된 메모리 트랜지스터에 대응하는 데이터 기억부 DS의 데이터를 "0"으로부터 "1"로 변화시킨다. 2회째의 기입부터는, 데이터 기억부 DS의 데이터가 "1"인 것은, 그 "1" 데이터를 그대로 보유한다.

그리고 모든 데이터 기억부 DS의 데이터가 "1"인지의 여부를 검출한다(단계 S9). 판정 결과가 "예"(모든 데이터가 "1")이면 기입 스테이터스를 "패스"로 설정하여 기입을 종료한다(단계 S10). 그렇지 않으면, 기입 카운터 PC를 조사한다(단계 S11). 카운트값이 40(기입 횟수의 허용 최대값)에 달하고 있으면, 정상적으로 기입할 수 없었던 것으로 하여, 기입 스테이터스를 "페일"로 설정하고 기입 종료로 된다(단계 S12). 기입 카운터 PC의 카운트값이 40보다 적으면, 카운트값을 1만큼 증가시키고, 또한, 기입 전압 Vpgm의 설정값을 0.2V 증가시키고(단계 S13), 재차 단계 S6을 지나 기입 단계 S7로 간다.

이상과 같이, 블록 분리용 게이트선 SGI0, SGI1에 연결된 메모리 트랜지스터의 임계값을, 다른 메모리 트랜지스터의 기입과 마찬가지의 시퀀스를 적용함으로써 고정밀도로 최적값으로 설정할 수 있다.

이 실시예에 따르면, 다음과 같은 효과가 얻어진다.

첫째, 소거 단위인 블록의 사이즈 증대를 억제하면서, 블록 영역에 대한 선택 게이트 트랜지스터나 컨택트부의 영역비를 내리는 것이 가능하다. 구체예를 들면 다음과 같다. 메모리 트랜지스터의 게이트 길이를 0.1㎛, NAND 스트링 내의 메모리 트랜지스터간의 거리를 0.1㎛, 메모리 트랜지스터와 선택 게이트 트랜지스터 S1, S2 사이의 거리를 0.15㎛, 선택 게이트 트랜지스터 S1, S2의 게이트 길이를 0.25㎛, 선택 게이트 트랜지스터 S1, S2로부터 컨택트 중심까지의 거리를 0.15㎛로 한다. 종래와 같이, 4개의 메모리 트랜지스터로 이루어지는 NAND 스트링을 배열하여 2128바이트의 블록을 구성한 것으로 하면, 1블록당의 NAND 스트링 길이는,

0.15㎛+0.25㎛+0.15㎛+0.1㎛×7+0.15㎛+0.25㎛+0.15㎛=1.8㎛

로 된다.

이에 대하여 실시예와 같이, 10개의 메모리 트랜지스터로 이루어지는 NAND 스트링을 배열하여 2128바이트의 2개의 블록을 구성한 것으로 하면, 1블록당의 NAND 스트링 길이는,

(0.15㎛+0.25㎛+0.15㎛+0.1㎛×19+0.15㎛+0.25㎛+0.15㎛)/2=1.5㎛

로 된다.

둘째, 블록 내에, 구동 조건을 선택함으로써 블록보다 작은 소거 단위로 되는 서브 블록을 설정하는 방식과 달리, 블록 사이에 블록 분리용 메모리 트랜지스터가 있다. 이 때문에, 비선택 블록에서의 기입 스트레스나 소거 스트레스가 작게 억제된다.

셋째, 블록 분리용 메모리 트랜지스터는, 다른 메모리 트랜지스터와 마찬가지의 구성을 갖는다. 따라서, 블록 분리용 메모리 트랜지스터의 임계값은, 통상의 기입과 마찬가지의 시퀀스로 최적값으로 설정할 수 있다. 그리고 이 블록 분리용 트랜지스터의 임계값의 최적 설정에 의해, 비선택 블록에서의 기입 스트레스나 소거 스트레스를 최소한으로 억제하면서, 블록간의 확실한 분리를 행하는 것이 가능하게 된다.

도 14는 다른 실시예에 따른 메모리 셀 어레이의 구성을 도 3에 대응시켜 도시하고 있다. 이 실시예에서는, 블록 분리용 트랜지스터로 되는 메모리 트랜지스터 M4, M5의 제어 게이트가 접속된 블록 분리용 게이트선은, 공통으로 구동되도록, 하나의 단자 SGI에 통합되고, 이것이 로우 제어 회로(3)에 접속된다. 이 경우, 2개의 메모리 트랜지스터 M4, M5가 실질적으로 1개의 블록 분리용 트랜지스터로서 제어되기 때문에, 앞의 실시예와 비교하면 개개의 임계값을 독립적으로 양호한 정밀도로 조정할 수 없지만, 게이트선의 수가 감소하기 때문에 로우 제어 회로(3)를 간소화할수 있다고 하는 이점이 있다.

도 15는, 또 다른 실시예에 따른 메모리 셀 어레이의 구성을 도 3에 대응시켜 도시하고 있다. 이 실시예에서는, NAND 스트링 NU를 구성하는 9개의 메모리 트랜지스터 M0-M8 중, 중앙의 하나 M4가 블록 분리용 트랜지스터로서 이용되며, 그 제어 게이트가 블록 분리용 게이트선 SGI에 접속되어 있다. 소스선 컨택트측의 4개의 메모리 트랜지스터 M0-M3과, 비트선 컨택트측의 4개의 메모리 트랜지스터 M5-M8의 제어 게이트는 각각, 워드선 WL0-WL3, WL4-WL7에 접속되어 있다.

다음으로, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치 혹은 메모리 시스템을 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 16은 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 나타낸다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 착탈 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 상의 전기 회로에 전기적으로 접속된다.

전자 카드가 예를 들면, 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 근접시킴으로써, 회로 기판 상의 전기 회로에 무선 신호에 의해 접속된다.

도 17은 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서로서, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통해, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통해, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭 기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되어, 카드 인터페이스(116)를 통해 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통해 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영된다.

또한 이 구성에서는, 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단 카드 슬롯(102)에 대해서는, 회로 기판(100) 상에 실장될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

회로 기판(100) 상에는 또한, 전원 회로(117)가 실장된다. 전원 회로(117) 는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 18a-도 18j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 18a에 도시한 비디오 카메라, 도 18b에 도시한 텔레비전, 도 18c에 도시한 오디오 기기, 도 18d에 도시한 게임 기기, 도 18e에 도시한 전자 악기, 도 18f에 도시한 휴대 전화, 도 18g에 도시한 퍼스널 컴퓨터, 도 18h에 도시한 퍼스널 디지털 어시스턴트(PDA), 도 18i에 도시한 보이스 레코더, 도 18j에 도시한 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명은, 상기 실시예에 한정되지 않는다. 예를 들면 상기 실시예에서는, NAND 스트링의 중앙부의 하나 또는 2개의 메모리 트랜지스터를 블록 분리용 트랜지스터로 함으로써, 메모리 셀 어레이를 동 용량의 2개의 블록으로 분할하였다. 이에 대하여, NAND 스트링 내의 블록 분리용 트랜지스터의 위치를 선택함으로써, 분할되는 블록의 용량을 서로 다르게 해도 된다. 또한, NAND 스트링 내의 복수 개소의 메모리 트랜지스터를 블록 분리용 트랜지스터로 함으로써, 메모리 셀 어레이를 3개 이상의 블록으로 분할할 수도 있다.

또한 실시예에서는, 전하 축적층으로서 부유 게이트를 갖는 메모리 트랜지스 터를 이용하였지만, 실리콘 질화막을 전하 축적층으로 하는 MONOS형 메모리 트랜지스터를 이용할 수 있다.

본 발명에 따르면, 메모리 트랜지스터를 블록 분리용 트랜지스터로서 이용하여 소거 블록을 설정하는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

복수의 전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속되어 구성된 NAND 스트링이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 소거, 기입 및 판독을 행하기 위한 소거/기입/판독 제어 회로를 포함하고,

상기 메모리 셀 어레이의 각 NAND 스트링 내의 적어도 하나의 메모리 트랜지스터가, 상기 메모리 셀 어레이를 각각 데이터 소거의 단위로 되는 복수 블록으로 분할하기 위한 블록 분리용 트랜지스터로서 제어되고,

상기 메모리 셀 어레이는,

한 방향으로 배열된 NAND 스트링의 블록 분리용 트랜지스터의 제어 게이트에 공통 접속되는 블록 분리용 게이트선과,

한 방향으로 배열된 NAND 스트링의 나머지 메모리 트랜지스터의 제어 게이트에 각각 공통 접속되는 복수의 워드선과,

각 NAND 스트링의 일단이 제1 선택 게이트 트랜지스터를 통해 접속되는, 상기 워드선과 교차하는 복수의 비트선과,

각 NAND 스트링의 타단이 제2 선택 게이트 트랜지스터를 통해 접속되는 공통 소스선과,

한 방향으로 배열된 상기 제1 및 제2 선택 게이트 트랜지스터의 게이트에 각각 공통 접속되는 제1 및 제2 선택 게이트선

을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
삭제
제1항에 있어서,

상기 소거/기입/판독 제어 회로는,

상기 메모리 셀 어레이의 워드선, 제1 및 제2 선택 게이트선 및 블록 분리용 게이트선을 선택하여 구동하는 로우 제어 회로와,

상기 메모리 셀 어레이의 비트선에 선택적으로 접속되어 데이터를 감지하여 기입 데이터를 보유하는 감지 증폭기를 갖는 컬럼 제어 회로와,

상기 메모리 셀 어레이의 공통 소스선의 전압을 제어하는 소스선 제어 회로와,

상기 메모리 셀 어레이가 형성된 반도체 웰의 전압을 제어하는 웰 제어 회로

를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속된 NAND 스트링이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 한 방향으로 배열된 NAND 스트링 내에서 블록 분리용 트랜지스터로서 선택된 적어도 하나의 메모리 트랜지스터의 제어 게이트가 공통 접속되는 블록 분리용 게이트선과,

상기 메모리 셀 어레이의 한 방향으로 배열된 NAND 스트링 내의 나머지 메모리 트랜지스터의 제어 게이트가 각각 공통 접속되는 복수의 워드선과,

상기 메모리 셀 어레이의 각 NAND 스트링의 일단이 접속되는, 상기 블록 분리용 게이트선 및 워드선과 교차하는 복수의 비트선과,

상기 블록 분리용 게이트선과 워드선을 선택적으로 구동함과 함께, 데이터 소거 시에 상기 블록 분리용 게이트선에 인가하는 제어 전압에 의해 상기 메모리 셀 어레이를 각각 소거 단위로 되는 복수 블록으로 나누는 제어를 행하는 로우 제어 회로와,

상기 비트선에 접속되어, 데이터를 감지하여 기입 데이터를 보유하는 감지 증폭기를 갖는 컬럼 제어 회로와,

상기 메모리 셀 어레이가 형성된 반도체 웰의 전압을 제어하기 위한 웰 제어 회로와,

상기 메모리 셀 어레이의 각 NAND 스트링의 타단이 접속되는 공통 소스선의 전압을 제어하는 소스선 제어 회로를 포함하고,

상기 메모리 셀 어레이는, 각 NAND 스트링의 일단을 대응하는 비트선에 접속하기 위한 제1 선택 게이트 트랜지스터 및, 타단을 공통 소스선에 접속하기 위한 제2 선택 게이트 트랜지스터를 포함하고,

상기 메모리 셀 어레이의 한 방향으로 배열된 제1 및 제2 선택 게이트 트랜지스터의 게이트는 각각 상기 워드선과 병행하는 제1 및 제2 선택 게이트선에 접속되며,

상기 제1 및 제2 선택 게이트선은 상기 로우 제어 회로에 의해 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
삭제
제1항 또는 제4항에 있어서,

상기 메모리 셀 어레이의 각 NAND 스트링 내의 연속하는 2개의 메모리 트랜지스터가 블록 분리용 트랜지스터로서 이용되며, 상기 메모리 셀 어레이의 1NAND 스트링 길이의 범위는 상기 블록 분리용 트랜지스터를 사이에 두고 2개의 블록으로 나누어져 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

각 NAND 스트링 내의 2개의 블록 분리용 트랜지스터의 제어 게이트가 각각 접속되는 2개의 블록 분리용 게이트선은, 상호 독립적으로 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

각 NAND 스트링 내의 2개의 블록 분리용 트랜지스터의 제어 게이트가 각각 접속되는 2개의 블록 분리용 게이트선은, 공통으로 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

상기 블록 분리용 트랜지스터는, 전기적 기입 동작에 의해 소정의 임계값 전압 상태로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

상기 블록 분리용 트랜지스터 이외의 메모리 트랜지스터는, 임계값 전압이 마이너스인 데이터 "1" 상태와, 임계값 전압이 제1 플러스값 이상인 데이터 "0" 상태 중 어느 한쪽을 재기입 가능하게 기억하는 것이고,

상기 블록 분리용 트랜지스터는, 임계값 전압이 상기 제1 플러스값보다 높은 제2 플러스값 이상의 상태로 기입되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

선택 블록의 데이터 소거는, 비선택 블록의 모든 워드선, 상기 제1 및 제2 선택 게이트선, 상기 블록 분리용 게이트선, 상기 비트선 및 공통 소스선을 부유 상태로 하고, 선택 블록 내의 모든 워드선에 접지 전압을, 상기 메모리 셀 어레이가 형성된 반도체 웰에 플러스의 소거 전압을 인가하여 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

데이터 기입은, 상기 메모리 셀 어레이의 선택된 비트선 및 이것에 연결되는 NAND 스트링을 데이터에 따라 프리차지한 후, 제1 선택 게이트선 및 제2 선택 게이트선에 각각 전원 전압 및 접지 전압을, 선택 블록 내의 선택 워드선에 플러스의 기입 전압을, 선택 블록 내의 비선택 워드선에 전원 전압보다 높고 또한 기입 전압보다 낮은 플러스의 제1 제어 전압을, 비선택 블록의 모든 워드선 및 블록 분리용 게이트선에 전원 전압보다 높고 또한 상기 제1 제어 전압보다 낮은 제2 제어 전압을 인가하여, 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.