JP2010161301A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぎ、選択ゲートトランジスタ間の側壁絶縁膜を薄膜化できる半導体記憶装置を提供する。
【解決手段】周辺トランジスタの第3側壁絶縁膜の膜厚は、選択ゲートトランジスタの第1側壁絶縁膜、及び隣接した選択ゲートトランジスタの第2側壁絶縁膜より膜厚が厚い。メモリセルのゲート電極MGと選択ゲートトランジスタの選択ゲート電極SG1との間隔はゲート電極MG間の間隔より広く、選択ゲート電極SG1と選択ゲートトランジスタの選択ゲート電極SG2との間隔はゲート電極MGと選択ゲート電極SG1との間隔より広い。
【選択図】図1
【解決手段】周辺トランジスタの第3側壁絶縁膜の膜厚は、選択ゲートトランジスタの第1側壁絶縁膜、及び隣接した選択ゲートトランジスタの第2側壁絶縁膜より膜厚が厚い。メモリセルのゲート電極MGと選択ゲートトランジスタの選択ゲート電極SG1との間隔はゲート電極MG間の間隔より広く、選択ゲート電極SG1と選択ゲートトランジスタの選択ゲート電極SG2との間隔はゲート電極MGと選択ゲート電極SG1との間隔より広い。
【選択図】図1
Description
本発明は、半導体記憶装置及びその製造方法に関するものであり、例えば選択ゲートトランジスタを含むNAND型フラッシュメモリに関するものである。
NAND型フラッシュメモリは、直列に接続されたメモリセルトランジスタの両端に、ドレイン側選択ゲートトランジスタとソース側選択ゲートトランジスタとが配置されたNANDストリングを有する。ドレイン側選択ゲートトランジスタはビット線コンタクト電極を介してビット線に接続される。ソース側選択ゲートトランジスタはソース線コンタクト電極を介してソース線に接続される。NANDストリングはメモリセルが直列接続された方向と直行する方向に配列されており、隣り合うNANDストリングはそれぞれのドレイン側選択トランジスタが隣接するように、あるいはそれぞれのソース側選択トランジスタが隣接するように配置される。
従来のNAND型フラッシュメモリの製造方法については、特許文献1に記載されている。
この製造方法で、仮にMG−SG1間及びSG1−SG2間がMG−MG間よりも広くなってしまうと、MG−SG1間及びSG1−SG2間にハローインプラが濃く注入されることになる。その結果、選択ゲートトランジスタの隣りに配置されたメモリセルトランジスタの閾値電圧が上昇しすぎてしまうという問題がある。
これとは別に、メモリセルトランジスタ及び選択ゲートトランジスタが形成される半導体基板上には、周辺トランジスタを含む周辺回路が形成される。
この周辺トランジスタの側壁絶縁膜の膜厚をメモリセルトランジスタの側壁絶縁膜の膜厚より厚く形成した半導体記憶装置が特許文献2に記載されている。
しかし、選択ゲートトランジスタのSG1−SG2間に形成される側壁絶縁膜が厚くなると、ビット線に接続するコンタクト電極が側壁絶縁膜に当たってしまうという不具合が生じる。また、それを避けようとするとSG1−SG2間の間隔を広げなくてはならない。この場合は、NANDセルの長さが増加し、ひいてはチップ面積が増大するという問題がある。
本発明は、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができ、さらにチップ面積を縮小化することができる半導体記憶装置及びその製造方法を提供する。
本発明の一実施態様の半導体記憶装置は、半導体基板上に直列に形成された複数のメモリセルトランジスタの第1ゲート電極と、前記直列に形成された複数の第1ゲート電極の一端の前記第1ゲート電極に隣接して前記半導体基板上に形成された第1選択ゲートトランジスタの第2ゲート電極と、前記第1選択ゲートトランジスタの前記第2ゲート電極に隣接して前記半導体基板上に形成された第2選択ゲートトランジスタの第3ゲート電極と、前記半導体基板上に形成された周辺トランジスタの第4ゲート電極と、前記第2ゲート電極の側面に形成された第1側壁絶縁膜と、前記第3ゲート電極の側面に形成された第2側壁絶縁膜と、前記第4ゲート電極の側面に形成された第3側壁絶縁膜とを具備し、前記第3側壁絶縁膜の膜厚は、前記第1側壁絶縁膜及び前記第2側壁絶縁膜の膜厚より厚く、前記第1ゲート電極と前記第2ゲート電極との間隔は前記第1ゲート電極間の間隔より広く、前記第2ゲート電極と前記第3ゲート電極との間隔は前記第1ゲート電極と前記第2ゲート電極との間隔より広いことを特徴とする。
本発明の他の実施態様の半導体記憶装置の製造方法は、半導体基板上に複数のメモリセルトランジスタが有する複数の第1ゲート電極を直列に形成すると共に、前記直列に形成された前記複数の第1ゲート電極の一端の第1ゲート電極に隣接して第1選択ゲートトランジスタが有する第2ゲート電極、前記第2ゲート電極の前記第1ゲート電極と反対側に隣接する第2選択ゲートトランジスタが有する第3ゲート電極を直列に形成し、前記半導体基板上に形成された周辺トランジスタの第4ゲート電極を形成する工程と、前記複数の第1ゲート電極上、前記第2,第3ゲート電極を覆いつつ、前記半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上に第2絶縁膜を形成する工程と、前記第2絶縁膜上に、前記第1ゲート電極間を覆い、かつ前記第1ゲート電極と前記第2ゲート電極との間及び前記第2ゲート電極と前記第3ゲート電極との間を開口したマスク材を形成する工程と、前記マスク材を形成した後、前記第1ゲート電極と前記第2ゲート電極との間及び前記第2ゲート電極と前記第3ゲート電極との間の前記第2絶縁膜を除去する工程と、前記マスク材を除去した後、前記複数の第1ゲート電極上及び前記第2,第3ゲート電極を覆い、かつ前記半導体基板上に第3絶縁膜を形成する工程と、異方性エッチング法により前記第3絶縁膜をエッチングして、前記第1ゲート電極と前記第2ゲート電極との間の前記第1ゲート電極の側面上及び前記第2,第3ゲート電極の側面上に第1側壁絶縁膜を形成するとともに、前記第4ゲート電極の側面上に第2側壁絶縁膜を形成する工程とを具備することを特徴とする。
本発明によれば、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができ、さらにチップ面積を縮小化することができる半導体記憶装置及びその製造方法を提供することが可能である。
以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてNAND型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1実施形態]
まず、本発明の第1実施形態のNAND型フラッシュメモリについて説明する。
まず、本発明の第1実施形態のNAND型フラッシュメモリについて説明する。
図1は、第1実施形態のNAND型フラッシュメモリの構成を示すレイアウト図である。
図1に示すように、各NANDセルユニットは、ビット線方向に延びる複数の素子分離領域1によって区分された素子領域2上に形成され、直列接続された4個のメモリセルトランジスタMCにドレイン側選択ゲートトランジスタSTDとソース側選択ゲートトランジスタSTSが各ソース/ドレイン拡散層を共有するように直列接続された構成を有している。
図中の左右方向であるワード線方向に配列されたメモリセルMC〜MCは、共通のコントロールゲート線(ワード線)3で接続されている。ドレイン側選択ゲートトランジスタSTD〜STD及びソース側選択ゲートトランジスタSTS〜STSは、それぞれ共通のドレイン側選択ゲート線4及びソース側選択ゲート線5で接続されている。
ここで、ドレイン側選択ゲート線4−ドレイン側選択ゲート線4間(L1)>ドレイン側選択ゲート線4−ワード線3間(L2)>ワード線3−ワード線3間(L3)を満たすように配置されている。同様に、ソース側選択ゲート線5−ソース側選択ゲート線5間(L1)>ドレイン側選択ゲート線4−ワード線3間(L2)>ワード線3−ワード線3間(L3)を満たすように配置されている。
ドレイン側選択ゲートトランジスタSTDには、ビット線コンタクト電極6を介して第1配線層によるビット線接続部7が接続され、さらに、配線間コンタクト電極8を介してビット線9が接続されている。ソース側選択ゲートトランジスタSTSには、ソース線コンタクト電極10を介して第1配線層によるソース線11が接続されている。
4個のメモリセルトランジスタMCと、ドレイン側選択ゲートトランジスタSTDとソース側選択ゲートトランジスタSTSが1つのNANDストリングを構成する。1つのNANDストリングは、ビット線コンタクト電極6を介して他のNANDストリングとビット線方向で隣接し、さらにソース線コンタクト電極10を介して他のNANDストリングとビット線方向で隣接している。なお、メモリセルトランジスタMCの数は4個に限られず、8個、16個、32個、64個、128個でもよい。
図2は、図1中の2−2線に沿った断面図であり、第1実施形態のNAND型フラッシュメモリの断面構造を示している。なお、図2には、NANDセル内の3つのメモリセルトランジスタ及び1つの選択ゲートトランジスタと、隣接して配置された他のNANDセルの選択ゲートトランジスタを示す。さらに、メモリセルトランジスタ上及び選択ゲートトランジスタ上に形成される層間絶縁膜や配線層などは省略している。
図2に示すように、半導体基板(例えば、p型シリコン基板)21には、素子分離領域(図示せず)によって区分された素子領域2が形成されている。素子領域の半導体基板21上にはゲート絶縁膜22が形成され、ゲート絶縁膜22上にはメモリセルトランジスタのゲート電極MGが形成されている。
ゲート電極MGはそれぞれ積層ゲートからなり、フローティングゲート電極23、ゲート間絶縁膜24、及びコントロールゲート電極25を有している。フローティングゲート電極23は、電荷が蓄積される電荷蓄積層である。フローティングゲート電極23上にはゲート間絶縁膜24が形成され、ゲート間絶縁膜24上にはコントロールゲート電極25が形成されている。コントロールゲート電極25はワード線方向において隣接するメモリセルMCとの間でそれぞれ共有され、ワード線となっている。
各メモリセルMCは、半導体基板21内に形成されたソース及びドレイン拡散層26を互いに共有して直列に接続されている。
直列に接続されたメモリセルMCの一端には、ドレイン側選択ゲートトランジスタが配置されている。ドレイン側選択ゲートトランジスタは、ゲート絶縁膜22、及びゲート絶縁膜22を介して形成された選択ゲート電極(選択ゲート線)SG1、拡散層27、及びビット線コンタクト拡散層28を有している。拡散層27及びビット線コンタクト拡散層28は半導体基板21中に形成され、選択ゲート電極SG1を挟んで、ゲート電極MG側に拡散層27が、ゲート電極MGと反対側にビット線コンタクト拡散層28が配置されている。
さらに、ドレイン側選択ゲートトランジスタの隣りには、ビット線コンタクト拡散層28を共有するように他のNANDストリング内のドレイン側選択ゲートトランジスタが配置されている。このドレイン側選択ゲートトランジスタは、同様に、ゲート絶縁膜22、及び選択ゲート電極(選択ゲート線)SG2、拡散層(図示せず)及びビット線コンタクト拡散層28を有している。
ビット線コンタクト6はドレイン側選択ゲートトランジスタ間に形成され、その底面はビット線コンタクト拡散層28上にあり、ビット線コンタクト拡散層28と電気的に接続されている。
ここで、拡散層26は第1拡散層26A、第2拡散層26Bから構成されている。第1拡散層26Aは、例えばBを不純物イオンとし、ビット線コンタクト拡散層26の最も深い位置に形成されている。この第1拡散層26Aはメモリセルトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第2拡散層26Bは、例えば、Asを不純物イオンとし、メモリセルトランジスタのソース・ドレインとして機能している。ここで、拡散層26は第1拡散層26Aと第2拡散層26Bの不純物濃度及び拡散位置の関係からn型の拡散層となっている。
また、拡散層27は第1拡散層27A、第2拡散層27Bから構成されている。第1拡散層27Aは、例えばB及びPを不純物イオンとし、ビット線コンタクト拡散層27の最も深い位置に形成されている。この第1拡散層27Aは選択ゲートトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第2拡散層27Bは、例えば、Asを不純物イオンとし、選択ゲートトランジスタのソース・ドレインとして機能している。ここで、拡散層27は第1拡散層27Aと第2拡散層27Bの不純物濃度及び拡散位置の関係からn型の拡散層となっている。
また、ビット線コンタクト拡散層28は第1拡散層28A、第2拡散層28B、第3拡散層28C及び第4拡散層28Dから構成されている。第1拡散層28Aは、例えばB及びPを不純物イオンとし、ビット線コンタクト拡散層28の最も深い位置に形成されている。この第1拡散層28Aは選択ゲートトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第2拡散層28Bは、例えば、AsまたはPを不純物イオンとし、選択ゲートトランジスタのソース・ドレインとして機能している。第3拡散層28Cは、例えば、Bを不純物イオンとし、選択ゲート電極SG1、SG2の下にオーバーラップするように形成されパンチスルーストッパの役割を果たすと共に選択ゲートトランジスタのしきい値を制御する役割を果たす。第4拡散層28Dは例えば、Asを不純物イオンとし、拡散層28の表面領域に存在し拡散層28Bより不純物濃度が高い。第4拡散層28Dはビット線コンタクト6との接触抵抗を下げる機能を有する。ここで、ビット線コンタクト拡散層28は第1乃至第4拡散層28A、28B、28C、28Dの不純物濃度及び拡散位置の関係からn型の拡散層となっている。
ここで、拡散層27と拡散層26の不純物濃度はほぼ同じである。ゲート電極MGと選択ゲート電極SG1との間隔、及び選択ゲート電極SG1,SG2間の間隔はゲート電極MG間の間隔より広い場合、イオンインプランテーション法により同じ不純物量を打ち込むことにより拡散層26A、27Aを形成すると、打ち込み時の不純物の面密度は変わらないが、Bの総量は拡散層27Aの方が拡散層26Aよりも大きくなる。また、ゲート電極にイオンが当たることによる散乱により、Bの不純物濃度は拡散層27Aの方が拡散層26Aよりも濃くなる。その結果、拡散層27AからBがゲート電極MG下に多く拡散し、選択ゲート電極SG1,SG2に隣接するメモリセルトランジスタMCの閾値を上昇させる。
そこで、拡散層27Aのカウンターインプラとしてn型不純物、例えばリン(P)イオンをイオンインプランテーション法により打ち込む。このPにより拡散層27AのBを中和することにより、選択ゲート電極SG1,SG2に隣接するメモリセルトランジスタMCの閾値の上昇を防止する。その結果、拡散層26と拡散層27のp型とn型を合わせた不純物濃度はほぼ一致することになる。
また、Pイオンを用いるのは、PはAsよりも原子量が軽いため半導体基板21の深い位置まで打ち込むことができ、効果的にBイオンを中和することができるからである。すなわち、拡散層27Bには拡散層26BにはないPが存在することになる。また、拡散層27のn型の不純物濃度は拡散層26よりも大きくなっている。
複数のゲート電極MG間のゲート電極MGの側面、及び選択ゲート電極SG1,SG2の側面には、第1絶縁膜、例えばHTO(High Temperature Oxide)膜29が形成されている。このとき、HTO膜29は、メモリセルトランジスタのゲート電極MG間を完全に埋め込まない膜厚で形成される。
複数のゲート電極MG間のHTO膜29上には、第2絶縁膜、例えばTEOS(Tetraethoxy Silane)膜30が形成されている。このとき、TEOS膜30は、複数のゲート電極MG間を完全に埋め込むように形成される。
選択ゲート電極SG1,SG2の側面のHTO膜29上には、第3絶縁膜、例えばTEOS(Tetraethoxy Silane)膜31が形成されている。これにより、選択ゲート電極SG1,SG2の側面に、HTO膜29とTEOS膜31の積層膜からなる側壁絶縁膜が形成される。また、第2絶縁膜30と第3絶縁膜31の材質は同じであっても異なっていても構わないし、膜質も同じであっても異なっていても構わない。
また、ゲート電極MGと選択ゲート電極SG1との間のゲート電極MGの側面には、同様に、HTO膜29とTEOS膜31の積層膜からなる側壁絶縁膜が形成されている。
前述した構造を有する第1実施形態によれば、メモリセルと選択ゲートトランジスタ間の拡散層に不純物が過多に導入されたパンチスルーストッパの補償を行っているため、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができる。
次に、第1実施形態のNAND型フラッシュメモリの製造方法について説明する。
図3〜図6Bは、第1実施形態のNAND型フラッシュメモリの製造方法を示す断面図である。まず、図3に示すように半導体基板21上に、直列に配列された複数のメモリセルトランジスタのゲート電極MG、及び選択ゲートトランジスタの選択ゲート電極SG1,SG2を形成するまでは、通常用いられる製造方法と同じであるため説明を省略する。ここでは、いわゆる側壁加工プロセス及びリソグラフィーの制約から、図3に示すように、SG1−SG2間(L1)>MG−SG1間(L2)>MG−MG間(L3)を満たすようにそれぞれのゲート電極は形成される。さらに、MG−MG間、MG−SG1間、及びSG1−SG2間の半導体基板21に、それぞれのゲート電極をマスクとしてイオン注入法により、例えばAsイオンを打ち込んで型拡散層26B,27B,28Bをそれぞれ形成する。ここで行われるイオン注入法では、半導体基板面に対して垂直な方向からAsイオンが打ち込まれる。
次に、図4に示すように、拡散層26B,27B,28B下の半導体基板21に、しきい値調整かつパンチスルーストッパとしてイオン注入法により、p型不純物、例えばBイオンを打ち込んで拡散層26A,27A,28Aを形成する(ハローインプラ)。ここで行われるイオン注入法では、半導体基板面に対して垂直な方向からBイオンが打ち込まれる。ここでは、打ち込み時の不純物の面密度は変わらないが、Bの総量は拡散層27Aの方が拡散層26Aよりも大きくなる。また、SG1−SG2間及びMG−SG1間の間隔が、MG−MG間の間隔よりも広いため、半導体基板面に対して垂直にイオンを注入しても完全に半導体基板面に対して垂直方向にイオンは進まないので一部のイオンはゲート電極に当たり散乱を起す。その結果、SG1−SG2間及びMG−SG1間の拡散層27A,28Aにおけるボロン濃度が、MG−MG間の拡散層26Aにおけるボロン濃度よりも濃くなっている場合もある。
次に、図5に示すように、ゲート電極MG、選択ゲート電極SG1,SG2を覆い、かつ半導体基板21上、すなわち、拡散層26B,27B,28Bを覆うように、例えば、CVD法により第1絶縁膜、例えばHTO膜29を形成する。このとき、HTO膜29は、メモリセルトランジスタのゲート電極MG間を完全に埋め込まない膜厚で形成される。HTO膜29の形成には、水素含有量が小さく電荷のトラップ量が少なくなる、高温、長時間のプロセスを用いる。このようなプロセスで形成されるシリコン酸化膜を、半導体の分野においてはHTO膜と呼ぶ。
続いて、CVD法によりHTO膜29上に第2絶縁膜、例えばTEOS膜30を形成する。このとき、TEOS膜30は、複数のゲート電極MG間を完全に埋め込み、かつゲート電極MGと選択ゲート電極SG1間、及び選択ゲート電極SG1,SG2間は完全に埋め込まない膜厚で形成される。これは、前述したように、SG1−SG2間(L1)>MG−SG1間(L2)>MG−MG間(L3)となっていることにより可能となる。TEOS膜30の形成には、原料ガスとして、Si(OC2H5)4、つまり、TEOS(Tetraethoxy Silane)を用いる。TEOSを原料ガスとして形成されたシリコン酸化膜を、半導体の分野においてはTEOS膜と呼ぶ。
次に、レジスト40を塗布し、MG−SG1間及びSG1−SG2間をリソグラフィーにより開口する。次に、MG−SG1間及びSG1−SG2間の拡散層27A,28Aにおけるボロン濃度を下げるために、カウンターインプラとしてイオン注入法により拡散層27A,28Aに、例えばリン(P)イオンを打ち込む。ここで、打ち込まれるPの量は選択ゲート電極SG1,SG2に隣接するメモリセルトランジスタMCの閾値とそれ以外のメモリセルトランジスタMCの閾値が同じになるように調整される。その結果、拡散層26Aと拡散層27Aのn型とp型を合わせた不純物濃度がほぼ等しくなる。
さらに、SG1−SG2間のゲート電極SG1,SG2下の半導体基板21内のみに、斜めイオン注入によりBイオンを打ち込み、拡散層28Cを形成する。すなわち、拡散層28Cは、半導体基板面に垂直な方向に対して所定角度傾けた方向から、イオン注入法によりp型不純物、例えばBイオンを注入することにより形成される。ここで、SG1−SG2間(L1)>MG−SG1間(L2)となっていることから、SG1−SG2間の半導体基板21内にはBイオンが注入されるが、MG−SG1間の半導体基板21内には、ゲート電極MG,SG1の側面にBイオンがブロックされるため注入されない。言い換えると、ここでのBイオンの斜めイオン注入は、SG1−SG2間のゲート電極SG1,SG2下のみにBイオンが打ち込まれ、MG-SG1間のゲート電極MG,SG1下にはBイオンが打ち込まれない所定角度で行われる。
このように、選択ゲートトランジスタSG1のソース拡散層とドレイン拡散層を非対称にすることにより、カットオフ特性を向上させつつデータ書き込み時のGIDL(Gate Induced Drain Leakage)による書き込み不良(誤書き込み)を低減することができる。
次に、図6Aに示すように、レジスト40をマスクとして、MG−SG1間及びSG1−SG2間のTEOS膜30を除去する。ここで、TEOS膜30はHTO膜29と膜質が異なるためHTO膜29に対してエッチングの選択比をある程度高くすることができる。その結果、HTO膜29を残してTEOS膜30のみをエッチングすることができる。その結果、選択ゲートトランジスタの選択ゲート電極SG1,SG2の側壁絶縁膜をTEOS膜30の膜厚だけ薄膜化することができる。
また、TEOS膜30を除去する工程において、レジスト40の境界部、すなわち選択ゲートトランジスタSG1に隣接するゲート電極MGの上面に形成されたHTO膜29に段差ができる場合がある。
その後、図6Bに示すようにレジスト40を剥離し、CVD法により第3絶縁膜、例えばTEOS膜31を複数の第1ゲート電極MG、選択ゲート電極SG1,SG2を覆うように堆積させる。すなわち、半導体基板21の主面上にTEOS膜31を堆積させる。ここで、TEOS膜31はゲート電極MGと選択ゲート電極SG1間、及び選択ゲート電極SG1,SG2間は完全に埋め込まない膜厚で形成される。そして、図2に示すように、異方性エッチング法、例えばRIE(Reactive Ion Etching)により選択ゲート電極SG1,SG2の側面及びMG−SG1間のゲート電極MGの側面にTEOS膜31を形成する。
その後、半導体基板21の主面上に層間絶縁膜(図示せず)を堆積し、必要に応じて拡散層28Bの表面領域に、拡散層28Bよりも不純物濃度が高い拡散層28Dを形成する。さらに、SG1−SG2間の拡散層28D上にビット線コンタクト電極6を形成する。
ここで、TEOS膜30を除去している分、選択ゲート電極SG1,SG2の側面に形成されている絶縁膜は薄くなっている。そのため、選択ゲート電極SG1,SG2にビット線コンタクト電極6が接触するのを防ぐことができる。なお、コンタクト抵抗に問題がない場合は、拡散層28Dを形成せず、拡散層28B上にビット線コンタクト電極6を形成してもよい。
以上の製造工程により、メモリセルのゲート電極MGと選択ゲートトランジスタの選択ゲート電極SG1間(MG−SG1間)及び選択ゲートトランジスタの選択ゲート電極SG1,SG2間(SG1−SG2間)の拡散層に濃く打たれるハローインプラの補償を行うことができる。
また、選択ゲートトランジスタの選択ゲート電極SG1,SG2の側壁絶縁膜を薄膜化することができ、チップ面積が増大するのを防止できる。
[第2実施形態]
次に、本発明の第2実施形態のNAND型フラッシュメモリについて説明する。第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第1実施形態ではNANDフラッシュメモリにおけるメモリセルアレイの構造を説明したが、第2実施形態ではメモリセルアレイに加えて、同一半導体基板上の周辺部に形成される周辺回路が含む周辺トランジスタの構造とその製造方法を説明する。
次に、本発明の第2実施形態のNAND型フラッシュメモリについて説明する。第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第1実施形態ではNANDフラッシュメモリにおけるメモリセルアレイの構造を説明したが、第2実施形態ではメモリセルアレイに加えて、同一半導体基板上の周辺部に形成される周辺回路が含む周辺トランジスタの構造とその製造方法を説明する。
図7(a)及び図7(b)は、第2実施形態のNAND型フラッシュメモリの構造を示す断面図である。図7(a)はメモリセルアレイが形成されるメモリセル部を示し、図7(b)は周辺トランジスタが形成される周辺部を示す。
図7(a)に示すメモリセル部は図2に示した構造と同様である。半導体基板21上には複数のメモリセルトランジスタのゲート電極MG、選択ゲートトランジスタの選択ゲート電極SG1,SG2が形成されている。SG1−SG2間には、ビット線コンタクト電極6が形成されている。
周辺部の周辺トランジスタでは、図7(b)に示すように、半導体基板21上にはゲート絶縁膜22が形成され、ゲート絶縁膜22上にはゲート電極PGが形成されている。ゲート電極PGの両側の半導体基板内には、ソース拡散層及びドレイン拡散層32がそれぞれ形成されている。
ゲート電極PGの側面には、第1絶縁膜、例えばHTO膜29が形成されている。ゲート電極PGの側面のHTO膜29上には、第2絶縁膜、例えばTEOS膜30が形成されている。さらに、ゲート電極PGの側面のTEOS膜30上には、TEOS膜31が形成されている。HTO膜29、TEOS膜30、及びTEOS膜31により側壁絶縁膜が形成されている。
周辺トランジスタのゲート電極PGの側面に形成されている側壁絶縁膜の膜厚は、選択ゲートトランジスタの選択ゲート電極SG1,SG2の側壁絶縁膜の膜厚、及びゲート電極MG−SG1間のメモリセルの側壁絶縁膜の膜厚よりTEOS膜30分だけ厚く形成されている。このゲート電極PGを挟んで半導体基板21中には拡散層32が形成されている。
この拡散層32はいわゆる、LDD構造をしておりn−拡散層32Aと、n−拡散層32Aよりも不純物濃度の濃いn+拡散層32Bから構成されている。n−拡散層32Aはゲート電極PGの端付近からゲート電極PGから遠ざかる方に延びている。n+拡散層32BはTEOS膜31の端付近からゲート電極PGから遠ざかる方に延びている。
このため、LDD構造のn+拡散層32Bをゲート電極PGの端部からより遠くに離すことができる。すなわち、選択ゲートトランジスタの側壁絶縁膜(HTO膜29とTEOS膜31)を用いてLDD構造を作る場合に比べてLDD構造のn+拡散層32Bをゲート電極PGの端部からより遠くに離すことができる。その結果、周辺トランジスタのソース、ドレイン間耐圧を向上させることができる。
特に、ソース、ドレイン間に20V以上の電圧を制御する高耐圧トランジスタに適用することができる。この場合は周辺トランジスタのゲート絶縁膜22の膜厚がメモリセルトランジスタ及び選択ゲートトランジスタのゲート絶縁膜の膜厚よりも厚くなる。
なお、拡散層32はLDD構造に限らず、DDD構造であっても良い。また、n−拡散層32A及びn+拡散層32Bはそれぞれp−拡散層、p+拡散層に置き換えることも可能である。 一方、ビット線コンタクト6がリソグラフィーの合せズレ等により選択ゲートSG1の側壁絶縁膜と接触してしまうと、ビット線コンタクト6の径が接触した分だけ小さくなり、コンタクト抵抗が高くなってしまう。すなわち選択ゲートSG1、SG2の側壁絶縁膜は薄くした方が好ましい。さらに、この側壁絶縁膜の薄くした膜厚分だけチップ面積を縮小化することも可能となる。
前述した構造を有する第2実施形態によれば、第1実施形態が有する効果に加えて、選択ゲートトランジスタの側壁絶縁膜を薄くできチップ面積を縮小化することができと同時に、周辺トランジスタの側壁絶縁膜の膜厚が選択ゲートトランジスタの側壁絶縁膜の膜厚より厚く形成されているため、周辺トランジスタの特性を向上させることができる。
次に、第2実施形態のNAND型フラッシュメモリの製造方法について説明する。
図8(a)、図8(b)、図9A(a)、図9A(b)、図9B(a)、及び図9B(b)は、第2実施形態のNAND型フラッシュメモリの製造方法を示す断面図である。なお、図8(a)と図8(b)、図9A(a)と図9A(b)、図9B(a)と図9B(b)はそれぞれ同一工程を示している。
図8(a)に示す構造は図5に示した構造と同様であり、その構造に至るまでの製造方法も同様である。図3に示したゲート電極MG、選択ゲート電極SG1,SG2を形成する工程において、周辺部でも同様に、半導体基板21上にゲート電極PGを形成する。続いて、拡散層26B,27B,28Bを形成する工程において、周辺部でも同様に、ゲート電極PGをマスクとして、ゲート電極PGの両側の半導体基板21内にn−拡散層32Aを形成する。
その後、図8(a)に示したように、半導体基板21の主面上にHTO膜29及びTEOS膜30を形成する工程において、図8(b)に示す周辺部でも同様に、ゲート電極PGを覆うように、かつ、半導体基板21の主面上にHTO膜29及びTEOS膜30を形成する。続いて、メモリセル部でレジスト40を形成する工程で、周辺部ではTEOS膜30上をレジスト40にて覆う。さらに、メモリセル部ではPイオンとBイオンがイオン注入されるが、周辺部ではレジスト40に覆われているため、これらのイオンは注入されない。
次に、図9A(a)に示すメモリセル部では、レジスト40をマスクとして、MG−SG1間及びSG1−SG2間のTEOS膜30を除去する。この工程において、図9A(b)に示す周辺部では、レジスト40で覆われているため、TEOS膜30が除去されることはない。
その後、図9B(a)に示すメモリセル部では、レジスト40を剥離し、CVD法により第3絶縁膜、例えばTEOS膜31を複数の第1ゲート電極MG、選択ゲート電極SG1,SG2を覆うように堆積させる。この工程において、図9B(b)に示す周辺部でも同様に、ゲート電極PGを覆うようにTEOS膜31を堆積させる。すなわち、TEOS膜31を半導体基板21の主面上に堆積させる。ここで、TEOS膜31はゲート電極MGと選択ゲート電極SG1間、及び選択ゲート電極SG1,SG2間は完全に埋め込まない膜厚で形成される。
続いて、図7(a)に示すメモリセル部では、異方性エッチング法、例えば、RIEにより選択ゲート電極SG1,SG2の側面及びMG−SG1間のゲート電極MGの側面にTEOS膜31を残す。この工程において、図7(b)に示す周辺部でも同様に、異方性エッチング法によりゲート電極PGの側面にTEOS膜31を残す。なお、ゲート電極MGの側面に形成されたTEOS膜31に覆われていないHTO膜29及びTEOS膜30もこの工程により除去される。
その後、図7(b)に示す周辺部では、ゲート電極PG及びTEOS膜31をマスクとしてイオン注入法により、例えばAsイオンを打ち込んでn+型拡散層32Bを形成する。メモリセル部では、第1実施形態と同様に、層間絶縁膜(図示せず)を堆積し、必要に応じて拡散層28Dを形成した後、拡散層28D上にビット線コンタクト電極6を形成する。
以上に説明した工程により、第1実施形態のメモリセルアレイに加えて、周辺部に周辺トランジスタを製造することができる。第2実施形態では、周辺トランジスタの側壁絶縁膜は、選択ゲートトランジスタの側壁絶縁膜よりもTEOS膜30分だけ厚く形成できるため、例えば20V程度の電圧を制御する高耐圧トランジスタの製造が容易になる。
本発明の実施形態では、ゲート電極の側壁を低エッチングレートのHTO膜と高エッチングレートのTEOS膜の2層にし、選択ゲート電極の側壁のTEOS膜を部分的に一層除去することにより、選択ゲートトランジスタの側壁絶縁膜の厚さを薄くすることができる。その際、周辺回路を構成する周辺MOSトランジスタの側壁絶縁膜の膜厚は薄くならない。また、選択ゲート電極の側壁のTEOS膜を一層除去する前にBイオンを斜めにイオン注入することにより、選択ゲートトランジスタとメモリセル間のメモリセル間より広いスペースにBイオンが打たれるのを防止することができる。また、半導体基板面に垂直にPイオンを打ち込めば、選択ゲートトランジスタとメモリセル間の広いスペースに濃く打たれてしまうハローインプラを補償できる。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。また、各実施形態においてn型のメモリセルトランジスタ及びn型の選択ゲートトランジスタを例に挙げて説明したが、p型のメモリセルトランジスタ及びn型の選択ゲートトランジスタであっても構わない。その場合、実施形態中で述べたn型とp型を入れ替えて考えればよい。
さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
1…素子分離領域、2…素子領域、3…コントロールゲート線(ワード線)、4…ドレイン側選択ゲート線、5…ソース側選択ゲート線、6…ビット線コンタクト電極、7…ビット線接続部、8…配線間コンタクト電極、9…ビット線、10…ソース線コンタクト電極、11…ソース線、21…半導体基板(p型シリコン基板)、22…ゲート絶縁膜、23…フローティングゲート電極、24…ゲート間絶縁膜、25…コントロールゲート電極、26…ソース及びドレイン拡散層、26A,27A,28A…拡散層、27…拡散層、28…ビット線コンタクト拡散層、28B…拡散層、28C…拡散層、29…HTO(High Temperature Oxide)膜、30,31…TEOS(Tetraethoxy Silane)膜、MC…メモリセルトランジスタ、MG…メモリセルトランジスタのゲート電極、STD…ドレイン側選択ゲートトランジスタ、STS…ソース側選択ゲートトランジスタ、SG1…選択ゲートトランジスタの選択ゲート電極、SG2…選択ゲートトランジスタの選択ゲート電極。
Claims (5)
- 半導体基板上に直列に形成された複数のメモリセルトランジスタの第1ゲート電極と、
前記直列に形成された複数の第1ゲート電極の一端の前記第1ゲート電極に隣接して前記半導体基板上に形成された第1選択ゲートトランジスタの第2ゲート電極と、
前記第1選択ゲートトランジスタの前記第2ゲート電極に隣接して前記半導体基板上に形成された第2選択ゲートトランジスタの第3ゲート電極と、
前記半導体基板上に形成された周辺トランジスタの第4ゲート電極と、
前記第2ゲート電極の側面に形成された第1側壁絶縁膜と、
前記第3ゲート電極の側面に形成された第2側壁絶縁膜と、
前記第4ゲート電極の側面に形成された第3側壁絶縁膜とを具備し、
前記第3側壁絶縁膜の膜厚は、前記第1側壁絶縁膜及び前記第2側壁絶縁膜の膜厚より厚く、
前記第1ゲート電極と前記第2ゲート電極との間隔は前記第1ゲート電極間の間隔より広く、前記第2ゲート電極と前記第3ゲート電極との間隔は前記第1ゲート電極と前記第2ゲート電極との間隔より広いことを特徴とする半導体記憶装置。 - 前記第3側壁絶縁膜は、側面側から順に形成された第1絶縁膜、第2絶縁膜、及び第3絶縁膜を有し、
前記第1,2側壁絶縁膜は、側面側から順に形成された前記第1絶縁膜、及び前記第3絶縁膜を有し、
前記第1ゲート電極間は、前記第1絶縁膜、前記第2絶縁膜で埋め込まれていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1ゲート電極間の前記半導体基板内に形成された第1拡散層と、
前記第1ゲート電極と前記第2ゲート電極との間の前記半導体基板内に形成された第2拡散層とを有し、
前記第2拡散層は、前記第1拡散層より高いn型またはp型の不純物濃度を有することを特徴とする請求項1または2に記載の半導体記憶装置。 - 半導体基板上に複数のメモリセルトランジスタが有する複数の第1ゲート電極を直列に形成すると共に、前記直列に形成された前記複数の第1ゲート電極の一端の第1ゲート電極に隣接して第1選択ゲートトランジスタが有する第2ゲート電極、前記第2ゲート電極の前記第1ゲート電極と反対側に隣接する第2選択ゲートトランジスタが有する第3ゲート電極を直列に形成し、前記半導体基板上に形成された周辺トランジスタの第4ゲート電極を形成する工程と、
前記複数の第1ゲート電極上、前記第2,第3ゲート電極を覆いつつ、前記半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、前記第1ゲート電極間を覆い、かつ前記第1ゲート電極と前記第2ゲート電極との間及び前記第2ゲート電極と前記第3ゲート電極との間を開口したマスク材を形成する工程と、
前記マスク材を形成した後、前記第1ゲート電極と前記第2ゲート電極との間及び前記第2ゲート電極と前記第3ゲート電極との間の前記第2絶縁膜を除去する工程と、
前記マスク材を除去した後、前記複数の第1ゲート電極上及び前記第2,第3ゲート電極を覆い、かつ前記半導体基板上に第3絶縁膜を形成する工程と、
異方性エッチング法により前記第3絶縁膜をエッチングして、前記第1ゲート電極と前記第2ゲート電極との間の前記第1ゲート電極の側面上及び前記第2,第3ゲート電極の側面上に第1側壁絶縁膜を形成するとともに、前記第4ゲート電極の側面上に第2側壁絶縁膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記マスク材を形成した後、前記第1ゲート電極と前記第2ゲート電極との間及び前記第2ゲート電極と前記第3ゲート電極との間の前記半導体基板内に不純物をイオン注入する工程をさらに具備することを特徴とする請求項4に記載の半導体装置の製造方法。
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