KR20050035097A - 불휘발성 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (12)
- 복수의 전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속되어 구성된 NAND 스트링이 배열된 메모리 셀 어레이와,상기 메모리 셀 어레이의 소거, 기입 및 판독을 행하기 위한 소거/기입/판독 제어 회로를 포함하고,상기 메모리 셀 어레이의 각 NAND 스트링 내의 적어도 하나의 메모리 트랜지스터가, 상기 메모리 셀 어레이를 각각 데이터 소거의 단위로 되는 복수 블록으로 분할하기 위한 블록 분리용 트랜지스터로서 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 메모리 셀 어레이는,한 방향으로 배열된 NAND 스트링의 블록 분리용 트랜지스터의 제어 게이트에 공통 접속되는 블록 분리용 게이트선과,한 방향으로 배열된 NAND 스트링의 나머지 메모리 트랜지스터의 제어 게이트에 각각 공통 접속되는 복수의 워드선과,각 NAND 스트링의 일단이 제1 선택 게이트 트랜지스터를 통해 접속되는, 상기 워드선과 교차하는 복수의 비트선과,각 NAND 스트링의 타단이 제2 선택 게이트 트랜지스터를 통해 접속되는 공통 소스선과,한 방향으로 배열된 상기 제1 및 제2 선택 게이트 트랜지스터의 게이트에 각각 공통 접속되는 제1 및 제2 선택 게이트선을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제2항에 있어서,상기 소거/기입/판독 제어 회로는,상기 메모리 셀 어레이의 워드선, 제1 및 제2 선택 게이트선 및 블록 분리용 게이트선을 선택하여 구동하는 로우 제어 회로와,상기 메모리 셀 어레이의 비트선에 선택적으로 접속되어 데이터를 감지하여 기입 데이터를 보유하는 감지 증폭기를 갖는 컬럼 제어 회로와,상기 메모리 셀 어레이의 공통 소스선의 전압을 제어하는 소스선 제어 회로와,상기 메모리 셀 어레이가 형성된 반도체 웰의 전압을 제어하는 웰 제어 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 전기적 재기입 가능한 불휘발성 메모리 트랜지스터가 직렬 접속된 NAND 스트링이 배열된 메모리 셀 어레이와,상기 메모리 셀 어레이의 한 방향으로 배열된 NAND 스트링 내에서 블록 분리용 트랜지스터로서 선택된 적어도 하나의 메모리 트랜지스터의 제어 게이트가 공통 접속되는 블록 분리용 게이트선과,상기 메모리 셀 어레이의 한 방향으로 배열된 NAND 스트링 내의 나머지 메모리 트랜지스터의 제어 게이트가 각각 공통 접속되는 복수의 워드선과,상기 메모리 셀 어레이의 각 NAND 스트링의 일단이 접속되는, 상기 블록 분리용 게이트선 및 워드선과 교차하는 복수의 비트선과,상기 블록 분리용 게이트선과 워드선을 선택적으로 구동함과 함께, 데이터 소거 시에 상기 블록 분리용 게이트선에 인가하는 제어 전압에 의해 상기 메모리 셀 어레이를 각각 소거 단위로 되는 복수 블록으로 나누는 제어를 행하는 로우 제어 회로와,상기 비트선에 접속되어, 데이터를 감지하여 기입 데이터를 보유하는 감지 증폭기를 갖는 컬럼 제어 회로와,상기 메모리 셀 어레이가 형성된 반도체 웰의 전압을 제어하기 위한 웰 제어 회로와,상기 메모리 셀 어레이의 각 NAND 스트링의 타단이 접속되는 공통 소스선의 전압을 제어하는 소스선 제어 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제4항에 있어서,상기 메모리 셀 어레이는, 각 NAND 스트링의 일단을 대응하는 비트선에 접속하기 위한 제1 선택 게이트 트랜지스터 및, 타단을 공통 소스선에 접속하기 위한 제2 선택 게이트 트랜지스터를 포함하고,상기 메모리 셀 어레이의 한 방향으로 배열된 제1 및 제2 선택 게이트 트랜지스터의 게이트는 각각 상기 워드선과 병행하는 제1 및 제2 선택 게이트선에 접속되며,상기 제1 및 제2 선택 게이트선은 상기 로우 제어 회로에 의해 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항 또는 제4항에 있어서,상기 메모리 셀 어레이의 각 NAND 스트링 내의 연속하는 2개의 메모리 트랜지스터가 블록 분리용 트랜지스터로서 이용되며, 상기 메모리 셀 어레이의 1NAND 스트링 길이의 범위는 상기 블록 분리용 트랜지스터를 사이에 두고 2개의 블록으로 나누어져 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제6항에 있어서,각 NAND 스트링 내의 2개의 블록 분리용 트랜지스터의 제어 게이트가 각각 접속되는 2개의 블록 분리용 게이트선은, 상호 독립적으로 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제6항에 있어서,각 NAND 스트링 내의 2개의 블록 분리용 트랜지스터의 제어 게이트가 각각 접속되는 2개의 블록 분리용 게이트선은, 공통으로 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항 또는 제4항에 있어서,상기 블록 분리용 트랜지스터는, 전기적 기입 동작에 의해 소정의 임계값 전압 상태로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항 또는 제4항에 있어서,상기 블록 분리용 트랜지스터 이외의 메모리 트랜지스터는, 임계값 전압이 마이너스인 데이터 "1" 상태와, 임계값 전압이 제1 플러스값 이상인 데이터 "0" 상태 중 어느 한쪽을 재기입 가능하게 기억하는 것이고,상기 블록 분리용 트랜지스터는, 임계값 전압이 상기 제1 플러스값보다 높은 제2 플러스값 이상의 상태로 기입되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제2항 또는 제4항에 있어서,선택 블록의 데이터 소거는, 비선택 블록의 모든 워드선, 상기 제1 및 제2 선택 게이트선, 상기 블록 분리용 게이트선, 상기 비트선 및 공통 소스선을 부유 상태로 하고, 선택 블록 내의 모든 워드선에 접지 전압을, 상기 메모리 셀 어레이가 형성된 반도체 웰에 플러스의 소거 전압을 인가하여 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제2항 또는 제4항에 있어서,데이터 기입은, 상기 메모리 셀 어레이의 선택된 비트선 및 이것에 연결되는 NAND 스트링을 데이터에 따라 프리차지한 후, 제1 선택 게이트선 및 제2 선택 게이트선에 각각 전원 전압 및 접지 전압을, 선택 블록 내의 선택 워드선에 플러스의 기입 전압을, 선택 블록 내의 비선택 워드선에 전원 전압보다 높고 또한 기입 전압보다 낮은 플러스의 제1 제어 전압을, 비선택 블록의 모든 워드선 및 블록 분리용 게이트선에 전원 전압보다 높고 또한 상기 제1 제어 전압보다 낮은 제2 제어 전압을 인가하여, 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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