KR20190076483A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 프로그램을 위해, 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할한다. 상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공한다. 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭한다. 중간 스위칭 트랜지스터들의 독립적인 스위칭을 통하여 프로그램과 무관한 스트링 세그먼트의 로컬 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{Nonvolatile memory device and method of programming in the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 프로그램 동작시 비선택된 메모리 셀들이 받는 교란(disturbance)이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 프로그램 동작 동안에 비선택된 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 프로그램 동작 동안에 비선택된 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에서, 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할한다. 상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공한다. 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 제1 서브 블록, 상기 제1 서브 블록 상부의 스토퍼 층 및 상기 스토퍼 층 상부의 제2 서브 블록으로 분할하는 단계, 상기 스토퍼 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계 및 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 메모리 블록은 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하고, 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할되고, 상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 포함한다. 상기 제어 회로는 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭하도록 제어한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 독립적인 스위칭을 통하여 프로그램과 무관한 스트링 세그먼트의 로컬 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 6은 도 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도이다.
도 8a는 도 7의 구조에 상응하는 등가 회로를 나타내는 회로도이다.
도 8b는 도 7의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 9a 내지 9d는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 11은 본 발명의 실시예들에 따른 제1 프로그램 동작을 나타내는 도면이다.
도 12는 도 11의 제1 프로그램 동작에 따른 제1 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
도 13은 도 11의 제1 프로그램 동작에 따른 제2 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 제2 프로그램 동작을 나타내는 도면이다.
도 15는 도 14의 제2 프로그램 동작에 따른 제1 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
도 16은 도 14의 제2 프로그램 동작에 따른 제2 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도들이다.
도 19는 본 발명의 실시예들에 따른 3개의 서브 블록들로 분할된 메모리 블록을 나타내는 단면도이다.
도 20 내지 22는 도 11의 제1 프로그램 동작에 따른 도 19의 메모리 블록의 서브 블록들에 대한 프로그램을 나타내는 도면들이다.
도 23 내지 25는 도 14의 제2 프로그램 동작에 따른 도 19의 메모리 블록의 서브 블록들에 대한 프로그램을 나타내는 도면들이다.
도 26은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 1을 참조하면, 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할한다(S100). 메모리 블록은 도 7 등을 참조하여 설명하는 바와 같이 2개의 서브 블록들로 분할될 수도 있고, 도 19를 참조하여 설명하는 바와 같이 3개의 서브 블록들로 분할될 수도 있다. 한편 도면에 도시하지는 않았으나, 유사한 방식으로 메모리 블록은 4개 이상의 서브 블록들로 분할될 수 있음을 이해할 수 있을 것이다.
상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공한다(S200).
일 실시예에서, 도 7, 8a 및 8b를 참조하여 후술하는 바와 같이, 상기 경계 층은 하나의 게이트 층에 해당할 수 있다.
다른 실시예에서, 도 9a를 참조하여 후술하는 바와 같이, 상기 경계 층은 수직 방향으로 인접하는 2개 이상의 게이트 층들을 포함할 수 있다.
또 다른 실시예에서, 도 19를 참조하여 후술하는 바와 같이, 상기 경계 층은 3개 이상의 서브 블록들을 분할하는 수직 방향으로 이격된 2개 이상의 게이트 층들을 포함할 수 있다. 여기서 게이트 층이라 함은 도 5에 도시된 제1 도전 물질들(213~293)이 형성되는 층, 다시 말해 도 6에 도시된 게이트 라인들(GTL1~GTL8)이 형성되는 층을 나타낸다.
프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭한다(S300). 프로그램 어드레스에 기초한 중간 스위칭 트랜지스터들의 선택적인 스위칭에 대해서는 도 11 내지 11 내지 25의 실시예들을 참조하여 후술한다.
수직형 플래시 메모리 장치는 세대를 거듭할수록 수직 방향으로 적층되는 게이트 층들의 개수가 증가하고 최상위의 게이트 층에 형성되는 스트링 선택 라인들의 개수가 증가함에 따라서 하나의 메모리 블록 기준의 밀도(density)가 증가하게 된다.
상기 게이트 층들에 형성되는 워드 라인들의 개수가 증가함에 따라서, 프로그램 동안에 비선택 워드 라인에 결합된 메모리 셀들이 받는 패스 전압 교란(pass voltage disturbance)이 증가하게 된다.
또한 스트링 선택 라인들의 개수가 증가함에 따라서, 프로그램 동안에 선택 워드 라인에 결합되지만 비선택 셀 스트링에 속하는 메모리 셀들이 받는 프로그램 전압 교란(program voltage disturbance)이 증가하게 된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 독립적인 스위칭을 통하여 프로그램과 무관한 스트링 세그먼트의 로컬 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
여기서 로컬 부스팅(local boosting)이라 함은 패스 전압 및/또는 프로그램 전압에 의해 스트링의 플로팅된 전체 채널을 부스팅하는 것이 아니라 플로팅된 채널의 일부, 즉 플로팅된 스트링 세그먼트를 부스팅하는 것을 말한다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 2에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 6은 도 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 또한 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 중간 스위칭 라인에 해당할 수 있으며, 중간 스위칭 라인에 결합된 메모리 셀들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 도면에 도시하지는 않았으나 중간 스위칭 라인에 해당하는 게이트 라인은 후술하는 바와 같이 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
이하, 메모리 블록을 나타내는 도면들에서 도시의 편의상 메모리 셀들은 도시를 생략하고, 수직 방향으로 적층된 게이트 라인들만을 도시한다. 상기 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인(WL), 더미 워드 라인(DWL), 중간 스위칭 라인(MSL, USL, BSL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 중간 스위칭 라인(MSL, USL, BSL)에 의해 구동되는 메모리 셀들 또는 트랜지스터들은 중간 스위칭 트랜지스터들이라 칭할 수 있다.
이하, 도면들에서는 도시 및 설명의 편의상 동일한 비트 라인(BL)에 연결되는 4개의 셀 스트링들(STR1~STR4)이 도시하지만, 이에 한정되는 것은 아니며 동일한 비트 라인(BL)에 연결되는 스트링들의 개수는 다양하게 결정될 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도이다.
도 7을 참조하면, 메모리 블록(MB1)은 경계 층(BND)의 하부에 위치하는 제1 서브 블록(SB1) 및 경계 층(BND)의 상부에 위치하는 제2 서브 블록(SB2)을 포함할 수 있다. 도 5 및 6을 참조하여 설명한 바와 같이, 메모리 블록(MB1)은 복수의 셀 스트링들(STR1~STR4)을 포함하고, 각각의 셀 스트링은 수직 방향으로 배치되는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 워드 라인들(WL)에 연결된다.
메모리 블록의 최상위 게이트 층에는 복수의 스트링 선택 라인들(SSL1~SSL4)이 형성되고, 전술한 바와 같이 복수의 셀 스트링들(STR1~STR4)과 비트 라인(BL) 사이의 전기적인 연결을 각각 제어하는 복수의 스트링 선택 트랜지스터들은 복수의 스트링 선택 라인들(SSL1~SSL4)에 연결된다.
메모리 블록의 최하위 게이트 층에는 복수의 접지 선택 라인들(GSL1~GSL2)이 형성되고, 전술한 바와 같이 복수의 셀 스트링들(STR1~STR4)과 공통 소스 라인(CSL) 사이의 전기적인 연결을 각각 제어하는 복수의 접지 선택 트랜지스터들은 복수의 접지 선택 라인들(GSL1, SSL2)에 연결된다. 도 7에는 2개의 스트링들마다 접지 선택 라인이 1개씩 할당되는 예가 도시되어 있으나, 이에 한정되는 것은 아니다.
서브 블록들(SB1, SB2)의 경계 층에는 도 8a 및 8b를 참조하여 후술하는 바와 같이 복수의 셀 스트링들(STR1~STR4)의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들(MST1~MST4)이 배치된다. 복수의 중간 스위칭 트랜지스터들(MST1~MST4)은 복수의 중간 스위칭 라인들(MSL1~MSL4)에 연결된다.
제1 및 제2 서브 블록들(SB1, SB2)의 경계 층에는 도 8a 및 8b를 참조하여 후술하는 바와 같이 복수의 셀 스트링들(STR1~STR4)의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들(MST1~MSTm)이 배치된다.
본 발명의 실시예들에 따라서, 동일한 비트 라인(BL)에 연결되고 각각의 스트링 선택 트랜지스터를 통하여 선택적으로 동일한 비트 라인(BL)에 전기적으로 연결되는 셀 스트링들(STR1~STR4)을 복수의 스트링 그룹들로 분할하고, 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 상기 스트링 그룹 단위로 독립적으로 스위칭할 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 동일한 비트 라인(BL)에 연결되는 셀 스트링들(STR1~STR4)을 1개씩 그룹화하고, 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 1개씩 독립적으로 스위칭할 수 있다. 경계 층(BND)에 형성되는 게이트 라인을 1개의 스트링에 각각 상응하는 중간 스위칭 라인들(MSL1~MSL4)로 분할함으로써 중간 스위칭 트랜지스터들을 1개씩 독립적으로 스위칭할 수 있다.
다른 실시예에서, 도 17 및 18을 참조하여 후술하는 바와 같이, 동일한 비트 라인에 연결되는 셀 스트링들을 N개씩(N은 2 이상의 자연수) 그룹화하고, 프로그램 동작시 프로그램 어드레스에 기초하여 복수의 중간 스위칭 트랜지스터들을 N개씩 독립적으로 스위칭할 수 있다.
도 3을 참조하여 전술한 바와 같이, 프로그램 동작시 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정한다.
이와 동일한 방식으로 어드레스 디코더(430)는 프로그램 어드레스의 로우 어드레스(R_ADDR)에 기초하여 복수의 중간 스위칭 라인들(MSL1~MSL4) 중 하나를 선택 중간 스위칭 라인으로 결정할 수 있다. 상기 선택 중간 스위칭 라인에 턴온 전압을 인가하고, 나머지 비선택 중간 스위칭 라인들에 턴오프 전압을 인가함으로써 선택 중간 스위칭 라인에 연결되는 선택 중간 스위칭 트랜지스터들을 독립적으로 또는 선택적으로 턴온시킬 수 있다.
도 8a는 도 7의 구조의 등가 회로를 나타내는 회로도이고, 도 8b는 도 7의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 8a에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR1~STRm)을 도시하고 있으나, 메모리 블록은 5 및 6을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다.
도 8a 및 8b를 참조하면, 메모리 블록은 동일한 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRm)을 포함할 수 있다. 셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인들(SSL1~SSLm)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTm), 워드 라인들(WL)에 의해 제어되는 메모리 셀들, 중간 스위칭 라인들(MSL1~MSLm)에 의해 제어되는 중간 스위칭 트랜지스터들(MST1~MSTm) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들을 포함할 수 있다. 제1 및 제2 서브 블록들(SB1, SB2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 더미 셀들일 수 있다. 더미 셀들에는 데이터가 저장되지 않을 수 있다. 한편 상기 더미 셀들은 다른 메모리 셀들보다 작은 비트 수의 데이터를 저장하도록 설정될 수 있다.
도 8a에는 접지 선택 트랜지스터들이 동일한 접지 선택 라인(GSL)에 연결되는 실시예가 도시되어 있고, 도 8b에는 접지 선택 라인들(GSL1, GSL2)의 각각에 접지 선택 트랜지스터들이 2개씩 연결되는 실시예가 도시되어 있으나, 이에 한정되는 것은 아니다.
도 8a 및 8b에 도시된 바와 같이, 경계 층(BND)에 형성되는 게이트 라인을 1개의 스트링에 각각 상응하는 중간 스위칭 라인들(MSL1~MSLm)로 분할함으로써 중간 스위칭 트랜지스터들(MSL1~MSLm)을 1개씩 독립적으로 스위칭할 수 있다. 분할된 중간 스위칭 라인들(MSL1~MSLm)은, 도 8b에 도시된 바와 같이, 제2 방향(D2)로 신장되고 제3 방향(D3)으로 배열될 수 있다.
도 9a 내지 9d는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도들이다.
도 9a 내지 9d의 메모리 블록들은 도 7, 8a 및 8b를 참조하여 설명한 메모리 블록과 유사하므로 중복되는 설명을 생략한다.
도 9a를 참조하면, 메모리 블록(MB2)의 경계 층(BND1, BND2)은 수직 방향(D1)으로 인접한 2개 이상의 게이트 층들을 포함할 수 있다. 도 9a에는 수직 방향(D1)으로 인접한 2개의 인접한 게이트 층들, 즉 제1 경계 층(BND1) 및 제2 경계 층(BND2)이 도시되어 있으나, 이에 한정되는 것은 아니며, 수직 방향(D1)으로 인접한 3개의 인접한 게이트 층들이 경계 층으로 제공될 수 있다.
제1 경계 층(BND1)은 복수의 셀 스트링들(STR1~STR4)의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 라인들(MSL11~MSL14)을 포함하고, 제2 경계 층(BND2)은 복수의 셀 스트링들(STR1~STR4)의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 라인들(MSL21~MSL24)을 포함할 수 있다. 동일한 셀 스트링(STRi)에 속하는 2개의 중간 스위칭 라인들(MSL1i, MSL2i)에는 동일한 구동 전압이 공통으로 인가될 수 있다.
이와 같이 수직 방향(D1)으로 인접한 2개 이상의 게이트 층들을 경계 층으로 설정함으로써, 제1 서브 블록(SB1)에 속하는 하부 스트링 세그먼트와 제2 서브 블록(SB2)에 속하는 상부 스트링 세그먼트 사이의 전기적인 연결을 확실하게 차단함으로써, 로컬 부스팅의 효과를 증대할 수 있다.
도 9b를 참조하면, 메모리 블록(MB3)에서, 제1 및 제2 서브 블록들(SB1, SB2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인은 더미 워드 라인(DWL)으로 설정될 수 있다. 더미 워드 라인(DWL)에 연결되는 메모리 셀들은 더미 셀들일 수 있고, 상기 더미 셀들에는 데이터가 저장되지 않을 수 있다.
도 9c를 참조하면, 메모리 블록(MB4)에서, 제1 및 제2 서브 블록들(SB1, SB2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들의 각각에 저장되는 비트 수(M)는 다른 게이트 층에 형성되는 워드 라인에 연결되는 메모리 셀들의 각각에 저장되는 비트 수(N)보다 작을 수 있다. 예를 들어, 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 싱글 레벨 셀(SLC, single level cell)로서 운영되고, 다른 게이트 층에 형성되는 워드 라인에 연결되는 메모리 셀들은 멀티 레벨 셀(MLC, multiple level cell)로서 운영될 수 있다.
도 9b 및 9c를 참조하여 설명한 바와 같이, 제1 및 제2 서브 블록들(SB1, SB2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들을 더미 셀들로 설정하거나 상대적으로 작은 비트 수를 저장하도록 설정함으로써, 제조 공정에 따른 특정 메모리 셀들의 특성 열화에 따른 문제점을 보완할 수 있다.
도 9d를 참조하면, 메모리 블록(MB5)은 중간에 위치하는 제1 스토퍼 층(STP1) 및 최하위에 위치하는 제2 스토퍼 층(STP2)을 포함할 수 있다. 도 10을 참조하여 후술하는 바와 같이, 중간에 위치하는 제1 스토퍼 층(STP1)을 전술한 경계 층(BND)으로 이용할 수 있다. 1개의 접지 선택 라인에 공통으로 연결되는 셀 스트링의 개수는 도 9a에 도시된 바와 같이, 2개일 수도 있고, 도 9d에 도시된 바와 같이 4개 이상일 수도 있다.
전술한 바와 같이, 워드 라인들의 개수 증가에 따라서, 즉 수직 방향으로 적층되는 게이트 층들의 개수가 증가에 따라서, 공정상 멀티플 스택(multiple stack) 구조를 채택하게 된다. 도 10에는 일 예로서 더블 스택(double stack) 구조가 도시되어 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 10을 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(610) 및 제2 서브 채널 홀(510)을 포함할 수 있다. 제1 서브 채널 홀(610)은 채널막(611), 내부 물질(612) 및 절연막(613)을 포함할 수 있다. 제2 서브 채널 홀(510)은 채널막(511), 내부 물질(512) 및 절연막(513)을 포함할 수 있다. 제1 서브 채널 홀(610)의 채널막(611)은 제2 서브 채널 홀(510)의 채널막(511)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(610, 510)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다.
전술한 서브 블록들 사이의 경계 층은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 층(GTL5)에 상응할 수 있다. 스토퍼 층의 셀들은 데이터를 저장하기에 적합하지 않을 수 있고, 이러한 스토퍼 층을 본 발명의 실시예들에 따른 중간 스위칭 트랜지스터들을 형성하기 위한 경계 층으로 이용할 수 있다.
본 발명의 실시예들은, 이에 한정되는 것은 아니며, 정상적인 메모리 셀들이 형성되는 1개 또는 2개 이상의 게이트 층들이 본 발명의 실시예들에 따른 경계 층으로 이용될 수 있다.
경계 층에 형성되는 중간 스위칭 트랜지스터들은 셀 타입으로 구현될 수도 있고, 트랜지스터 타입으로 구현될 수도 있다. 여기서 셀 타입이란 플래시 메모리 셀과 같이 플로팅 게이트를 포함하는 것을 말하고 트랜지스터 타입이란 상기 플로팅 게이트가 생략된 것을 말한다.
도 11은 본 발명의 실시예들에 따른 제1 프로그램 동작을 나타내는 도면이다.
도 11에는 예시적으로 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST) 사이에 12개의 워드 라인들(WL1~WL12)에 연결된 메모리 셀들(MC1~MC12)을 포함하는 하나의 셀 스트링 및 그 상태가 도시되어 있다. 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL)/기판 전압(SUB)에 연결된다. 또한, 도 11에는 예시적으로 2비트를 저장하는 멀티 레벨 셀의 문턱 전압(Vth)의 상태를 도시하고 있다.
도 11을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 제1 프로그램 동작이 수행될 수 있다. 즉, 제1 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 아래에서 위로(B2T, bottom-to-top) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC5~MC12)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC1~MC4)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 12는 도 11의 제1 프로그램 동작에 따른 제1 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
도 12는 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제1 서브 블록(SB1)에 포함되는 경우에 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 것을 나타낸다. 시구간 T1~T2는 초기화 구간이고 시구간 T3~T4는 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 프로그램 구간이다. 이하 상응하는 트랜지스터가 턴온 및 턴오프될 수 있는 레벨을 갖는 전압을 각각 턴온 전압 및 턴오프 전압이라 할 수 있다. 프로그램 동작시 접지 선택 라인(GSL)에는 턴오프 전압(VGOFF)이 인가되고 셀 스트링들과 공통 소스 라인 사이의 전기적인 연결이 차단될 수 있다.
비선택 비트 라인(BLu)에는 프로그램 금지 전압(VINH)이 인가되고, 선택 비트 라인(BLs)에는 초기화 구간(T1~T2) 동안 프로그램 금지 전압(VINH)이 인가된 후 프로그램 허용 전압(VPER)이 인가될 수 있다.
비선택 스트링 선택 라인(SSLu)에는 턴온 전압(VSON)이 인가되고, 선택 스트링 선택 라인(SSLs)에는 초기화 구간(T1~T2) 동안 턴온 전압(VSON)이 인가된 후 턴오프 전압(VSOFF)이 인가될 수 있다. 턴온 전압(VSON) 또는 턴오프 전압(VSOFF)의 인가에 따라서 상응하는 스트링 선택 트랜지스터가 턴온 또는 턴오프되고 비트 라인과 셀 스트링 사이의 전기적인 연결이 제어될 수 있다.
결과적으로 선택된 셀 스트링은 프로그램 구간(T3~T4) 동안에 비트 라인과 연결되어 프로그램될 데이터 비트에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)을 수신한다. 비선택 셀 스트링은 프로그램 구간(T3~T4) 동안에 비트 라인 및 공통 소스 라인과의 전기적인 연결이 차단되어 플로팅된다.
프로그램 구간(T3~T4) 동안에, 제1 서브 블록(SB1)의 선택 워드 라인(WLs)에는 프로그램 전압(VPGM)이 인가되고 제1 서브 블록(SB1)의 비선택 워드 라인(WLu)에는 제1 패스 전압(VPASS1)이 인가될 수 있다. 제1 패스 전압(VPASS1)은 가장 높은 문턱 전압 분포를 갖는 프로그램된 메모리 셀을 턴온시킬 수 있는 전압 레벨을 갖는다.
한편, 프로그램 구간(T3~T4) 동안에, 제2 서브 블록(SB2)의 비선택 워드 라인(WLu)에는 제1 패스 전압(VPASS1)보다 낮은 제2 패스 전압(VPASS2)이 인가될 수 있다. 제1 프로그램 방식에 따라서 제1 서브 블록(SB1)에 대한 프로그램이 수행되는 경우에는 제2 서브 블록(SB2)의 모든 메모리 셀들은 모두 소거 상태에 있게 된다.
따라서, 제2 패스 전압(VPASS2)의 전압 레벨은 소거 상태의 문턱 전압 분포보다 높은 정도이면 충분하다. 이와 같이 제1 패스 전압(VPASS1)보다 낮은 제2 패스 전압(VPASS2)을 인가함으로써 제2 서브 블록(SB2)의 메모리 셀들이 받는 패스 전압 교란을 감소할 수 있다.
프로그램 어드레스에 상응하는 선택 중간 스위칭 라인(MSLs)에는 턴온 전압(VMON)이 인가되고, 선택 중간 스위칭 라인(MSLs)을 제외한 비선택 중간 스위칭 라인(MSLu)에는 턴오프 전압(VMOFF)이 인가될 수 있다. 결과적으로, 제1 서브 블록(SB1)에 대한 프로그램 동작시 선택 중간 스위칭 라인(MSLs)에 연결되는 선택 중간 스위칭 트랜지스터를 턴온시키고, 비선택 중간 스위칭 라인(MSLu)에 연결되는 비선택 중간 스위칭 트랜지스터를 턴오프시킬 수 있다.
이와 같은 중간 스위칭 트랜지스터들의 프로그램 어드레스에 기초한 선택적인 스위칭에 따라서 로컬 부스팅이 구현될 수 있다. 제1 서브 블록(SB1)의 워드 라인에 대한 프로그램의 경우, 제1 서브 블록(SB1)의 워드 라인들에 프로그램 전압(VPGM1) 및 제1 패스 전압(VPASS1)이 인가되기 시작하는 시점 T3에서 비선택 셀 스트링의 채널이 함께 부스팅되어 프로그램과 무관한 메모리 셀들이 받는 스트레스를 감소시킨다. 이 때, 비선택 중간 스위칭 트랜지스터의 턴오프에 의해 비선택 셀 스트링의 하부 스트링 세그먼트가 상부 스트링 세그먼트와 전기적으로 차단되기 때문에 하부 스트링 세그먼트만을 부스팅하는 로컬 부스팅이 가능하다. 이러한 로컬 부스팅에 의해 비선택 셀 스트링의 프로그램 전압 교란 및 패스 전압 교란을 감소할 수 있다.
일 실시예에서, 도 12에 도시된 바와 같이, 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 시점에서 선택 중간 스위칭 라인(MSLs)에 턴오프 전압(VMOFF)를 인가할 수 있다. 즉. 선택 워드 라인(WLs)이 제1 서브 블록(SB1)에 포함되는 경우, 부스팅 향상을 위해 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 시점에서 선택 중간 스위칭 트랜지스터를 턴오프시킬 수 있다.
도 13은 도 11의 제1 프로그램 동작에 따른 제2 서브 블록에 대한 프로그램을 나타내는 타이밍도이다. 이하 도 12와 중복되는 설명은 생략한다.
도 13을 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WL2)이 제2 서브 블록(SB2)에 포함되는 경우, 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 프로그램 구간(T3~T4) 동안에, 제2 서브 블록(SB2)의 비선택 워드 라인(WLu)에 제1 패스 전압(VPASS1)을 인가한다.
한편, 프로그램 구간(T3~T4) 동안에, 제1 서브 블록(SB1)의 비선택 워드 라인(WLu)을 플로팅 시키거나 제1 서브 블록(SB1)의 비선택 워드 라인(WLu)에 제1 패스 전압(VPASS1)보다 낮은 저전압(VLOW)을 인가할 수 있다.
저전압(VLOW)은 제1 서브 블록(SB1)의 비선택 워드 라인(WLu)이 플로팅 상태에 있는 경우의 불확실성을 제거하기 위한 것으로서, 도 12의 제2 패스 전압(VPASS2)보다 더 낮은 레벨을 가질 수 있다.
프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제2 서브 블록(SB2)에 포함되는 경우, 상기 프로그램 어드레스에 관계 없이 선택 중간 스위칭 라인(MSLs) 및 비선택 중간 스위칭 라인(MSLu)에 턴오프 전압(VMOFF)을 인가할 수 있다. 결과적으로 제2 서브 블록(SB1)에 대한 프로그램 동작시 복수의 중간 선택 트랜지스터들을 모두 턴오프시킬 수 있다.
이와 같은 중간 스위칭 트랜지스터들의 프로그램 어드레스에 기초한 선택적인 스위칭에 따라서 로컬 부스팅이 구현될 수 있다. 제2 서브 블록(SB2)의 워드 라인에 대한 프로그램의 경우, 제2 서브 블록(SB2)의 워드 라인들에 프로그램 전압(VPGM1) 및 제1 패스 전압(VPASS1)이 인가되기 시작하는 시점 T3에서 비선택 셀 스트링의 채널이 함께 부스팅되어 프로그램과 무관한 메모리 셀들이 받는 스트레스를 감소시킨다. 이 때, 비선택 중간 스위칭 트랜지스터의 턴오프에 의해 비선택 셀 스트링의 상부 스트링 세그먼트가 하부 스트링 세그먼트와 전기적으로 차단되기 때문에 상부 스트링 세그먼트만을 부스팅하는 로컬 부스팅이 가능하다. 이러한 로컬 부스팅에 의해 비선택 셀 스트링의 프로그램 전압 교란 및 패스 전압 교란을 감소할 수 있다.
도 14는 본 발명의 실시예들에 따른 제2 프로그램 동작을 나타내는 도면이다. 이하 도 11과 중복되는 설명은 생략한다.
도 14를 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 제2 프로그램 동작이 수행될 수 있다. 즉, 제2 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 위에서 아래로(T2B, top-to-bottom-) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC1~MC7)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC8~MC12)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 15는 도 14의 제2 프로그램 동작에 따른 제1 서브 블록에 대한 프로그램을 나타내는 타이밍도이고, 도 16은 도 14의 제2 프로그램 동작에 따른 제2 서브 블록에 대한 프로그램을 나타내는 타이밍도이다.
로컬 부스팅을 위한 선택 중간 스위칭 라인(MSLs) 및 비선택 중간 스위칭 라인(MSLu)의 선택적인 스위칭 동작은, 제2 프로그램 방식에 해당하든 도 15 및 16과 제1 프로그램 방식에 따른 도 12 및 13이 동일하다. 이하 도 12 및 13과 중복되는 설명은 생략한다.
도 15를 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제1 서브 블록(SB1)에 포함되는 경우, 프로그램 구간(T3~T4) 동안에, 제1 서브 블록(SB1)의 비선택 워드 라인(WLu) 및 제2 서브 블록(SB2)의 비선택 워드 라인(WLu)에 동일하게 제1 패스 전압(VPASS1)을 인가할 수 있다.
도 16을 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제2 서브 블록(SB2)에 포함되는 경우, 프로그램 구간(T3~T4) 동안에, 제2 서브 블록(SB2)의 비선택 워드 라인(WLu)에 제1 패스 전압(VPASS1)을 인가한다. 한편, 프로그램 구간(T3~T4) 동안에, 제1 서브 블록(SB1)의 비선택 워드 라인(WLu)을 플로팅 시키거나 제1 패스 전압(VPASS1)보다 낮은 저전압(VLOW)을 인가할 수 있다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 단면도들이다.
도 7을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따라서, 동일한 비트 라인(BL)에 연결되고 각각의 스트링 선택 트랜지스터를 통하여 선택적으로 동일한 비트 라인(BL)에 전기적으로 연결되는 셀 스트링들(STR1~STR4)을 복수의 스트링 그룹들로 분할하고, 프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 상기 스트링 그룹 단위로 독립적으로 스위칭할 수 있다. 도 7과 중복되는 설명은 생략한다.
도 17의 메모리 블록(MB6)에서는, 동일한 비트 라인(BL에 연결되는 셀 스트링들을 2개씩 그룹화하고, 프로그램 동작시 프로그램 어드레스에 기초하여 복수의 중간 스위칭 트랜지스터들(STR1~STR4)을 2개씩 독립적으로 스위칭할 수 있다. 한편, 도 18의 메모리 블록(MB7)에서는, 동일한 비트 라인(BL에 연결되는 셀 스트링들을 4개씩 그룹화하고, 프로그램 동작시 프로그램 어드레스에 기초하여 복수의 중간 스위칭 트랜지스터들(STR1~STR4)을 4개씩 독립적으로 스위칭할 수 있다.
이하 도 19 내지 25를 참조하여, 3개의 서브 블록들을 포함하는 메모리 블록 및 그 프로그램 방법에 대한 실시예들을 설명한다. 전술한 2개의 서브 블록들을 포함하는 메모리 블록과 중복되는 설명은 생략한다.
도 19는 본 발명의 실시예들에 따른 3개의 서브 블록들로 분할된 메모리 블록을 나타내는 단면도이다.
도 19를 참조하면, 전술한 경계 층은 하부 경계 층(BNDL) 및 상부 경계 층(BNDU)을 포함한다. 메모리 블록(MB8)은 하부 경계 층(BNDL)의 하부에 위치하는 제1 서브 블록(SB1), 하부 경계 층(BNDL)과 상부 경계 층(BNDU) 사이에 위치하는 제2 서브 블록(SB2) 및 상부 경계 층(BNDU)의 상부에 위치하는 제3 서브 블록(SB3)을 포함한다.
전술한 중간 스위칭 트랜지스터들은 하부 경계 층(BNDL)에 배치되고 하부 스위칭 라인들(LSL1~LSL4)에 연결되는 복수의 하부 스위칭 트랜지스터들 및 상부 경계 층(BNDU)에 배치되고 상부 스위칭 라인들(USL1~USL4)에 배치되는 는 복수의 상부 스위칭 트랜지스터들을 포함한다.
도 20 내지 22는 도 11의 제1 프로그램 동작에 따른 도 19의 메모리 블록의 서브 블록들에 대한 프로그램을 나타내는 도면들이다. 도 23 내지 25는 도 14의 제2 프로그램 동작에 따른 도 19의 메모리 블록의 서브 블록들에 대한 프로그램을 나타내는 도면들이다.
도 20 내지 25에는 선택 셀 스트링의 경우(SELECTED) 및 비선택 셀 스트링의 경우(UNSELECTED)에 각각 해당하는 게이트 라인들의 구동 전압들이 도시되어 있다. 이하 도 11 내지 13의 제1 프로그램 동작(B2T) 및 도 14 내지 16의 제2 프로그램 동작(T2B)와 중복되는 설명은 생략한다. 선택 및 비선택 워드 라인들(WLs, WLu)에 인가되는 전압들(VPGM, VPASS1, VPASS2, VLOW) 및 스트링 및 접지 선택 라인들(SSL, GSL)에 인가되는 전압들(VSON, VSOFF, VGOFF)은 도 11 내지 16의 설명과 동일하다.
프로그램 동작시, 비트 라인(BL)에는 프로그램될 데이터 비트에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 인가된다. 공통 소스 라인(CSL) 및 기판(SUB)에는 예를 들어 접지 전압(GND)이 인가된다.
도 20 내지 25에서, 하부 스위칭 트랜지스터는 제4 메모리 셀(MC4)에 해당하고 상부 스위칭 트랜지스터는 제8 메모리 셀(MC8)에 해당한다. 이는 설명 및 도시의 편의를 위한 것으로서 각 서브 블록의 단수 등은 다양하게 결정될 수 있다. 하부 스위칭 라인(LSL)의 구동 전압에 의해 하부 스위칭 트랜지스터(MC4)의 스위칭 동작, 즉 턴온 및 턴오프를 제어할 수 있고, 상부 스위칭 라인(USL)의 구동 전압에 의해 상부 스위칭 트랜지스터(MC8)의 스위칭 동작을 제어할 수 있다.
도 20 및 23을 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제1 서브 블록(SB1)에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 하부 스위칭 트랜지스터(MC4) 및 선택 상부 스위칭 트랜지스터를 턴온시킬 수 있다. 한편, 전술한 로컬 부스팅을 위하여 선택 하부 스위칭 트랜지스터를 제외한 비선택 하부 스위칭 트랜지스터 및 상기 선택 상부 스위칭 트랜지스터를 제외한 비선택 상부 스위칭 트랜지스터를 턴오프시킬 수 있다.
도 21 및 24를 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제2 서브 블록(SB2)에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 상부 스위칭 트랜지스터를 턴온시킬 수 있다. 한편, 전술한 로컬 부스팅을 위하여 상기 프로그램 어드레스에 상응하는 선택 하부 스위칭 트랜지스터, 상기 선택 상부 스위칭 트랜지스터를 제외한 비선택 하부 스위칭 트랜지스터 및 상기 선택 상부 스위칭 트랜지스터를 제외한 비선택 상부 스위칭 트랜지스터를 턴오프시킬 수 있다.
도 22 및 25를 참조하면, 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제3 서브 블록(SB3)에 포함되는 경우, 전술한 로컬 부스팅을 위하여 상기 프로그램 어드레스에 관계 없이 상부 스위칭 트랜지스터들 및 하부 스위칭 트랜지스터들을 모두 턴오프시킬 수 있다.
이와 같이, 중간 스위칭 트랜지스터들의 독립적인 스위칭을 통하여 프로그램과 무관한 스트링 세그먼트의 로컬 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 26을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 중간 스위칭 트랜지스터들의 프로그램 주소에 기초한 선택적인 스위칭 동작을 통해 로컬 부스팅을 구현한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 독립적인 스위칭을 통하여 프로그램과 무관한 스트링 세그먼트의 로컬 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할하는 단계;
    상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계; 및
    프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 중간 스위칭 트랜지스터를 턴온시키는 단계; 및
    상기 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 중간 스위칭 트랜지스터를 제외한 비선택 중간 스위칭 트랜지스터를 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제2 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 프로그램 전압이 인가되는 시점에서 상기 선택 중간 스위칭 트랜지스터를 턴오프시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제1 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 관계 없이 상기 복수의 중간 선택 트랜지스터들을 모두 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제1 항에 있어서,
    상기 경계 층은 상기 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼(stopper) 층에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 경계 층은 1개의 게이트 층을 포함하거나 상기 수직 방향으로 인접한 2개 이상의 게이트 층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제1 항에 있어서,
    상기 경계 층에 상기 수직 방향으로 인접한 게이트 층에 형성되는 워드 라인을 더미 워드 라인으로 설정하거나,
    상기 인접한 게이트 층에 형성되는 워드 라인에 연결되는 메모리 셀들의 각각에 저장되는 비트 수는 다른 게이트 층에 형성되는 워드 라인에 연결되는 메모리 셀들의 각각에 저장되는 비트 수보다 작은 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제1 항에 있어서,
    동일한 비트 라인에 연결되고 각각의 스트링 선택 트랜지스터를 통하여 선택적으로 상기 동일한 비트 라인에 전기적으로 연결되는 셀 스트링들을 복수의 스트링 그룹들로 분할하는 단계; 및
    상기 프로그램 동작시 상기 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 상기 스트링 그룹 단위로 독립적으로 스위칭하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제1 항에 있어서,
    최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 제1 프로그램 동작을 수행하는 단계를 더 포함하고,
    상기 복수의 서브 블록들은 상기 경계 층의 하부에 위치하는 제1 서브 블록 및 상기 경계 층의 상부에 위치하는 제2 서브 블록을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제9 항에 있어서,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 프로그램 전압을 인가하는 동안 상기 제1 서브 블록의 비선택 워드 라인에 제1 패스 전압을 인가하는 단계; 및
    상기 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 상기 제2 서브 블록의 비선택 워드 라인에 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  11. 제9 항에 있어서,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 프로그램 전압을 인가하는 동안 상기 제2 서브 블록의 비선택 워드 라인에 제1 패스 전압을 인가하는 단계; 및
    상기 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 상기 제1 서브 블록의 비선택 워드 라인을 플로팅 시키거나 상기 제1 서브 블록의 비선택 워드 라인에 상기 제1 패스 전압보다 낮은 저전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  12. 제1 항에 있어서,
    최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 제2 프로그램 동작을 수행하는 단계를 더 포함하고,
    상기 복수의 서브 블록들은 상기 경계 층의 하부에 위치하는 제1 서브 블록 및 상기 경계 층의 상부에 위치하는 제2 서브 블록을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  13. 제12 항에 있어서,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 프로그램 전압을 인가하는 동안 상기 제1 서브 블록의 비선택 워드 라인 및 상기 제2 서브 블록의 비선택 워드 라인에 동일한 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  14. 제12 항에 있어서,
    상기 프로그램 어드레스의 상응하는 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 프로그램 전압을 인가하는 동안 상기 제2 서브 블록의 비선택 워드 라인에 패스 전압을 인가하는 단계; 및
    상기 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 상기 제1 서브 블록의 비선택 워드 라인을 플로팅 시키거나 상기 패스 전압보다 낮은 저전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  15. 제1 항에 있어서,
    상기 경계 층은 하부 경계 층 및 상부 경계 층을 포함하고,
    상기 복수의 서브 블록들은 상기 하부 경계 층의 하부에 위치하는 제1 서브 블록, 상기 하부 경계 층과 상기 상부 경계 층 사이에 위치하는 제2 서브 블록 및 상기 상부 경계 층의 상부에 위치하는 제3 서브 블록을 포함하고,
    상기 중간 스위칭 트랜지스터들은 상기 하부 경계 층에 배치되는 복수의 하부 스위칭 트랜지스터들 및 상기 상부 경계 층에 배치되는 복수의 상부 스위칭 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  16. 제15 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 하부 스위칭 트랜지스터 및 선택 상부 스위칭 트랜지스터를 턴온시키는 단계; 및
    상기 선택 워드 라인이 상기 제1 서브 블록에 포함되는 경우, 상기 선택 하부 스위칭 트랜지스터를 제외한 비선택 하부 스위칭 트랜지스터 및 상기 선택 상부 스위칭 트랜지스터를 제외한 비선택 상부 스위칭 트랜지스터를 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  17. 제15 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 상부 스위칭 트랜지스터를 턴온시키는 단계;
    상기 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 상응하는 선택 하부 스위칭 트랜지스터를 턴오프시키는 단계; 및
    상기 선택 워드 라인이 상기 제2 서브 블록에 포함되는 경우, 상기 선택 하부 스위칭 트랜지스터를 제외한 비선택 하부 스위칭 트랜지스터 및 상기 선택 상부 스위칭 트랜지스터를 제외한 비선택 상부 스위칭 트랜지스터를 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  18. 제15 항에 있어서,
    상기 복수의 중간 스위칭 선택 트랜지스터들을 선택적으로 스위칭하는 단계는,
    상기 프로그램 어드레스에 상응하는 선택 워드 라인이 상기 제3 서브 블록에 포함되는 경우, 상기 프로그램 어드레스에 관계 없이 상기 복수의 상부 스위칭 트랜지스터들 및 상기 복수의 하부 스위칭 트랜지스터들을 모두 턴오프시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  19. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 블록을 상기 수직 방향으로 제1 서브 블록, 상기 제1 서브 블록 상부의 스토퍼 층 및 상기 스토퍼 층 상부의 제2 서브 블록으로 분할하는 단계;
    상기 스토퍼 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계; 및
    프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  20. 복수의 메모리 셀들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들을 포함하고, 상기 수직 방향으로 배치되는 복수의 서브 블록들로 분할되고, 상기 복수의 서브 블록들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 포함하는 적어도 하나의 메모리 블록; 및
    프로그램 동작시 프로그램 어드레스에 기초하여 상기 복수의 중간 스위칭 트랜지스터들을 선택적으로 스위칭하도록 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치.
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