KR100816756B1 - 낸드형 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 본 발명에 따르면, 웰 바이어스 라인은 주위의 다른 배선 라인들과 동일한 간격으로 배치되고, 웰 바이어스 라인과 전기적으로 접속하는 활성영역도 주위의 다른 활성영역들과 등간격으로 배열된다. 이로써, 패턴의 연속성 및/또는 반복성이 유지되어 패턴 불량을 방지할 수 있다.

Description

낸드형 비휘발성 기억 소자 및 그 형성 방법{NAND TYPE NON VOLATILE MEMORY DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 평면도이다.
도 2a, 도 2b 및 도 2c는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3은 도 2a의 셀 게이트 라인을 설명하기 위한 확대 단면도이다.
도 4a 내지 6a는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 4b 내지 도 6b는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 웰 바이어스 라인(well bias line)을 구비하는 낸드형 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 특성을 갖는다. 상기 비휘발성 기억 소자로서 대표적인 것은 플래쉬 기억 소자(flash memory device)라 할 수 있다. 상기 플래쉬 기억 소자는 전기적으로 데이터(data)를 기입 및 소거가 가능하다. 상기 플래쉬 기억 소자는 노어형 플래쉬 기억 소자(NOR type flash memory devcie) 및 낸드형 플래쉬 기억 소자(NAND type flash memory device)로 구분될 수 있다. 상기 노어형 플래쉬 기억 소자는 고속 랜덤 억세스(high speed random access)가 가능하여 고속 동작이 요구되는 장치에 널리 사용되고 있다. 상기 낸드형 플래쉬 기억 소자는 프로그램 및 소거속도가 우수하고 고집적화가 용이하여 대용량의 저장장치로 널리 사용되고 있다.
상기 낸드형 플래쉬 기억 소자는 복수의 셀 스트링들(cell strings)을 포함한다. 상기 셀 스트링은 서로 직렬로 연결된 복수의 단위 셀과, 상기 복수의 단위셀 양측에 각각 연결된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함한다. 상기 단위 셀들 및 선택 트랜지스터들은 반도체 기판의 활성영역에 형성된다. 상기 낸드형 플래쉬 기억 소자는 상기 활성영역에 형성된 웰에 소정의 바이어스(bias)을 인가한다. 이에 따라, 상기 낸드형 플래쉬 기억 소자는 상기 웰에 바이어스를 인가하기 위한 구조물을 구비한다.
한국공개특허공보(1999-31469호)에 웰 바이어스를 인가하기 위한 구조물이 개시되어 있다. 이에 따르면, 웰 콘택을 형성되는 영역은 주변의 셀 스트링이 형성되는 영역에 비하여 더 넓은 영역을 차지한다. 또한, 상기 웰 콘택을 형성하기 위하여, 게이트 라인들의 일부가 단절되기도 한다. 이에 따라, 반도체 기판내에 상기 웰 콘택으로 인하여 패턴들의 연속성 및/또는 반복성이 흐트러진다. 이러한 패턴의 연속성 및/또는 반복성이 흐트러짐으로 인하여, 포토리소그라피 공정등이 매우 불안해질 수 있다. 예컨대, 패턴의 불연속 및/또는 비반복성에 의하여 노광 빛의 난반사량의 차이등으로 인하여, 포토리소그라피 공정의 불량이 초래될 수 있다. 이에 따라, 상기 웰 콘택이 형성되는 주변의 다른 패턴들(예컨대, 셀들이 형성되는 활성영역, 셀들의 게이트 라인들 및/또는 선택 게이트 라인들등)의 형태가 불량해질 수 있다. 그 결과, 비휘발성 기억 셀들의 산포가 불량해져 낸드형 비휘발성 기억 소자의 특성 열화 또는 오동작이 초래될 수 있다. 반도체 소자의 고집적화 경향이 심화되어 소자의 최소선폭이 극미세하되고 있는 현 시점에서, 상술한 패턴의 불연속 및/또는 비반복성에 따른 패턴 불량은 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 패턴 불량을 최소화할 수 있는 웰 바이어스 구조체를 갖는 낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 낸드형 비휘발성 기억 소자를 제공한다. 이 소자는 기판에 등간격으로 배열되고, 제1 방향을 따라 나란히 연장되며, 제1 도전형의 도펀트로 도핑된 복수의 활성영역; 상기 활성영역들을 나란히 가로지르는 제1 및 제2 선택 게이트 라인들; 상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역을 나란히 가로지르는 복수의 셀 게이트 라인; 상기 셀 게이트 라인 양측의 상기 활성영역에 형성되고, 제2 도전형의 도펀트로 도핑된 셀 도핑 영역; 상기 기판을 덮는 층간절연막을 관통하여 상기 제1 선택 게이트 라인 일측의 상기 복수의 활성영역들과 각각 접촉하고, 상기 제1 방향에 수직한 제2 방향을 따라 등간격으로 배열된 복수의 콘택 플러그; 및 상기 층간 절연막 상에 등간격으로 배열되되, 상기 활성영역들과 평행하고 상기 복수의 콘택 플러그에 각각 접속된 복수의 배선 라인을 포함한다. 이때, 상기 배선 라인들은 비트 라인들과, 하나 또는 서로 인접한 복수의 웰 바이어스 라인을 포함한다.
구체적으로, 상기 비트 라인들은 제1 비트 라인 그룹(first bit line group) 및 제2 비트 라인 그룹으로 구분될 수 있다. 이때, 상기 웰 바이어스 라인은 상기 제1 비트 라인 그룹 및 제2 비트 라인 그룹 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 웰 바이어스 라인과 상기 제1 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제1 더미 라인이고, 상기 웰 바이어스 라인과 상기 제2 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제2 더미 라인일 수 있다. 기입, 소거 및 센싱 동작들시, 상기 제1 및 제2 더미 라인들은 플로팅(floating)되거나, 상기 웰 바이어스 라인에 공급되는 전압과 동일한 전압이 인가될 수 있다.
일 실시예에 따르면, 가장 인접한 상기 웰 바이어스 라인과 비트 라인 사이의 간격은 가장 인접한 한쌍의 배선 라인들 사이의 간격과 동일할 수 있다.
상기 소자는 상기 웰 바이어스 라인에 접속된 콘택 플러그와 접촉하는 상기 활성영역에 형성되고, 상기 제1 도전형의 도펀트로 도핑된 웰 바이어스 도핑 영역; 및 상기 비트 라인에 접속된 콘택 플러그와 접촉하는 상기 활성영역에 형성되고, 상기 제2 도전형의 도펀트로 도핑된 공통 드레인 영역을 더 포함할 수 있다. 상기 웰 바이어스 도핑 영역의 도펀트 농도는 상기 활성영역의 도펀트 농도에 비하여 높을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 선택 게이트 라인 양측벽에 형성된 게이트 스페이서를 더 포함할 수 있다. 상기 웰 바이어스 도핑 영역 및 상기 공통 드레인 영역은 상기 게이트 스페이서에 정렬될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 층간 절연막내에 배치되고, 상기 제2 선택 게이트 라인 일측의 상기 활성영역들을 상기 제2 방향을 따라 가로지르는 소오스 라인을 더 포함할 수 있다. 상기 소오스 라인은 상기 소오스 라인 아래의 상기 활성영역들과 접촉한다. 상기 층간 절연막은 차례로 적층된 제1 절연막 및 제2 절연막을 포함할 수 있다. 이 경우에, 상기 소오스 라인의 상부면은 상기 제1 절연막의 상부면과 공면을 이루고, 상기 제2 절연막은 상기 소오스 라인의 상부면을 덮는다.
일 실시예에 따르면, 상기 셀 게이트 라인은, 상기 활성영역을 가로지르는 제어 게이트 전극; 상기 제어 게이트 전극과 상기 활성영역 사이에 개재된 전하 저장 패턴; 상기 전하 저장 패턴과 상기 활성영역 사이에 개재된 터널 절연막; 및 상기 전하 저장 패턴과 상기 제어 게이트 전극 사이에 개재된 블로킹 절연 패턴을 포함하는 것이 바람직하다.
상술한 기술적 과제를 해결하기 위한 낸드형 비휘발성 기억 소자의 형성 방 법을 제공한다. 이 방법은 기판에 등간격으로 배열되고, 제1 방향을 따라 나란히 연장되며, 제1 도전형의 도펀트로 도핑된 복수의 활성영역을 정의하는 단계; 상기 활성영역들을 나란히 가로지르는 제1 및 제2 선택 게이트 라인들과, 상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역을 나란히 가로지르는 복수의 셀 게이트 라인을 형성하는 단계; 상기 셀 게이트 라인들 및 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 제2 도전형의 도펀트를 이용한 셀 이온 주입 공정을 수행하는 단계; 상기 기판을 덮는 층간 절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 제1 선택 게이트 라인 일측의 상기 복수의 활성영역과 각각 접촉하고, 상기 제1 방향에 수직한 제2 방향을 따라 등간격으로 배열된 복수의 콘택 플러그를 형성하는 단계; 및 상기 층간 절연막 상에 등간격으로 배열되되, 상기 활성영역들과 평행하고 상기 복수의 콘택 플러그에 각각 접속된 복수의 배선 라인을 형성하는 단계를 포함한다. 상기 배선 라인들은 비트 라인들과, 하나 또는 서로 인접한 복수의 웰 바이어스 라인을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 (또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자를 나타내는 평면도이고, 도 2a, 도 2b 및 도 2c는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이며, 도 3은 도 2a의 셀 게이트 라인을 설명하기 위한 확대 단면도이다.
도 1, 도 2a, 도 2b, 도 2c 및 도 3을 참조하면, 반도체 기판(100, 이하 기판이라 함)에 복수의 활성영역(102)을 한정하는 소자분리막(101)이 배치된다. 상기 소자분리막(101)은 트렌치형(trench type) 소자분리막일 수 있다. 상기 활성영역들(102)은 제1 방향을 따라 나란히 연장된다. 상기 활성영역들(102)은 라인 형태를 이룬다. 상기 활성영역들(102)은 상기 기판(100)에 등간격으로 배열된다. 상기 활성영역들(102)은 상기 소자분리막(101)에 의하여 둘러싸인 상기 기판(100)의 일부분들이다. 상기 활성영역들(102)은 서로 실질적으로 동일한 폭들을 갖는다. 상기 활성영역들(102)에 제1 도전형의 도펀트로 도핑된 웰(well)이 형성되어 있다. 이에 따라, 상기 활성영역들(102)은 제1 도전형의 도펀트로 도핑되어 있다.
제1 선택 게이트 라인(110a) 및 제2 선택 게이트 라인(110b)이 상기 활성영역들(102)을 나란히 가로지른다. 상기 제1 및 제2 선택 게이트 라인들(110a,110b)은 상기 제1 방향에 수직한 제2 방향을 따라 연장된다. 복수의 셀 게이트 라인(110c)이 상기 제1 및 제2 선택 게이트 라인들(110a,110b) 사이의 상기 활성영역 들(102)을 나란히 가로지른다. 상기 복수의 셀 게이트 라인(110c)은 상기 선택 게이트 라인들(110a,110b)과 평행하다. 상기 복수의 셀 게이트 라인(110c)은 등간격으로 배열되는 것이 바람직하다.
인접한 상기 제1 및 제2 선택 게이트 라인들(110a,110b)과 상기 인접한 제1 및 제2 선택 게이트 라인들(110a,110b) 사이의 복수의 셀 게이트 라인(110c)은 셀 스트링 게이트 그룹을 이룬다. 상기 셀 스트링 게이트 그룹은 거울 대칭으로 상기 활성영역들 상에 반복적으로 배치된다.
상기 셀 게이트 라인(110c) 양측의 활성영역(102)에 저농도 도핑 영역(115)이 배치된다. 상기 저농도 도핑 영역(115)은 제2 도전형의 도펀트로 도핑된다. 상기 셀 게이트 라인(110c) 양측의 활성영역(102)에 형성된 저농도 도핑 영역(115)은 셀 도핑 영역에 해당한다. 상기 셀 게이트 라인(110c) 및 선택 게이트 라인들(110a,110b)의 양측벽에는 게이트 스페이서(120)가 배치되어 있다.
상기 셀 게이트 라인(110c)의 구체적인 구조를 도 3에 도시하였다. 상기 셀 게이트 라인(110c)은 터널 절연막(103), 전하 저장 패턴(104), 블로킹 절연 패턴(105) 및 제어 게이트 전극(106)을 포함한다. 상기 제어 게이트 전극(106)은 상기 활성영역들(102)을 상기 제2 방향을 따라 가로지른다. 상기 전하 저장 패턴(104)은 제어 게이트 전극(106)과 상기 활성영역(102) 사이에 개재된다. 상기 터널 절연막(103)은 상기 전하 저장 패턴(104)과 상기 활성영역(102) 사이에 개재되고, 상기 블로킹 절연 패턴(105)은 상기 전하 저장 패턴(104)과 상기 제어 게이트 전극(106) 사이에 개재된다. 상기 터널 절연막(103)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 전하 저장 패턴(104)은 도핑된 실리콘 또는 언도프트(undoped) 실리콘으로 형성될 수 있다. 이와는 다르게, 상기 전하 저장 패턴(104)은 깊은 준위의 트랩들(deep leve traps)을 갖는 트랩 저장막(ex, 질화막, 산화질화막 또는 나노크리스탈층등)으로 형성될 수 있다. 상기 블로킹 절연 패턴(105)은 상기 터널 절연막(103)에 비하여 두꺼운 산화막으로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연 패턴(105)은 ONO막(Oxide-Nitride-Oxide layer)으로 형성될 수도 있다. 이와는 또 다르게, 상기 블로킹 절연 패턴(105)은 상기 터널 절연막(103)에 비하여 높은 유전상수를 갖는 고유전막(ex, 알루미늄산화막 또는 하프늄산화막등의 절연성 금속산화막)을 포함할 수 있다. 상기 제어 게이트 전극(106)은 도전 물질로 형성된다. 예컨대, 상기 제어 게이트 전극(106)은 도핑된 실리콘, 텅스텐 또는 몰리브덴등과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물 및 텅스텐실리사이드 또는 코발트실리사이드등과 같은 금속실리사이드 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 셀 게이트 라인(110c)은 상기 제어 게이트 전극(106) 상에 배치된 셀 캐핑 패턴(107)을 더 포함할 수 있다. 상기 셀 캐핑 패턴(107)은 질화막 또는 산화질화막등으로 형성될 수 있다. 상기 선택 게이트 패턴들(110a,110b)은 차례로 적층된 게이트 절연막 및 선택 게이트 전극을 포함할 수 있다.
제1 절연막(150)이 상기 기판(100) 전면을 덮는다. 상기 제1 절연막(150)내에 소오스 라인(160)이 배치된다. 상기 소오스 라인(160)은 상기 제2 선택 게이트 라인(110b) 일측에 배치되며, 상기 제2 선택 게이트 라인(110b)과 평행하다. 상기 소오스 라인(160)은 상기 제2 방향을 따라 연장되어 상기 제2 활성영역들(102)을 가로지르는 소오스 그루브(155, source groove)를 채운다. 상기 소오스 라인(160)은 상기 제2 선택 게이트 라인(110b) 일측의 상기 활성영역들(102)과 접촉한다. 상기 소오스 라인(160)의 상부면은 상기 제1 절연막(150)의 상부면과 공면(coplanar)을 이룬다. 상기 소오스 라인(160)과 접촉하는 상기 제1 활성영역(102)에 공통 소오스 영역(132b)이 형성되어 있다. 상기 공통 소오스 영역(132b)은 제2 도전형의 도펀트로 도핑된 도핑 영역이다. 상기 공통 소오스 영역(132b)은 상기 제2 선택 게이트 라인(110b)의 측벽에 배치된 게이트 스페이서(120) 아래에 배치된 저농도 도핑 영역(115) 및 상기 소오스 라인(160)과 접촉하는 고농도 도핑 영역(130b)을 포함할 수 있다. 상기 고농도 도핑 영역(130b)의 도펀트 농도는 상기 저농도 도핑 영역(115)의 도펀트 농도에 비하여 높다. 상기 소오스 라인(160)은 상기 제2 선택 게이트 라인(110b)의 측벽에 형성된 게이트 스페이서(120)에 정렬된 측벽을 가질 수 있다. 상기 제1 절연막(150)은 산화막으로 형성될 수 있다. 상기 소오스 라인(160)은 도전 물질로 형성된다. 예컨대, 상기 소오스 라인(160)은 도핑된 실리콘, 금속, 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나로 형성될 수 있다.
제2 절연막(165)이 상기 소오스 라인(160)의 상부면을 포함한 상기 기판(100) 전면을 덮는다. 상기 제1 및 제2 절연막들(150,165)은 층간 절연막(170)을 구성한다. 상기 제2 절연막(165)은 산화막으로 형성될 수 있다.
복수의 콘택홀(175b,180d,180w)이 상기 층간 절연막(170)을 관통하여 상기 제1 선택 게이트 라인(110a) 일측의 상기 활성영역들(102)을 각각 노출시키고, 복수의 콘택 플러그(180b,180d,180w)가 상기 복수의 콘택홀(175b,180d,180w)을 각각 채운다. 따라서, 상기 복수의 콘택 플러그(180b,180d,180w)는 상기 층간 절연막(170)을 관통하여 상기 제1 선택 게이트 라인(110a) 일측의 상기 활성영역들(102)에 각각 접촉한다. 상기 복수의 콘택 플러그(180b,180d,180w)는 상기 제2 방향을 따라 등간격으로 배열되는 것이 바람직하다. 상기 콘택 플러그(180b,180d,180w)는 도전 물질인 도핑된 실리콘, 금속, 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나로 형성될 수 있다.
상기 층간 절연막(170) 상에 복수의 배선 라인(185b,185d,185w)이 등간격으로 배열된다. 상기 배선 라인들(185b,185d,185w)은 각각 상기 콘택 플러그들(180b,180d,185w)과 접속한다. 상기 배선 라인들(185b,185d,185w)은 상기 활성영역들(102)과 평행하다. 또한, 상기 배선 라인들(185b,185d,185w)은 상기 활성영역들(102)과 각각 중첩되는 것이 바람직하다. 상기 배선 라인들(185b,185d,185w)의 폭들은 서로 실질적으로 동일한 것이 바람직하다. 상기 배선 라인들(185b,185d,185w)은 도전 물질인 텅스텐등과 같은 금속, 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나로 형성할 수 있다.
상기 배선 라인들(185b,185d,185w)은 하나 또는 서로 인접한 복수의 웰 바이어스 라인(185w, well bias line) 및 복수의 비트 라인(185b, bit line)을 포함한다. 또한, 상기 배선 라인들(185b,185d,185w)은 하나 또는 서로 인접한 복수의 더 미 라인(185d, dummy line)을 더 포함할 수 있다.
상술한 바와 같이, 상기 웰 바이어스 라인(185w)은 하나 또는 서로 인접한 복수개일 수 있다. 본 실시예에서는 2개의 인접한 웰 바이어스 라인(185w)을 도시하였다. 상기 웰 바이어스 라인들(185w)은 웰 바이어스 라인 그룹(190)을 구성한다. 상기 비트 라인들(185b)은 제1 비트 라인 그룹(200a) 및 제2 비트 라인 그룹(200b)으로 구분될 수 있다. 상기 제1 비트 라인 그룹(200a)은 서로 인접한 복수의 비트 라인들(185b)을 포함한다. 이와 마찬가지로, 상기 제2 비트 라인 그룹(200b)도 서로 인접한 복수의 비트 라인들(185b)을 포함한다. 이때, 상기 웰 바이어스 라인 그룹(190)은 상기 제1 비트 라인 그룹(200a)과 상기 제2 비트 라인 그룹(200b) 사이에 배치되는 것이 바람직하다.
상기 웰 바이어스 라인 그룹(190)과 상기 제1 비트 라인 그룹(200a) 사이에 하나 또는 복수의 더미 라인들(185d)이 배치된다. 또한, 상기 웰 바이어스 라인 그룹(190)과 상기 제2 비트 라인 그룹(200b) 사이에 하나 또는 복수의 더미 라인들(185d)이 배치된다. 상기 웰 바이어스 라인 그룹(190)과 상기 제1 비트 라인 그룹(200a) 사이의 상기 더미 라인(185d)을 제1 더미 라인(185d)이라 정의하고, 상기 웰 바이어스 라인 그룹(190)과 상기 제2 비트 라인 그룹(200b) 사이의 상기 더미 라인(185d)을 제2 더미 라인(185d)라 정의한다. 상술한 바와 같이, 상기 제1 더미 라인이 복수개일 경우에, 상기 제1 더미 라인들(185d)은 제1 더미 라인 그룹(195a)을 구성한다. 또한, 상기 제2 더미 라인이 복수개일 경우에, 상기 제2 더미 라인들(185d)은 제2 더미 라인 그룹(195b)을 구성한다.
상기 웰 바이어스 라인(185w)과 접속하는 콘택 플러그(180w)를 웰 바이어스 플러그(180w)라 정의하고, 상기 비트 라인(185b)과 접속하는 콘택 플러그(180b)를 비트 라인 플러그(180b)라 정의하고, 상기 더미 라인(185d)과 접속하는 콘택 플러그(180d)를 더미 라인 플러그(180d)라 정의한다. 또한, 상기 웰 바이어스 플러그(180w), 비트 라인 플러그(180b) 및 더미 라인 플러그(180d)가 각각 채우는 콘택홀들(175w,175b,175d)를 각각 웰 바이어스 콘택홀(175w), 비트 라인 콘택홀(175b) 및 더미 콘택홀(175d)이라 정의한다.
상기 웰 바이어스 플러그(180w)가 접촉하는 상기 활성영역(102)에 웰 바이어스 도핑 영역(140)이 배치된다. 상기 웰 바이어스 도핑 영역(140)은 제1 도전형의 도펀트로 도핑된다. 즉, 상기 웰 바이어스 도핑 영역(140) 및 상기 활성영역(102)은 동일한 타입의 도펀트로 도핑된다. 이에 따라, 상기 웰 바이어스 라인(185w)을 통하여 상기 활성영역(102, 즉, 상기 웰)에 소정의 바이어스를 인가할 수 있다. 상기 웰 바이어스 도핑 영역(140)의 도펀트 농도는 상기 활성영역(102)의 도펀트 농도에 비하여 높은 것이 바람직하다. 상기 웰 바이어스 도핑 영역(140)의 양측(즉, 상기 제1 선택 게이트 라인(110a)의 측벽에 형성된 게이트 스페이서(120)의 아래)에 저농도 도핑 영역(115)이 배치될 수 있다.
상기 비트 라인 플러그(180b)가 접촉하는 상기 활성영역(102)에 공통 드레인 영역(132a)이 배치된다. 상기 공통 드레인 영역(132a)은 제2 도전형의 도펀트로 도핑된다. 상기 공통 드레인 영역(132a)은 상기 비트 라인 플러그(180b)와 접촉하는 고농도 도핑 영역(130a) 및 상기 고농도 도핑 영역(130a) 양측에 위치한 저농도 도 핑 영역(115)을 포함할 수 있다. 상술한 바와 같이, 상기 고농도 및 저농도 도핑 영역들(130a,115)은 모두 제2 도전형의 도펀트로 도핑된다. 즉, 상기 공통 드레인 영역(132a) 및 상기 활성영역(102)은 서로 다른 타입의 도펀트드로 도핑된다.
상기 더미 라인 플러그(180d)가 접촉하는 상기 활성영역(102)에 상기 저농도 도핑 영역(115)이 배치될 수 있다. 이와는 달리, 상기 더미 라인 플러그(180d)가 접촉하는 상기 활성영역(102)에 제1 도전형의 도펀트로 도핑된 영역 또는 제2 도전형의 도펀트로 도핑된 고농도 영역이 배치될 수도 있다. 즉, 상기 더미 라인 플러그(180d)가 형성되는 영역은 상기 웰 바이어스 도핑 영역(140)을 형성하는 공정 및 상기 공통 드레인 영역(132a)의 고농도 도핑 영역(130a)을 형성하는 공정간의 마진을 확보하기 위한 영역에 해당한다. 이로써, 상기 더미 라인 플러그(180d)가 접촉하는 활성영역(102)에는 상기 웰 바이어스 도핑 영역(140)내 도펀트 및/또는 상기 고농도 도핑 영역(130a)내 도펀트와 동일한 도펀트가 주입될 수도 있다. 낸드형 비휘발성 기억소자의 기입, 소거 및 센싱 동작들시, 상기 더미 라인(185d)은 플로팅(floating)될 수 있다. 이와는 다르게, 상기 더미 라인(185d)에는 상기 웰 바이어스 라인(185w)에 공급되는 웰 바이어스가 인가될 수도 있다.
상기 웰 바이어스 라인(185w) 및 더미 라인(185d) 아래에 위치하는 비휘발성 기억 셀들은 더미 셀들(dummy cells)에 해당한다.
한편, 상기 더미 라인(185d)은 생략될 수도 있다. 이 경우에, 상기 더미 라인들(185d)을 이루는 배선 라인들은 모두 비트 라인들로 사용된다. 다시 말해서, 상기 더미 라인(185d)이 생략되는 경우에, 가장 가까운 상기 웰 바이어스 라 인(185w)과 비트 라인(185b)간의 간격은 서로 인접한 한쌍의 배선 라인들 간의 간격과 동일하다.
상술한 낸드형 비휘발성 기억 소자에 따르면, 상기 웰 바이어스 라인(185w)은 주위의 다른 배선 라인들과 동일한 간격 및 실질적으로 동일한 폭을 갖는다. 또한, 상기 웰 바이어스 라인(185w)이 접속하는 상기 활성영역(102)도 다른 활성영역들(102)과 등간격으로 배열되며, 실질적으로 동일한 폭을 갖는다. 이에 따라, 상기 웰 바이어스 라인(185w)을 갖는 낸드형 비휘발성 기억 소자는 패턴의 연속성 및/또는 반복성이 흐트러지지 않는다. 그 결과, 상기 웰 바이어스 라인(185w)을 형성할때, 종래의 패턴 불량을 방지하여 우수한 특성의 낸드형 비휘발성 기억 소자를 구현할 수 있다.
또한, 상기 더미 라인(185d)을 형성함으로써, 상기 웰 바이어스 도핑 영역(140)과 상기 공통 드레인 영역(132a)의 고농도 도핑 영역(130a)을 형성하기 위한 이온 주입 공정을 마진을 충분히 확보할 수 있다.
도 4a 내지 6a는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 4b 내지 도 6b는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 1, 도 4a 및 도 4b를 참조하면, 기판(100)에 소자분리막(101)을 형성하여 복수의 활성영역들(102)을 한정한다. 상기 복수의 활성영역(102)은 제1 방향을 따라 나란히 연장되며, 등간격으로 배열된다. 상기 활성영역들(102)을 형성한 후에, 상기 활성영역들(102)에 제1 도전형의 도펀트 이온들을 주입하는 웰 형성 공정을 수행할 수 있다. 이와는 다르게, 상기 기판(100)에 제1 도전형의 도펀트 이온들을 주입하는 웰 형성 공정을 수행한 후에, 상기 웰에 상기 활성영역들(102)을 정의하는 소자분리막(101)을 형성할 수 있다. 따라서, 상기 활성영역들(102)은 제1 도전형의 도펀트로 도핑되어 있다.
상기 복수의 활성영역(102)을 나란히 가로지르는 제1 선택 게이트 라인(110a), 복수의 셀 게이트 라인(110c) 및 제2 선택 게이트 라인(110b)을 형성한다. 상기 게이트 라인들(110a,110c,110b)에 대한 구체적인 형태는 도 1, 도2a, 도 2b, 도 2c 및 도 3을 참조하여 설명하였음으로 생략한다.
상기 게이트 라인들(110a,110b,110c)을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 주입하는 제1 이온 주입 공정을 수행한다. 이에 따라, 상기 게이트 라인들(110a,110c,110b) 양측의 상기 활성영역들(102)에 저농도 도핑 영역(115)이 형성된다.
이어서, 상기 게이트 라인들(110a,110c,110b)의 양측벽에 게이트 스페이서(120)를 형성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 기판(100) 상에 제1 및 제2 개구부들(도 1의 125a,125b)을 갖는 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 제2 이온 주입 공정을 수행한다. 이에 따라, 공통 드레인 영역(132a)의 고농도 도핑 영역(130a) 및 공통 소오스 영역(132b)의 고농도 도핑 영역(130b)이 형성된다. 웰 바이어스 라인 아래에 위치 한 소오스 라인 아래에도 상기 공통 소오스 영역(132b)의 고농도 도핑 영역(130b)이 형성될 수 있다. 상기 제2 이온 주입 공정의 도펀트 이온의 도즈량은 상기 제1 이온 주입 공정의 도펀트 이온의 도즈량에 비하여 많은 것이 바람직하다. 상기 제1 마스크 패턴을 제거한다.
상기 기판(100) 상에 제3 개구부(도 1의 참조부호 135)를 갖는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 마스크로 사용하여 상기 활성영역(102)에 제1 도전형의 도펀트 이온들을 주입하는 제3 이온 주입 공정을 수행한다. 이에 따라, 웰 바이어스 도핑 영역(140)이 형성된다. 도 1에 도시된 바와 같이, 상기 제3 개구부(135)는 후속에 웰 바이어스 콘택홀이 형성되는 영역의 상기 활성영역(102)을 노출시킨다. 상기 제2 마스크 패턴을 제거한다.
상기 웰 바이어스 도핑 영역(140)의 형성 공정 및 상기 고농도 도핑 영역(130a,130b)의 형성 공정은 순차적으로 수행한다. 이때, 상기 고농도 도핑 영역(130a,130b)을 형성한 후에, 상기 웰 바이어스 도핑 영역(140)을 형성할 수 있다. 이와는 반대로, 상기 웰 바이어스 도핑 영역(140)을 형성한 후에, 상기 고농도 도핑 영역(130a,130b)을 형성할 수도 있다.
도 1에 도시된 더미 라인들(180d)이 형성되는 영역은 상기 제2 및 제3 이온 주입 공정들간의 공정 마진(margin)으로 사용될 수 있다.
계속해서, 상기 기판(100) 전면 상에 제1 절연막(150)을 형성한다. 상기 제1 절연막(150)과 상기 게이트 스페이서(120)은 서로 식각선택비를 가지는 것이 바람직하다. 예컨대, 상기 제1 절연막(150)은 산화막으로 형성하고, 상기 게이트 스페 이서(120)는 질화막 또는 산화질화막으로 형성할 수 있다.
상기 제1 절연막(150)을 패터닝하여 소오스 그루브(155)을 형성한다. 상기 소오스 그루브(155)는 상기 제2 선택 게이트 라인(110b) 일측의 상기 활성영역들(102)을 가로지른다. 상기 소오스 그루브(155)는 상기 공통 소오스 영역들(132b)을 노출시킨다. 이어서, 상기 소오스 그루브(155)를 채우는 제1 도전막을 기판(100) 전면에 형성하고, 상기 제1 도전막을 상기 제1 절연막(150)이 노출될때까지 평탄화시키어 소오스 라인(160)을 형성한다. 상기 평탄화 공정에 의하여 상기 소오스 라인(160)의 상부면과 상기 제1 절연막(150)의 상부면은 공면을 이룬다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 기판(100) 전면에 제2 절연막(165)을 형성한다. 상기 제1 및 제2 절연막들(150,165)은 층간 절연막(170)을 구성한다. 상기 층간 절연막(170)을 패터닝하여 상기 제1 선택 게이트 라인(110a) 일측의 상기 활성영역들(102)을 각각 노출시키는 복수의 콘택홀(175b,175d,175w)을 형성한다. 상기 콘택홀들(175b,175d,175w)은 상기 제1 방향에 수직한 제2 방향을 따라 등간격으로 배열된다. 상기 콘택홀들(175b,175d,175w)은 상기 제1 선택 게이트 라인(110a)의 측벽에 형성된 게이트 스페이서(120)에 자기정렬되어 형성될 수 있다. 비트라인 콘택홀(175b)이 상기 공통 드레인 영역(132a)을 노출시키고, 웰 바이어스 콘택홀(175w)이 상기 웰 바이어스 도핑 영역(140)을 노출시킨다. 더미 라인 콘택홀(175d)이 상기 웰 바이어스 도핑 영역(140) 및 공통 드레인 영역(132a)과 더불어 상기 제2 방향을 따라 배열된 저농도 도핑 영역(115)을 노출시킨다.
상기 콘택홀들(175b,175d,175w)을 채우는 제2 도전막을 상기 기판(100) 전면 에 형성하고, 상기 제2 도전막을 상기 층간 절연막(170)의 상부면(즉, 상기 제2 절연막(165)의 상부면)이 노출될때까지 평탄화시키어 콘택 플러그들(180b,180d,180w)을 형성한다. 비트 라인 플러그(180b)가 상기 비트 라인 콘택홀(175b)을 채우고, 웰 바이어스 플러그(180w)가 상기 웰 바이어스 콘택홀(175w)을 채우며, 더미 라인 플러그(180d)가 상기 더미 라인 콘택홀(180d)을 채운다.
이어서, 상기 층간 절연막(170) 상에 도 1, 도 2a, 도 2b 및 도 2c에 도시된 배선 라인들(185b,185d,185w)을 형성한다. 이로써, 도 1, 도 2a, 도 2b 및 도 2c에 개시된 낸드형 비휘발성 기억 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 웰 바이어스 라인은 주위의 다른 배선 라인들과 동일한 간격으로 형성된다. 또한, 상기 웰 바이어스 라인이 전기적으로 접속하는 활성영역도 주위의 다른 활성영역들과 등간격으로 배열된다. 이에 따라, 상기 웰 바이어스 라인 및 이와 접속된 활성영역은 낸드형 비휘발성 기억 소자의 패턴의 연속성 및/또는 반복성을 흐트리지 않는다. 그 결과, 종래의 패턴 불량을 방지하여 우수한 특성의 낸드형 비휘발성 기억 소자를 구현할 수 있다.

Claims (20)

  1. 기판에 등간격으로 배열되고, 제1 방향을 따라 나란히 연장되며, 제1 도전형의 도펀트로 도핑된 복수의 활성영역;
    상기 활성영역들을 나란히 가로지르는 제1 및 제2 선택 게이트 라인들;
    상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역을 나란히 가로지르는 복수의 셀 게이트 라인;
    상기 셀 게이트 라인 양측의 상기 활성영역에 형성되고, 제2 도전형의 도펀트로 도핑된 셀 도핑 영역;
    상기 기판을 덮는 층간절연막을 관통하여 상기 제1 선택 게이트 라인 일측의 상기 복수의 활성영역들과 각각 접촉하고, 상기 제1 방향에 수직한 제2 방향을 따라 등간격으로 배열된 복수의 콘택 플러그; 및
    상기 층간 절연막 상에 등간격으로 배열되되, 상기 활성영역들과 평행하고 상기 복수의 콘택 플러그에 각각 접속된 복수의 배선 라인을 포함하되, 상기 배선 라인들은 비트 라인들과, 하나 또는 서로 인접한 복수의 웰 바이어스 라인을 포함하는 낸드형 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 비트 라인들은 제1 비트 라인 그룹 및 제2 비트 라인 그룹으로 구분되되, 상기 웰 바이어스 라인은 상기 제1 비트 라인 그룹 및 제2 비트 라인 그룹 사 이에 배치된 낸드형 비휘발성 기억 소자.
  3. 제 2 항에 있어서,
    상기 웰 바이어스 라인과 상기 제1 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제1 더미 라인이고, 상기 웰 바이어스 라인과 상기 제2 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제2 더미 라인인 낸드형 비휘발성 기억 소자.
  4. 제 3 항에 있어서,
    기입, 소거 및 센싱 동작들시, 상기 제1 및 제2 더미 라인들은 플로팅(floating)되거나, 상기 웰 바이어스 라인에 공급되는 전압과 동일한 전압이 인가되는 낸드형 비휘발성 기억 소자.
  5. 제 2 항에 있어서,
    가장 인접한 상기 웰 바이어스 라인과 비트 라인 사이의 간격은 가장 인접한 한쌍의 배선 라인들 사이의 간격과 동일한 낸드형 비휘발성 기억 소자.
  6. 제 1 항에 있어서,
    상기 웰 바이어스 라인에 접속된 콘택 플러그와 접촉하는 상기 활성영역에 형성되고, 상기 제1 도전형의 도펀트로 도핑된 웰 바이어스 도핑 영역; 및
    상기 비트 라인에 접속된 콘택 플러그와 접촉하는 상기 활성영역에 형성되고, 상기 제2 도전형의 도펀트로 도핑된 공통 드레인 영역을 더 포함하는 낸드형 비휘발성 기억 소자.
  7. 제 6 항에 있어서,
    상기 웰 바이어스 도핑 영역의 도펀트 농도는 상기 활성영역의 도펀트 농도에 비하여 높은 낸드형 비휘발성 기억 소자.
  8. 제 6 항에 있어서,
    상기 제1 선택 게이트 라인 양측벽에 형성된 게이트 스페이서를 더 포함하되, 상기 웰 바이어스 도핑 영역 및 상기 공통 드레인 영역은 상기 게이트 스페이서에 정렬된 낸드형 비휘발성 기억 소자.
  9. 제 1 항에 있어서,
    상기 층간 절연막내에 배치되고, 상기 제2 선택 게이트 라인 일측의 상기 활성영역들을 상기 제2 방향을 따라 가로지르는 소오스 라인을 더 포함하되, 상기 소오스 라인은 상기 소오스 라인 아래의 상기 활성영역들과 접촉하는 낸드형 비휘발성 기억 소자.
  10. 제 9 항에 있어서,
    상기 층간 절연막은 차례로 적층된 제1 절연막 및 제2 절연막을 포함하되, 상기 소오스 라인의 상부면은 상기 제1 절연막의 상부면과 공면을 이루고, 상기 제2 절연막은 상기 소오스 라인의 상부면을 덮는 낸드형 비휘발성 기억 소자.
  11. 제 1 항에 있어서,
    상기 셀 게이트 라인은,
    상기 활성영역을 가로지르는 제어 게이트 전극;
    상기 제어 게이트 전극과 상기 활성영역 사이에 개재된 전하 저장 패턴;
    상기 전하 저장 패턴과 상기 활성영역 사이에 개재된 터널 절연막; 및
    상기 전하 저장 패턴과 상기 제어 게이트 전극 사이에 개재된 블로킹 절연 패턴을 포함하는 낸드형 비휘발성 기억 소자.
  12. 기판에 등간격으로 배열되고, 제1 방향을 따라 나란히 연장되며, 제1 도전형의 도펀트로 도핑된 복수의 활성영역을 정의하는 단계;
    상기 활성영역들을 나란히 가로지르는 제1 및 제2 선택 게이트 라인들과, 상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역을 나란히 가로지르는 복수의 셀 게이트 라인을 형성하는 단계;
    상기 셀 게이트 라인들 및 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 제2 도전형의 도펀트를 이용한 셀 이온 주입 공정을 수행하는 단계;
    상기 기판을 덮는 층간 절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 제1 선택 게이트 라인 일측의 상기 복수의 활성영역과 각각 접촉하고, 상기 제1 방향에 수직한 제2 방향을 따라 등간격으로 배열된 복수의 콘택 플러그를 형성하는 단계; 및
    상기 층간 절연막 상에 등간격으로 배열되되, 상기 활성영역들과 평행하고 상기 복수의 콘택 플러그에 각각 접속된 복수의 배선 라인을 형성하는 단계를 포함하되, 상기 배선 라인들은 비트 라인들과, 하나 또는 서로 인접한 복수의 웰 바이어스 라인을 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 비트 라인들은 제1 비트 라인 그룹 및 제2 비트 라인 그룹으로 구분되되, 상기 웰 바이어스 라인은 상기 제1 비트 라인 그룹 및 제2 비트 라인 그룹 사이에 배치되도록 형성하는 낸드형 비휘발성 기억 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 웰 바이어스 라인과 상기 제1 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제1 더미 라인이고, 상기 웰 바이어스 라인과 상기 제2 비트 라인 그룹 사이의 하나 또는 복수의 배선 라인은 제2 더미 라인인 낸드형 비휘발성 기억 소자의 형성 방법.
  15. 제 13 항에 있어서,
    가장 인접한 상기 웰 바이어스 라인과 비트 라인 사이의 간격은 가장 인접한 한쌍의 배선 라인들 사이의 간격과 동일한 낸드형 비휘발성 기억 소자의 형성 방법.
  16. 제 12 항에 있어서,
    상기 층간 절연막을 형성하기 전에,
    상기 웰 바이어스 라인에 접속된 콘택 플러그와 접촉하는 상기 활성영역에 상기 제1 도전형의 도펀트로 도핑된 웰 바이어스 도핑 영역을 형성하는 단계를 더 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 웰 바이어스 도핑 영역의 도펀트 농도는 상기 활성영역의 도펀트 농도에 비하여 높게 형성하는 낸드형 비휘발성 기억 소자의 형성 방법.
  18. 제 16 항에 있어서,
    상기 웰 바이어스 도핑 영역을 형성하기 전에,
    상기 제1 선택, 셀 및 제2 선택 게이트 라인들의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  19. 제 12 항에 있어서,
    상기 층간 절연막을 형성하기 전에,
    상기 비트 라인과 접속된 콘택 플러그와 접촉하는 활성영역들에 상기 제2 도전형의 도펀트 이온들을 고도즈로 주입하는 단계를 더 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  20. 제 12 항에 있어서,
    상기 층간 절연막은 차례로 적층된 제1 절연막 및 제2 절연막을 포함하되,
    상기 제1 절연막내에 배치되고, 상기 제2 선택 게이트 라인 일측의 상기 활성영역들을 상기 제2 방향을 따라 가로지르는 소오스 라인을 형성하는 단계를 더 포함하고, 상기 소오스 라인은 상기 소오스 라인 아래의 상기 활성영역들과 접촉하고, 상기 소오스 라인의 상부면은 상기 제1 절연막의 상부면과 공면을 이루고, 상기 제2 절연막은 상기 소오스 라인의 상부면을 덮는 낸드형 비휘발성 기억 소자의 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855558B1 (ko) 2007-07-02 2008-09-01 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR101274202B1 (ko) * 2007-12-17 2013-06-14 삼성전자주식회사 웰 전위 제어용 콘택을 가지는 ｎａｎｄ 플래시 메모리소자

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101944935B1 (ko) 2012-03-16 2019-02-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11164979B1 (en) * 2020-08-06 2021-11-02 Vanguard International Semiconductor Corporation Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030057712A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
KR20050067504A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 제조방법
KR20050076115A (ko) * 2004-01-19 2005-07-26 삼성전자주식회사 상변환 기억 소자 및 그 형성 방법
KR20060072688A (ko) * 2004-12-23 2006-06-28 삼성전자주식회사 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990012155A (ko) 1997-07-28 1999-02-25 윤종용 불휘발성 메모리 장치 및 그 제조방법
KR19990031469A (ko) 1997-10-11 1999-05-06 윤종용 비휘발성 메모리 장치 및 그 제조 방법
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP4832767B2 (ja) * 2005-02-03 2011-12-07 株式会社東芝 半導体集積回路装置及びそのデータプログラム方法
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
KR101284155B1 (ko) 2011-10-06 2013-07-09 동서대학교산학협력단 일회용 패스워드（ｏｔｐ）를 이용한 ｒｆｉｄ 인증 처리방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030057712A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
KR20050067504A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 제조방법
KR20050076115A (ko) * 2004-01-19 2005-07-26 삼성전자주식회사 상변환 기억 소자 및 그 형성 방법
KR20060072688A (ko) * 2004-12-23 2006-06-28 삼성전자주식회사 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855558B1 (ko) 2007-07-02 2008-09-01 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US7847339B2 (en) 2007-07-02 2010-12-07 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions
US8227853B2 (en) 2007-07-02 2012-07-24 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions
KR101274202B1 (ko) * 2007-12-17 2013-06-14 삼성전자주식회사 웰 전위 제어용 콘택을 가지는 ｎａｎｄ 플래시 메모리소자

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