KR100960479B1 - 플래시 메모리 장치 및 동작 방법 - Google Patents

플래시 메모리 장치 및 동작 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치 및 동작 방법에 관한 것으로, 메모리 셀의 프로그램 속도와 같은 메모리 셀들의 프로그램 특성을 먼저 센싱한 후 그 결과에 따라 메모리 셀들의 프로그램을 위한 바이어스들의 레벨을 설정함으로써, 프로그램된 메모리 셀들의 문턱전압 분포를 좁힐 수 있다.
플래시 메모리, 프로그램, 프로그램 속도, 문턱전압, ISPP

Description

플래시 메모리 장치 및 동작 방법{Flash memory apparatus and operating method thereof}
본 발명은 플래시 메모리 장치 및 동작 방법에 관한 것으로, 특히 메모리 셀에 데이터를 저장하기 위한 프로그램 동작에 관련된 플래시 메모리 장치 및 동작 방법에 관한 것이다.
플래시 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 대표적인 비휘발성 메모리 소자이다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 크게 구분할 수 있다. 이 중에서 낸드 플래시 메모리 소자는 메모리 셀 어레이가 다수의 메모리 셀 블록으로 구분되고, 각각의 메모리 셀 블록에는 다수의 스트링이 포함된다. 스트링은 접합 영역(소오스 또는 드레인)을 통해 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함한다. 드레인 셀렉트 트랜지스터의 드레인은 비트라인에 연결되고, 소오스 셀렉트 트랜지스터의 소 오스는 공통 소오스 라인에 연결된다. 한편, 서로 다른 스트링에 포함된 드레인 셀렉트 트랜지스터들의 게이트가 연결되어 드레인 셀렉트 라인이 되고, 메모리 셀들의 콘트롤 게이트가 연결되어 워드 라인이 되고, 소오스 셀렉트 트랜지스터들의 게이트가 연결되어 소오스 셀렉트 라인이 된다. 즉, 서로 다른 스트링에 포함된 메모리 셀들이 하나의 워드라인을 공유하며, 이를 페이지 단위로 구분한다.
최근 들어, 낸드 플래시 메모리 소자에서 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 MLC(Multi level chip) 소자가 개발되고 있다. 하나의 메모리 셀에 1비트(0 또는 1)의 데이터가 저장되는 경우, 문턱전압이 0V보다 높으면 0 데이터가 저장되고, 0V보다 낮으면 1 데이터가 저장되는 것으로 판단한다. 하지만, 2비트로 표현되는 4개의 데이터(예를 들어, 11, 10, 00 및 01)가 하나의 메모리 셀에 저장되는 경우, 3개의 데이터(예를 들어, 10, 00 및 01)가 0V보다 높은 문턱전압들로 구분된다. 즉, 한정된 범위 내에서 3개의 데이터가 0V보다 높은 문턱전압으로 표현되어야 하므로, 각각의 데이터들을 구분하기 위한 문턱전압들이 확실하게 구분되어야 한다. 이를 위해, 각각의 문턱전압들이 좁은 범위로 분포해야 하며, 문턱전압들의 간격은 넓게 유지되어야 한다. 만일, 각각의 문턱전압들의 분포가 넓거나 문턱전압들의 간격이 좁은 경우 리드 동작 시 오동작이 발생될 수 있다.
따라서, 2비트 데이터를 저장하기 위해서는 메모리 셀들의 프로그램 속도와 같은 프로그램 특성을 파악하여 프로그램 동작을 정확하게 제어해야 한다.
본 발명이 제시하는 플래시 메모리 장치 및 동작 방법은 메모리 셀의 프로그램 속도와 같은 메모리 셀들의 프로그램 특성을 먼저 센싱한 후 그 결과에 따라 메모리 셀들의 프로그램을 위한 바이어스들의 레벨을 설정함으로써, 프로그램된 메모리 셀들의 문턱전압 분포를 좁힐 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들, 노블 셀 및 소오스 셀렉트 트랜지스터를 포함하는 스트링들을 포함하는 다수의 메모리 셀 블록들과, 어드레스 신호에 따라 블록 선택 신호를 생성하고 커맨드 신호에 따라 동작 제어 신호를 생성하는 제어부와, 노블 셀들의 프로그램 동작 후 검출된 문턱전압에 따라 ISPP 방식의 프로그램 동작에서 최초로 인가되는 초기 프로그램 전압의 레벨을 결정하는 프로그램 속도 연산부와, 동작 제어 신호에 따라 프로그램 속도 연산부에 의해 결정된 레벨의 초기 프로그램 전압을 포함하는 동작 전압들을 생성하는 전압 생성부, 및 다수의 메모리 셀 블록들 중 블록 선택 신호에 대응하는 메모리 셀 블록으로 동작 전압들을 전달하기 위한 블록 선택부를 포함한다.
상기에서, 노블 셀이 메모리 셀과 소오스 셀렉트 트랜지스터 사이에 접속되거나, 노블 셀이 메모리 셀과 드레인 셀렉트 트랜지스터 사이에 접속되거나, 노블 셀이 메모리 셀들 사이에 접속될 수 있다.
프로그램 속도 연산부는 노블 셀들의 문턱전압의 평균값에 대응하는 전압을 초기 프로그램 전압으로 결정하거나, 노블 셀들의 문턱전압 분포의 70% 내지 80%에 대응하는 전압을 초기 프로그램 전압으로 결정하거나, 노블 셀들의 문턱전압 분포의 20% 내지 30%에 대응하는 전압을 초기 프로그램 전압으로 결정할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법은 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들, 노블 셀 및 소오스 셀렉트 트랜지스터가 포함된 스트링들을 포함하는 메모리 셀 블록이 제공되는 단계와, 노블 셀들의 프로그램 동작을 실시하는 단계와, 노블 셀들의 문턱전압 분포에 따라 ISPP 방식의 프로그램 동작에서 처음에 인가되는 초기 프로그램 전압의 레벨을 결정하는 단계, 및 초기 프로그램 전압을 이용하여 메모리 셀들의 프로그램 동작을 ISPP 방식으로 실시하는 단계를 포함한다.
상기에서, 노블 셀들의 프로그램 동작은 프로그램 전압을 상승시키면서 ISPP 방식으로 실시될 수 있다.
초기 프로그램 전압의 레벨은 노블 셀들의 문턱전압의 평균값으로 결정하거나, 노블 셀들의 문턱전압 분포의 70% 내지 80%에 대응하는 전압으로 결정하거나, 노블 셀들의 문턱전압 분포의 20% 내지 30%에 대응하는 전압으로 결정할 수 있다.
메모리 셀들의 프로그램 동작을 실시하기 전에, 노블 셀들의 소거 동작을 실시하는 단계를 더 포함할 수 있다. 노블 셀들의 소거 동작은 메모리 셀 블록의 단위로 실시될 수 있으며, 노블 셀들의 소거 동작을 실시할 때 메모리 셀들이 연결된 워드라인들은 플로팅 상태로 설정하는 것이 바람직하다.
메모리 셀들의 프로그램 동작은 2비트의 데이터를 저장하기 위하여 LSB 프로그램 동작과 MSB 프로그램 동작을 포함할 수 있다.
본 발명은 메모리 셀들의 프로그램 동작을 실시하기 전에 메모리 셀들의 프로그램 특성을 파악하고 이를 반영하여 프로그램 동작을 실시함으로써 메모리 셀들의 문턱전압 분포를 좁힐 수 있다.
또한, 프로그램 동작 시 인가되는 바이어스들의 레벨을 조절함으로써 급격한 바이어스 변화에 의한 프로그램 특성 저하를 방지할 수 있으며, 전체적인 프로그램 동작 시간이 증가하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 다른 플래시 메모리 장치의 회로도이다.
도 1을 참조하면, 기본적으로 플래시 메모리 장치는 메모리 셀 어레이(110), 페이지 버퍼(120), 전압 생성부(130), 블록 선택부(140) 및 제어부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들(편의상 하나만 도시됨)을 포함하며, 메모리 셀 블록은 다수의 스트링(ST1 내지 STk)을 포함한다. 스트링(ST1)은 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(CA0 내지 CAn), 소오스 셀렉트 트랜지스터(SST) 및 노블 셀(Novel Cell; NC1)을 포함한다. 노블 셀(NC1)은 소오스 셀렉트 트랜지스터(SST) 및 메모리 셀(CA0) 사이에 접속되거나, 드레인 셀렉트 트랜지스터(DST) 및 메모리 셀(CAn) 사이에 접속거나, 메모리 셀들 사이에 접속될 수 있다. 바람직하게는, 노블 셀(NC1)은 소오스 셀렉트 트랜지스터(SST) 및 메모리 셀(CA0) 사이에 접속된다.
드레인 셀렉트 트랜지스터(DST)의 드레인은 비트라인(BL1)과 연결되고, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 한편, 서로 다른 스트링에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트가 연결되어 드레인 셀렉트 라인(DSL)이 되고, 메모리 셀들(예를 들어, CA0 내지 CK0)의 콘트롤 게이트가 각각 연결되어 워드 라인들(WL0)이 되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트가 연결되어 소오스 셀렉트 라인(SSL)이 된다. 즉, 서로 다른 스트링에 포함된 메모리 셀들(CA0 내지 CK0)이 하나의 워드라인(WL0)을 공유하며, 이를 페이지 단위로 구분한다. 노블 셀(NC1)은 메모리 셀과 동일한 구조로 형성된다. 노블 셀들(NC1 내지 NCk)의 콘트롤 게이트가 서로 연결되어 노블 워드라인(NWL)이 된다.
제어부(150)는 명령 신호(COM)에 따라 프로그램 동작, 소거 동작 및 리드 동작 중 어느 하나의 동작을 위한 동작 제어 신호들을 발생시킨다. 또한, 제어부(150)는 어드레스 신호(ADD)에 따라 다수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 선택하기 위한 블록 선택 신호(BSELi)를 출력한다.
특히, 본 발명에서는 제어부(150)에 메모리 셀들의 프로그램 속도를 검출하기 위한 프로그램 속도 연산부(151)가 더 포함된다. 프로그램 속도 연산부(151)의 기능과 동작은 후술하기로 한다.
전압 생성부(130)는 제어부(150)로부터 출력된 제어 신호에 따라 프로그램 동작, 소거 동작 및 리드 동작 중 어느 하나의 동작을 위한 전압들을 다양한 레벨로 출력한다.
블록 선택부(편의상 하나만 도시됨; 140)는 메모리 셀 어레이(110)의 메모리 셀 블록들 수만큼 구비된다. 블록 선택부(140)는 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn), 노블 워드라인(NWL) 및 소오스 셀렉트 라인(SSL)에 각각 연결되는 스위칭 소자들을 포함하며, 스위칭 소자들은 블록 선택 신호(BSELi)에 의해 동작된다. 선택된 메모리 셀 블록에 대응하는 블록 선택부(140)의 스위칭 소자들은 블록 선택 신호(BSELi)에 의해 턴온되며, 전압 생성부(130)에서 생성된 동작 전압들을 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn), 노블 워드라인(NWL) 및 소오스 셀렉트 라인(SSL)으로 전달한다.
페이지 버퍼(120)는 비트라인(BL1)과 연결되며, 제어부(150)에 의해 메모리 셀로 데이터를 저장하기 위한 동작(예를 들어, 비트라인 프리차지)이나 메모리 셀에 저장된 데이터를 리드하기 위한 동작(예를 들어, 비트라인 전압 센싱)을 수행한다.
한편, 본 발명의 플래시 메모리 장치는 프로그램 동작 시 메모리 셀들의 프로그램 속도를 측정한 후, 측정 결과에 따라 프로그램 동작에 필요한 동작전압들의 레벨을 조절한다. 예를 들어, 노블 셀들(NC1 내지 NCk)의 프로그램 동작을 먼저 실시한 후 노블 셀들(NC1 내지 NCk)의 문턱전압 변화 폭을 검출하고, 그 결과값으로 메모리 셀들의 프로그램 속도(예를 들어, 문턱전압의 변화 폭)를 판단한다. 검출된 프로그램 속도에 따라 메모리 셀들을 프로그램하기 위하여 인가되는 동작 전압들(예를 들어, 워드라인에 인가되는 프로그램 전압)의 초기 레벨을 설정한다. 보다 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 흐름도이다. 도 3은 본 발명의 실시예에 따른 프로그램 속도의 측정 방법을 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 프로그램 동작을 실시하기 전에 선택된 메모리 셀 블록의 소거 동작을 실시한다(S210). 소거 동작에 의해 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn) 및 노블 셀들(NC1 내지 NCk)의 문턱전압이 0V보다 낮아진다. 소거 동작을 실시한 후에는 0V보다 낮은 셀들의 문턱전압이 0V에 가까워지면서 문턱전압의 분포 폭이 좁아지도록 소프트 프로그램 동작을 실시할 수 있다. 일반적으로 프로그램 동작은 페이지 단위로 실시되지만, 소프트 프로그램 동작은 워드라인들(WL0 내지 WLn) 및 노블 워드라인(NWL) 모두에 소프트 프로그램 전압을 인가하여 모든 셀들을 동시에 프로그램한다. 이때, 소프트 프로그램 전압은 통상적인 프로그램 동작에서 인가되는 프로그램 전압보다 낮은 레벨(예를 들어, 1V 내지 10V)로 인가된다. 소프트 프로그램 전압을 인가하여 소프트 프로그램 동작을 실시하면, 문턱전압이 0V보다 크게 낮은 메모리 셀의 문턱전압은 많이 상승하고 문턱전압이 0V보다 조금 낮은 메모리 셀의 문턱전압은 적게 상승한다. 그 결과, 셀들의 문턱전압이 0V에 가까워지면서 분포 폭이 좁아진다.
이어서, 노블 셀들(NC1 내지 NCk)에 대한 프로그램 동작을 실시한다(S220). 노블 셀들(NC1 내지 NCk)의 프로그램 동작은 일반적인 메모리 셀들의 프로그램 동작과 동일한 조건으로 실시되는 것이 바람직하다. 이때, 노블 셀들(NC1 내지 NCk)의 프로그램 동작은 노블 셀들(NC1 내지 NCk)에 데이터를 저장하기 위한 것이 아니라 프로그램 속도를 측정하기 위한 것이므로 모든 노블 셀들(NC1 내지 NCk)이 프로그램된다. 따라서, 노블 셀들(NC1 내지 NCk)의 프로그램 동작 시 모든 비트라인(BL1 내지 BLk)에는 페이지 버퍼(120)에 의해 접지 전압이 인가된다. 그리고, 전압 생성부(130)로부터 블록 선택부(140)를 통해, 워드라인들(WL0 내지 WLn)에는 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn)이 턴온되도록 패스 전압이 인가되고, 드레인 셀렉트 라인(DSL)에는 전원전압이 인가되고, 소오스 셀렉트 라인(SSL)에는 접지 전압이 인가된다. 이 상태에서 노블 워드라인(NWL)에 프로그램 전압이 인가되면 노블 셀들(NC1 내지 NCk)의 문턱전압이 상승한다. 노블 워드라인(NWL)에 인가되는 프로그램 전압은 9V 내지 35V로 설정할 수 있다.
노블 셀들(NC1 내지 NCk)의 프로그램 동작을 실시한 후, 노블 셀들(NC1 내지 NCk)의 프로그램 속도를 측정한다(S230). 예를 들어, 노블 셀들(NC1 내지 NCk)의 프로그램 속도는 노블 셀들(NC1 내지 NCk)의 문턱전압 변화 폭(상승 폭)으로 측정할 수 있다. 구체적으로 설명하면, 다음과 같다.
도 1 및 도 3을 참조하면, 프로그램 동작에 의해 노블 셀들(NC1 내지 NCk)의 문턱전압이 0V보다 높아진다. 즉, 노블 셀들(NC1 내지 NCk)의 문턱전압이 0V보다 높아질 정도로 프로그램 전압을 높게 인가하여 노블 셀들(NC1 내지 NCk)의 프로그램 동작을 실시한다. 이어서, 노블 셀들(NC1 내지 NCk)의 문턱전압 분포를 측정하기 위하여 검출 동작을 실시한다. 검출 동작은 리드 동작과 동일한 방식으로 실시할 수 있으며, 다수개의 비교 전압들(VNO1 내지 VNOn)을 이용하여 검출 동작을 실시한다. 구체적으로 설명하면 다음과 같다.
비교 전압들(VNO1 내지 VNOn)의 수는 많을수록 노블 셀들(NC1 내지 NCk)의 문턱전압 분포를 세밀하게 검출할 수 있다. 하지만, 검출 동작의 시간이 증가하게 되므로, 검출 동작의 정확도와 시간을 함께 고려하여 적절한 수의 비교 전압들(VNO1 내지 VNOn)을 설정한다. 검출 동작 시 비트라인들(BL0 내지 BLk)이 소정의 레벨(예를 들어, Vcc)로 프리차지되고, 각각의 라인들(DSL, WL0 내지 WLn 및 SSL)에는 트랜지스터들(DST 및 SST)과 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn)을 턴온시키기 위한 전압들이 인가된다. 그리고, 노블 워드라인(NWL)에는 제1 비교 전압(VNO1)이 인가된다. 문턱전압이 제1 비교 전압(VNO1)보다 높은 노블 셀은 턴오프되고 낮은 노블 셀들은 턴온된다. 노블 셀이 턴온되면 비트라인에 프리차지된 전압 이 공통 소오스 라인(CSL)을 통해 디스차지된다. 페이지 버퍼들(120)은 이러한 비트라인들(BL1 내지 BLk)의 전압 변화를 검출하고 그 결과 값을 제어부(150)로 전달한다. 페이지 버퍼들(120)로부터 전달된 검출 결과값은 제어부(150) 내에 포함된 임시 저장 수단(예를 들어, 레지스터)에 저장된다. 예를 들어, 각각의 비교 전압들보다 문턱전압이 높은 노블 셀들의 개수가 검출 결과값으로 저장될 수 있다. 상기의 방식으로 비교 전압을 비교 전압(VNOn)까지 변경하면서 노블 셀들(NC1 내지 NCk)의 문턱전압 레벨을 검출하고, 그 결과값을 제어부(150) 내의 임시 저장 수단에 저장한다.
검출 동작이 종료되면 제어부(150)의 프로그램 속도 연산부(151)는 검출 결과 값에 대응하는 노블 셀들(NC1 내지 NCk)의 문턱전압 분포에 따라 메모리 셀들의 프로그램 속도를 검출하고, 메모리 셀들을 프로그램할 때 최초로 인가될 프로그램 전압의 레벨을 결정한다. 예를 들어, 검출 결과 값에 따라 노블 셀들(NC1 내지 NCk)의 평균 문턱전압을 초기에 인가될 프로그램 전압(이하, '초기 프로그램 전압'이라 함)으로 설정할 수 있다. 또한, 노블 셀들(NC1 내지 NCk)의 문턱전압 분포의 70% 내지 80%에 해당하는 문턱전압을 초기 프로그램 전압으로 설정할 수 있으며, 노블 셀들(NC1 내지 NCk)의 문턱전압 분포의 20% 내지 30%에 해당하는 문턱전압을 초기 프로그램 전압으로 설정할 수 있다.
상기에서는 노블 셀들(NC1 내지 NCk)의 프로그램 동작 시 프로그램 전압을 한번만 인가하는 단일 펄스 프로그램 방식으로 설명하였으나, ISPP(Increasement Step Pulse Programming) 방식으로 실시할 수도 있다. 예를 들어, 노블 워드라 인(NWL)에 9V 내지 35V 범위 내에서 0.1V 내지 3V 범위의 단위로 프로그램 전압을 상승시키면서 정해진 횟수만큼 프로그램 전압을 인가하여 노블 셀들(NC1 내지 NCk)을 프로그램한 후 노블 셀들(NC1 내지 NCk)의 문턱전압 분포를 검출할 수도 있다. 이렇게 노블 셀들(NC1 내지 NCk)을 ISPP 방식으로 프로그램할 경우, 메모리 셀들을 ISPP 방식으로 프로그램 할 때와 동일한 전압 조건으로 노블 셀들(NC1 내지 NCk)의 프로그램 동작 조건을 설정하는 것이 바람직하다.
노블 셀들(NC1 내지 NCk)을 이용한 프로그램 속도의 검출 동작에 의해 프로그램 동작의 초기 프로그램 전압이 결정되면 메모리 셀들의 프로그램 동작을 실시한다(S240). 이때, 프로그램 동작이 실시되어 문턱전압이 0V보다 높아진 노블 셀들(NC1 내지 NCk)이 메모리 셀들(CA0 내지 CAn)의 프로그램 동작에 영향을 줄 수 있다. 따라서, 메모리 셀들의 프로그램 동작을 실시하기 전에 노블 셀들(NC1 내지 NCk)의 소거 동작을 실시하는 것이 바람직하다. 통상적으로 소거 동작은 블록 단위로 이루어지므로, 노블 셀들(NC1 내지 NCk)의 소거 동작도 블록 단위로 실시할 수 있다. 한편, 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn)은 소거 상태이므로, 또 다시 소거 동작이 실시되면 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn)의 문턱전압이 보다 더 낮아지게 된다. 따라서, 노블 셀들(NC1 내지 NCk)의 소거 동작 시 워드라인들(WL0 내지 WLn)을 플로팅 상태로 유지하는 것이 바람직하다. 그렇게 되면, 소거 전압이 메모리 셀들(CA0 내지 CAn, CK0 내지 CK)의 벌크(예를 들어, P웰)로 인가될 때, 커패시터 커플링 현상에 의해 워드라인들(WL0 내지 WLn)의 전압도 함께 높아져 메모리 셀들(CA0 내지 CAn, CK0 내지 CK)의 소거 동작은 거의 발생하지 않 는다.
노블 셀들(NC1 내지 NCk)의 소거 동작을 실시한 후, 메모리 셀들의 프로그램 동작을 실시한다(S250). 메모리 셀들(CA0 내지 CAn, CK0 내지 CKn)의 프로그램 동작도 ISPP 방식으로 실시하는 것이 바람직하다. 본 발명에서는 메모리 셀들을 ISPP 방식으로 프로그램할 때 제어부(150)의 프로그램 속도 연산부(151)에 의해 결정된 초기 프로그램 전압이 최초로 인가된다. 또한, LSB 프로그램 동작과 MSB 프로그램 동작을 실시하여 하나의 메모리 셀에 2비트의 데이터를 저장할 수도 있다. 구체적으로, 도 1에서 제1 스트링(ST1)의 메모리 셀(CA0)은 프로그램될 셀이고, 제2 스트링(ST2)의 메모리 셀(CK0)은 프로그램 금지 셀(Program inhibited cell)인 경우를 예로써 설명하면 다음과 같다.
ISPP 방식의 프로그램 동작에서 최초로 인가될 초기 프로그램 전압이 결정되고 노블 셀들(NC1 내지 NCk)이 소거된 후에 제1 워드라인(WL0)을 공유하는 메모리 셀들(CA0 내지 CK0)의 프로그램 동작을 ISPP 방식으로 실시한다. 프로그램될 메모리 셀(CA0)을 포함하는 제1 스트링(ST1)과 연결된 제1 비트라인(BL1)에는 접지 전압을 인가하고, 프로그램 금지 셀(CK0)을 포함하는 제2 스트링(STk)과 연결된 제2 비트라인(BLk)에는 프로그램 금지 전압(Vcc)을 인가한다. 프로그램 금지 전압(Vcc)은 후속 동작에서 제2 스트링(STk) 내의 채널 영역에 채널 부스팅을 발생시켜 채널 전압을 상승시키기 위해 인가된다. 보다 구체적인 것은 후술하기로 한다.
이어서, 드레인 셀렉트 라인(DSL)에는 전원전압이 인가되고 소오스 셀렉트 라인(SSL)에는 접지 전압이 인가된다. 그리고, 나머지 워드라인들(WL1 내지 WLn)에 는 메모리 셀들이 턴온될 정도의 패스 전압이 인가된다. 이때, 패스 전압이 인가되면 커패시터 커플링 현상에 의해 제2 스트링(STk) 내에서 채널 영역의 전압이 상승하는 채널 부스팅 현상이 발생한다. 그 결과, 제2 스트링(STk) 내에서 채널 영역의 전압이 상승하고 제2 스트링(STk) 내의 드레인 셀렉트 트랜지스터(DST)는 게이트와 소오스(또는 드레인) 사이의 전압차에 의해 턴오프된다. 한편, 제1 스트링(ST1) 내에서는 제1 비트라인(BL1)에 접지 전압이 인가되기 때문에 드레인 셀렉트 트랜지스터(DST)가 계속 턴온되고 채널 영역의 전압은 높아지지 않는다.
이 상태에서 제어부(150)에 포함된 프로그램 속도 연산부(151)에 의해 결정된 초기 프로그램 전압이 제1 워드라인(WL0)에 인가된다. 초기 프로그램 전압에 의해 제1 스트링(ST1)의 메모리 셀(CA0)은 워드라인(WL0)과 채널 영역 사이의 높은 전압차에 의해 프로그램된다. 즉, 메모리 셀(CA0)의 플로팅 게이트로 FN 터널링에 의해 전자가 주입되어 문턱전압이 상승한다. 한편, 제2 스트링(STk)의 프로그램 금지 셀(CK0)은 채널 영역의 전압이 채널 부스팅에 의해 높아져 워드라인(WL0)과 채널 영역 사이의 전압차가 낮기 때문에 프로그램되지 않는다.
초기 프로그램 전압을 인가하여 제1 프로그램 동작을 실시한 후, 메모리 셀(CA0)의 문턱전압이 목표 전압까지 상승하였지를 검출하기 위하여 제1 검증 동작을 실시한다. 메모리 셀(CA0)의 문턱전압이 목표 전압까지 상승하지 못한 경우, 초기 프로그램 전압의 레벨을 상승시켜 제2 프로그램 동작을 실시한다. 그리고, 다시 제2 검증 동작을 실시하여 메모리 셀(CA0)의 문턱전압 레벨을 검출한다. 이때, 프로그램 전압은 35V 이내에서 상승시키며, 상승폭은 0.1V 내지 3V의 범위 내에서 결 정하는 것이 바람직하다. 메모리 셀(CA0)의 문턱전압이 목표 전압까지 높아지면 ISPP 방식의 프로그램 동작을 종료한다.
하나의 메모리 셀에 2비트의 데이터를 저장하는 경우, 상기에서 설명한 ISPP 방식의 프로그램 동작이 LSB 프로그램 동작이 되며, 이후에 다시 MSB 프로그램 동작을 실시한다. MSB 프로그램 동작도 ISPP 방식으로 실시할 수 있으며, 제어부(150)에 포함된 프로그램 속도 연산부(151)에 의해 결정된 초기 프로그램 전압을 MSB 프로그램 동작의 시작 전압으로 인가할 수 있다.
나머지 워드라인들을 공유하는 메모리 셀들의 프로그램 동작도 상기에서 설명한 방식과 동일하게 실시한다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예에 따른 프로그램 속도의 측정 방법을 설명하기 위한 그래프이다.

Claims (16)

  1. 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들, 노블 셀 및 소오스 셀렉트 트랜지스터를 포함하는 스트링들을 포함하는 다수의 메모리 셀 블록들;
    어드레스 신호에 따라 블록 선택 신호를 생성하고 커맨드 신호에 따라 동작 제어 신호를 생성하는 제어부;
    상기 노블 셀들의 프로그램 동작 후 검출된 문턱전압에 따라 ISPP 방식의 프로그램 동작에서 최초로 인가되는 초기 프로그램 전압의 레벨을 결정하는 프로그램 속도 연산부;
    상기 동작 제어 신호에 따라 상기 프로그램 속도 연산부에 의해 결정된 레벨의 초기 프로그램 전압을 포함하는 동작 전압들을 생성하는 전압 생성부; 및
    상기 다수의 메모리 셀 블록들 중 상기 블록 선택 신호에 대응하는 메모리 셀 블록으로 상기 동작 전압들을 전달하기 위한 블록 선택부를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 노블 셀이 상기 메모리 셀과 상기 소오스 셀렉트 트랜지스터 사이에 접속되는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 노블 셀이 상기 메모리 셀과 상기 드레인 셀렉트 트랜지스터 사이에 접속되는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 노블 셀이 상기 메모리 셀들 사이에 접속되는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 프로그램 속도 연산부는 상기 노블 셀들의 문턱전압의 평균값에 대응하는 전압을 상기 초기 프로그램 전압으로 결정하는 플래시 메모리 장치.
  6. 삭제
  7. 삭제
  8. 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들, 노블 셀 및 소오스 셀렉트 트랜지스터가 포함된 스트링들을 포함하는 메모리 셀 블록이 제공되는 단계;
    상기 노블 셀들의 프로그램 동작을 실시하는 단계;
    상기 노블 셀들의 문턱전압 분포에 따라 ISPP 방식의 프로그램 동작에서 처음에 인가되는 초기 프로그램 전압의 레벨을 결정하는 단계; 및
    상기 초기 프로그램 전압을 이용하여 상기 메모리 셀들의 프로그램 동작을 상기 ISPP 방식으로 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 노블 셀들의 프로그램 동작은 프로그램 전압을 상승시키면서 ISPP 방식으로 실시되는 플래시 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 초기 프로그램 전압의 레벨은 상기 노블 셀들의 문턱전압의 평균값으로 결정하는 플래시 메모리 장치의 동작 방법.
  11. 삭제
  12. 삭제
  13. 제 8 항에 있어서, 상기 메모리 셀들의 프로그램 동작을 실시하기 전에,
    상기 노블 셀들의 소거 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 노블 셀들의 소거 동작은 상기 메모리 셀 블록의 단위로 실시되는 플래시 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 노블 셀들의 소거 동작을 실시할 때 상기 메모리 셀들이 연결된 워드라인들은 플로팅 상태로 설정하는 플래시 메모리 장치의 동작 방법.
  16. 제 8 항에 있어서,
    상기 메모리 셀들의 프로그램 동작은 2비트의 데이터를 저장하기 위하여 LSB 프로그램 동작과 MSB 프로그램 동작을 포함하는 플래시 메모리 장치의 동작 방법.
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