JP5781109B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本実施形態は、例えば三次元構造の不揮発性半導体記憶装置に関する。
素子の微細化及び記憶容量の増大に伴い、三次元構造のＮＡＮＤ型フラッシュメモリが開発されている。ＮＡＮＤ型フラッシュメモリは、メモリセルにデータが書き込まれると、先に書き込まれたメモリセルの閾値電圧が変化する。
特許第３８２９０８８号公報 米国特許第６８１９５９２号明細書
本実施形態は、選択されたサブブロックが消去された場合、隣接するサブブロックのメモリセルの閾値電圧分布の幅が拡大することを防止可能な不揮発性半導体記憶装置を提供する。
本実施形態の不揮発性半導体記憶装置は、ワード線に接続された複数のメモリセルを含む複数のメモリストリングを有し、前記複数のメモリストリングは複数のサブブロックに分けられ、サブブロック毎にデータが消去可能とされたメモリセルアレイと、データの書き込み時、非選択のサブブロックが書き込まれている場合と書き込まれていない場合とで、選択されたサブブロックに含まれる選択ワード線に供給されるベリファイレベルを変える制御部と、前記複数のサブブロックのそれぞれに設けられ、前記サブブロックが書き込まれたかどうかを示すフラグデータを記憶するフラグセルと、を具備し、前記制御部は、前記非選択のサブブロックのフラグセルに記憶されたフラグデータが書き込みを示す場合、前記選択メモリセルに接続されたワード線に供給されるベリファイレベルを、前記非選択のサブブロックが書き込まれていない場合に前記選択メモリセルに接続されたワード線に供給されるベリファイレベルより高く設定することを特徴とする。
実施形態に適用される不揮発性半導体記憶装置を概略的に示す構成図。 図１に示すメモリセルアレイの一例を示す斜視図。 図１に示すメモリセルアレイの一例を示す回路図。 図２に示すメモリセルの一例を示す断面図。 本実施形態に適用される不揮発性半導体記憶装置のデータの記憶方法を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 サブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態を示すものであり、書き込みベリファイレベルの例を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第１の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 メモリセルとフラグセルの関係及びキャッシュメモリの関係の一例を示す構成図。 第１の実施形態に係る書き込み動作の一例を示すタイミングチャート。 第１の実施形態に係る書き込み動作の一例を示すフローチャート。 第１の実施形態に係る書き込み動作の一例を示すフローチャート。 第１の実施形態に係る書き込み動作の一例を示すものであり、フラグデータに従ったベリファイレベルを示す図。 第２の実施形態に係る各状態の閾値電圧分布と電圧Ｖｒｅａｄとの関係を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係るサブブロックの書き込み動作に伴う閾値電圧分布の変化を示す図。 第２の実施形態に係る書き込み動作の一例を示すフローチャート。 第２の実施形態に係る書き込み動作の一例を示すフローチャート。 第１の実施形態に係る書き込み動作の一例を示すものであり、フラグデータに従ったベリファイレベルを示す図。 第３の実施形態に係る不揮発性半導体記憶装置を概略的に示す構成図。
三次元構造のＮＡＮＤ型フラッシュメモリは、メモリアレイを積層方向に拡張したことにより、所定の領域に含まれるワード線の数、又は、ビット線の数が増大する。例えば、全てのワード線を２次元構造のワード線選択トランジスタに接続しようとすると、配線ピッチの制約により全てのワード線を接続することが困難である。あるいは、ワード線選択トランジスタの数が増大し、ロウデコーダの面積が増大する。そこで、異なる選択ゲートにより制御される複数のＮＡＮＤストリングによってワード線を共有化することにより、ワード線選択トランジスタに接続される配線数の増大を抑制する方法が用いられている。その結果、配線数や面積の増大の問題が解決されるが、ワード線を共有化することにより、消去ブロックサイズが増大するという問題が発生する。そこで、消去ブロックサイズを小さくする方法として、ＮＡＮＤ型メモリストリング内に、1本以上のワード線からなるサブブロックを定義し、サブブロックの単位で消去、及び書き込みを可能とする検討が行われている。
ＮＡＮＤ型フラッシュメモリにおいて、あるワード線に接続されたメモリセルにデータを書き込んだ場合、その後、同じメモリストリング内に含まれるワード線に接続されたメモリにデータが書き込まれると、先に書き込まれたメモリセルの閾値電圧が変化することが知られている。
また、データをあるメモリセルに書き込んだ後、このメモリセルと同じメモリストリングに含まれる他のメモリセルを消去した場合、逆方向に閾値電圧が変化することになる。したがって、ＮＡＮＤ型ストリング内にサブブロックを設定して消去や書込みを行う場合には、閾値電圧分布の変化、例えば閾値電圧分布の幅が拡大することを防止する必要がある。
以下、実施の形態について、図面を参照して説明する。全図面において、同一部分には同一符号を付している。
（第１の実施の形態）
［構成］
先ず、図１を参照して、第１の実施形態に適用される不揮発性半導体記憶装置の全体構成について説明する。
図１に示すように、第１の実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、コアドライバ１９、及びフラグレジスタ２０を備えている。
メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒが直列に接続されたメモリストリングＭＳを有している。メモリセルアレイ１１は、本実施の形態では、メモリチップ内に２個あるものとして説明するが、本実施の形態に記載の技術はメモリセルアレイが２個の場合に限らず、メモリセルアレイ１１がメモリチップ内に１個のみ存在する装置、あるいは３個以上のメモリセルアレイ１１が１つのメモリチップ内に存在する装置にも適用可能である。
図２に示すように、メモリセルアレイ１１は、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向と直交する水平方向にもマトリクス状に配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。
メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。
図１に示すように、ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。
データ回路・ページバッファ１３は、読み出し動作時において、メモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時において、チップ外部から書き込みデータは、データ回路・ページバッファ１３にロードされた後、選択されたメモリセルに書き込まれる。
本実施の形態において、データ回路・ページバッファ１３は、１つのメモリセルに２ビットのデータを保持する２ビット／セル記憶方式に対応するため、３つのキャッシュメモリＣ０〜Ｃ２を備えている。キャッシュメモリＣ１、Ｃ２は、それぞれ２ビットのデータのうちの下位ページデータＬＯＷＥＲ又は上位ページデータＵＰＰＥＲのいずれかを保持する。また、キャッシュメモリＣ０は、例えば書き込み動作において、ベリファイ読み出し動作の結果に基づいてビット毎に書きこみ制御するための一時的なデータを保持するために用意されている。
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御し、また、ワード線やビット線制御の制御を行うコアドライバ１９を制御する。
さらに、制御回路１５は、後述するフラグを識別し、ワード線の電圧を制御する。フラグは、ページ毎に設定され、ページから読み出されたフラグは、キャッシュメモリＣ０〜Ｃ２を介してフラグレジスタ２０に保持される。制御回路１５は、フラグレジスタ２０に保持されたフラグに従って、ベリファイレベルを制御する。フラグの書き込みについては、後述する。
入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチで、カラム方向に複数のメモリブロックＭＢに跨るようにストライプ状に延びている。メモリブロックＭＢは、所定ピッチでカラム方向に繰り返し配置されている。
メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
また、ロウ方向に並ぶ複数のメモリユニットＭＵ（メモリストリングＭＳ）において、ワード線ＷＬ０〜ＷＬ７に接続された複数のメモリセルは、後述するように、１つのサブブロックを構成し、ワード線ＷＬ８〜ＷＬ１５に接続された複数のメモリセルは、１つのサブブロックを構成する。これらサブブロックは、消去単位を構成し、第１の実施形態は、後述するように、サブブロック毎にデータが消去される。
尚、上記において、サブブロックは、メモリストリングを１／２として構成したが、これに限らず、メモリストリングを１／４、又は１／８に分けてサブブロックを構成することも可能である。
メモリストリングＭＳは、直列接続された複数のメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５それぞれのゲートは、対応するワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。
図４は、図２に示すメモリセルの断面図である。
ワード線導電層４１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。ワード線導電層４１はメモリセルデバイスの制御ゲートに対応している。
ワード線導電層４１、及び絶縁層４２を貫通するように形成されたメモリホール４３の内側には、メモリゲート絶縁層４４及び柱状の半導体層４５を有する。
メモリゲート絶縁層４４は、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃを有する。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａ上に形成される。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保持するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂ上に形成される。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。柱状の半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。ワード線４１より上側及び下側に位置する半導体層４５は、メモリセルデバイスのドレイン端子又はソース端子に対応し、ビット線又はセルソース線に電気的に接続される。ワード線導電層の電位及び電荷蓄積層の電荷蓄積状態に応じて、半導体層４５を流れるセル電流が変化するため、これを利用してデータを記憶する。
（データの記憶方法）
次に、図５を参照して、この不揮発性半導体記憶装置のデータの記憶方法について説明する。
ここでは、１つのメモリセルに２ｂｉｔの情報が記憶される２ｂｉｔ／セルの場合について説明する。
図５は、２ｂｉｔ／セルに適用される４つの閾値分布とデータの割り当てを示している。前述したように、本実施の形態のメモリセルは、電荷蓄積層を有しているため、そこに保持する電荷量を制御することによって、所望の閾値電圧を得ることができる。最も低い閾値分布Ｅは、消去動作によって得られる閾値電圧である。閾値分布Ｅより高い、分布Ａ〜Ｃは書き込み動作によって得られる閾値分布である。
２ｂｉｔ／セルは、２ｂｉｔを２つのページアドレスに対応するデータとして記憶する。すなわち、下位（ｌｏｗｅｒ）ページのデータと上位（Ｕｐｐｅｒ）ページのデータが１つのメモリセルに記憶される。下位ページのデータ“１”は、Ｅ分布とＡ分布に対応し、データ“０”はＢ分布とＣ分布に対応する。上位ページのデータ“１”はＥ分布とＣ分布に対応し、データ“０”はＡ分布とＢ分布に対応する。
下位ページのデータは、ワード線電圧Ｖ＿ＢＲを用いて読み出し動作をすることにより、“１”又は“０”のデータを読み出すことができる。すなわち、Ｅ分布又はＡ分布に対応する閾値がメモリセルに記憶されている場合、メモリセルの閾値よりもワード線（制御ゲート）の電位が高い場合、メモリセルがオン状態となりセル電流がビット線からセルソース線に向かって流れる。逆に、Ｂ分布又はＣ分布に対応する閾値がメモリセルに記憶されている場合、メモリセルの閾値より制御ゲートの電位が低いため、メモリセルはオフ状態となりセル電流が流れない。このようなセル電流の違いが、ビット線に接続されるデータ回路内のセンスアンプにより検出され、メモリセルのデータが“０”であるか“１”であるかを判定できる。
上位ページの場合、ワード線電位としてＶ＿ＡＲとＶ＿ＣＲを用いて読み出し動作が行われ、データ回路の中で所定の演算を行うことによって、データを識別することができる。すなわち、メモリセルの閾値電圧がＶ＿ＡＲとＶ＿ＣＲの間にあると判定されたメモリセルのデータが“０”であると判定され、メモリセルの閾値電圧がＶ＿ＡＲより低と判定された場合、及びＶ＿ＣＲより高いと判定された場合、データは“０”と判定される。
（一般的な三次元構造のＮＡＮＤフラッシュメモリの閾値電圧の変化）
図６を用いて、上記図３に示した複数のメモリセルに対して、読み出し、書き込み、消去の各動作を行う場合のメモリセルの特性について説明する。
図６Ａ〜図６Ｇは、消去動作を行った後のメモリストリング内の４ページ分の閾値分布を示している。実際は、メモリストリング内の全てのページが対象であるが、ここでは、セルの特性の振る舞いを分かり易く示すため、メモリストリング内のソース側の半分に属するワード線ＷＬ０とワード線ＷＬ７と、ドレイン側（ビット線側）の半分に属するワード線ＷＬ８とワード線ＷＬ１５を取り出して説明することとする。また、ワード線ＷＬ０〜ＷＬ７のグループをサブブロックＳｕｂＢ＿Ａ、ＷＬ８〜ＷＬ１５のグループをサブブロックＳｕｂＢ＿Ｂと言うこととする。ここで、サブブロックは、例えばワード線ＷＬ０〜ＷＬ７に接続された全メモリユニットのメモリセルを含んでいる。
図６Ａに示すように、消去動作が理想的に実行された場合、消去後の各ページの閾値電圧分布は、最も高い閾値電圧が消去ベリファイレベルＥＶ付近である閾値分布となる。
次に、図６Ｂに示すように、ワード線ＷＬ０のセルがＡ状態に書き込まれる。ＡＶは、Ａ状態の書き込みベリファイレベルを示し、正常に書き込まれると、書き込みベリファイレベルＡＶ以上の閾値分布ができる。
その後、ワード線ＷＬ１からＷＬ７までのセルが順次書き込まれる。
図６Ｃは、ワード線ＷＬ７の書き込みが完了した状態を示している。この時、ワード線ＷＬ０の閾値分布は、若干閾値が高い側にシフトする。このシフトは、ワード線ＷＬ０に接続されたメモリセルに着目した場合、同一のメモリストリング内のワード線ＷＬ１からＷＬ７のメモリセルに書き込みが行われたことによって、ワード線ＷＬ０を書き込んだ直後のセル電流が減少することによって生じる効果である。ここでは、このシフトをバックパターンノイズと称することとする。
このバックパターンノイズの大きさは、どのような書き込みデータが同一のメモリストリング内に記憶されたかによって変わるが、ここでは、どの場合においても平均的な大きさのノイズであるとする。この状態のノイズは、例えば書き込みデータが、著しく偏りのないパターンになるようにランダムな処理が意図的に加えられているような状態に相当する。
図６Ｄは、その後、ワード線ＷＬ８〜ＷＬ１５に接続されたメモリセルにも同様の書き込みが行われた状態を示している。このような書き込みが実行されると、ワード線ＷＬ０のバックパターンノイズは、ワード線ＷＬ８〜１５の書き込みデータによって更に大きくなる。通常、ＮＡＮＤフラッシュメモリは、セルソース側のメモリセルからドレイン側のメモリセルに向かって書き込まれるため、最初に書き込まれたメモリセルのバックパターンノイズが最も大きくなる。
ここで、各ワード線の分布において、点線で示す分布は、それぞれ書き込みを行った直後の分布を示している。もし、上記のようなランダムな書き込みがない場合、他のセルの書き込みが終了した時点でも、書き込み直後の閾値状態が維持されることを意味している。
次に、図６Ｅは、図６Ｄの状態より、サブブロックＳｕｂＢ＿Ａを構成するワード線ＷＬ０〜ＷＬ７に接続されたメモリセルが消去された場合を示している。
この消去動作により、ワード線ＷＬ０〜ＷＬ７に接続されたセルは、消去ベリファイレベルＥＶを上限とする閾値状態に戻され、ワード線ＷＬ８〜ＷＬ１５に接続されたセルの閾値分布は、ワード線ＷＬ０〜ＷＬ７のバックパターンがなくなったことにより、所定量だけ閾値分布が低い側にシフトする。
その後、図６Ｆに示すように、再びワード線ＷＬ０に接続されたメモリセルが書き込まれた場合、ワード線ＷＬ８〜ＷＬ１５の閾値分布は殆ど変化しない。すなわち、ワード線ＷＬ０のデータパターンだけでは、著しく大きなバックパターンノイズが発生しないため、ワード線ＷＬ８〜ＷＬ１５の閾値分布は殆ど変化しない。
次いで、図６Ｇに示すように、残りのワード線ＷＬ１〜ＷＬ７が書き込まれると、ワード線ＷＬ０は、それらの書き込みによってバックパターンノイズを受けるが、ワード線ＷＬ７は、書き込み直後であるため、ベリファイレベルＡＶを下限とする閾値分布になる。
上記のように、書き込みと消去を行った場合におけるＡ状態の閾値分布のシフト量は、最も低い図６Ｅから最も高い図６Ｄの幅となる。ここで、閾値電圧分布幅を定量化するために、ビット毎のベリファイで書き込まれた閾値電圧の分布幅を６・Ｖｔｗとし、１つのサブブロック内のワード線が書き込まれたときの閾値電圧の変化分を１・Ｖｔｗとすると、状態Ａの閾値電圧分布の範囲は、９・Ｖｔｗとなる。このため、サブブロックが消去された場合、その後の書き込み動作により、全体的な閾値電圧分布のシフト量が増加し、閾値電圧の分布範囲が広がるという問題がある。
（第１の実施形態）
図７は、第１の実施形態を示すものであり、所定の書き込み状態のための書き込みベリファイレベルの例を示している。
図７は、ある閾値電圧分布において、Ｖｖｆｙ＿ｍｉｎを下限として、一定のステップ電圧ｄｖで、例えば８段階のレベル設定を可能とする例を示している。この設定レベルは、例えば４値の閾値電圧分布Ａレベル、Ｂレベル、Ｃレベルの何れにも適用される。
図８Ａ乃至図８Ｊを参照して、例えば図６と同様にＡレベルの閾値電圧分布に第１の実施形態を適用した場合の動作について説明する。
図８Ａは、消去後の閾値電圧分布を示しており、図８Ｂは、ワード線ＷＬ０に接続されてメモリセルにＡ状態が書き込まれた場合を示している。図８Ａ、図８Ｂは、図６Ａ、図６Ｂと同様である。ワード線ＷＬ０のベリファイレベルは、例えばＶｖｆｙｍｉｎに設定される。
この後、ワード線ＷＬ１に接続されたメモリセルに書き込みを行う場合、ベリファイレベルは、例えばＶｖｆｙｍｉｎに設定され、ワード線ＷＬ２、ＷＬ３に接続されたメモリセルに書き込みを行う場合、ベリファイレベルは、例えばＶｖｆｙｍｉｎ＋ｄｖに設定される。ワード線ＷＬ４、ＷＬ５に接続されたメモリセルに書き込みを行う場合、ベリファイレベルは、例えばＶｖｆｙｍｉｎ＋２ｄｖに設定され、ワード線ＷＬ６、ＷＬ７に接続されたメモリセルに書き込みを行う場合、ベリファイレベルは、例えばＶｖｆｙｍｉｎ＋３ｄｖに設定される。
ベリファイレベルのシフト量は、上記のように、二つのワード線毎に増加する方法に限定されるものではなく、着目セルの閾値分布の上限が、先に書き込まれたワード線に接続されたメモリセルの閾値電圧の上限を超えないように、最適に設定すればよい。
図８Ｃは、ワード線ＷＬ７に接続されたメモリセルにデータを書き込む場合を示しており、ベリファイレベルが、Ｖｖｆｙｍｉｎ＋３ｄｖに設定されて書き込みベリファイが実行された場合を示している。
図８Ｄは、ワード線ＷＬ０〜ＷＬ７が書き込まれた状態であって、ワード線ＷＬ８〜ＷＬ１５に書き込む場合、ワード線ＷＬ８には例えば、Ｖｖｆｙｍｉｎ＋４ｄｖのベリファイレベルが印加され、ワード線ＷＬ１５にはＶｖｆｙｍｉｎ＋７ｄｖのベリファイレベルが印加されて、書き込みが行われる。
次に、図８Ｅにおいて、ワード線ＷＬ０〜ＷＬ７について消去動作を実行すると、ワード線ＷＬ８〜ＷＬ１５の閾値電圧は、ワード線ＷＬ０〜ＷＬ７のバックパターンの消去に伴い、閾値電圧が低い側にシフトする。
しかし、第１の実施形態の場合、ベリファイレベルが予め一定電圧ｎｄｖ（ｎは１〜７）だけ高く設定されているため、閾値電圧が低下した後の分布は、ワード線ＷＬ０のＶｖｆｙｍｉｎより低下することを防止できる。
この後、図８Ｆ、図８Ｇにおいて、ワード線ＷＬ０〜ＷＬ７に接続されたメモリセルが書き込まれるが、同じＷＬ０〜ＷＬ７が書込みの対象であっても、図８Ｂ、図８Ｃとは異なる制御が適用される。
ワード線ＷＬ８〜ＷＬ１５接続されたメモリセルが書き込まれた状態であって、ワード線ＷＬ０〜ＷＬ７に書き込む場合、ワード線ＷＬ０には例えば、Ｖｖｆｙｍｉｎ＋４ｄｖのベリファイレベルが印加され、ワード線ＷＬ１５にはＶｖｆｙｍｉｎ＋７ｄｖのベリファイレベルが印加される。
このように、着目するメモリストリング内において、他のサブブロックに書込み状態がある場合には、それよりも後で書込みが行われるサブブロックのワード線には、相対的に高いベリファイレベルを適用する。
この状態において、閾値電圧分布を図６Ｇに示す閾値電圧分と比較すると、図８Ｇにおいて、状態Ａの閾値電圧分布の範囲は８Ｖｔｗであり、図６Ｇに比べて、閾値電圧分布の範囲が狭くなっている。
次いで、図８Ｈに示すように、サブブロックＳｕｂＢ＿Ａ、ＳｕｂＢ＿Ｂの全体が消去される。
この後、図８Ｉに示すように、ワード線ＷＬ８〜ＷＬ１５に接続されたメモリセルが書き込まれる。
ここで、ワード線ＷＬ８に接続されたメモリセルを書き込む場合において、ワード線ＷＬ０〜ＷＬ７に接続されたメモリセルが書き込まれていない場合、ワード線ＷＬ８のベリファイレベルは、Ｖｖｆｙｍｉｎとなることが重要である。また、ワード線ＷＬ１５には、Ｖｖｆｙｍｉｎ＋３ｄｖが印加される。ワード線ＷＬ０〜ＷＬ７を含むサブブロックＳｕｂＢ＿Ａが書き込まれているか否かがフラグデータにより判別され、ベリファイレベルが制御される。
ここで、フラグデータとは、ワード線ＷＬ０に接続された複数のメモリセルのうち１又は複数のメモリセルがフラグセルとして機能し、このフラグセルに書き込まれたデータを意味する。このフラグデータは、サブブロックＳｕｂＢ＿Ａの場合、ワード線ＷＬ０に接続されたフラグセルに書き込まれ、サブブロックＳｕｂＢ＿Ｂの場合、ワード線ＷＬ８に接続されたフラグセルに書き込まれる。すなわち、ワード線ＷＬ０、又はＷＬ８に接続されたメモリセルにデータが書き込まれるとき、これらメモリセルと同時に選択されるフラグセルにフラグデータが書き込まれる。フラグデータの閾値電圧は、例えばＬＭレベル（ＡレベルとＢレベルの中間のレベル）に設定される。このフラグデータは、前述したように、例えば図１に示すチップ内の制御回路１５で識別され、上記のようなベリファイレベルの制御が実行される。
尚、ベリファイレベルの制御は、制御回路１５に限定されるものではなく、チップ外のコントローラがフラグデータを判別し、コマンド発行やパラメータの設定変更によって、ベリファイレベルを制御してもよい。
次いで、図８Ｊに示すように、ワード線ＷＬ０からワード線ＷＬ７に順次書き込みが実行される。ワード線ＷＬ０からワード線ＷＬ７の書き込みは、ワード線ＷＬ８〜ＷＬ１５の書き込みが行われた後であるため、ベリファイレベルがそれに応じて変更される。すなわち、ワード線ＷＬ０には、例えばＶｖｆｙｍｉｎ＋４ｄｖが印加され、ワード線ＷＬ７には、例えばＶｖｆｙｍｉｎ＋７ｄｖが印加される。
このようにベリファイレベルを設定することにより、サブブロックＳｕｂＢ＿ＡやＳｕｂＢ＿Ｂの単位で、消去動作を行った後、書き込みを行っても、閾値分布幅が広がることを防止できる。
図９は、１ページ内のメモリセルとフラグセルの関係、及びキャッシュメモリの関係を示すものであり、図１と同一部分には同一符号を付している。
図９に示すように、フラグセルＦＬＣは、ページ内に設けられている。すなわち、各ページは、複数のメモリセルＭＣとフラグセルＦＬＣとにより構成されている。フラグセルの数は１つに限定されるものではなく、複数であってもよい。
データ回路・ページバッファ１３は、それぞれ複数のセンスアンプＳＡとキャッシュメモリＣ０〜Ｃ２により構成されている。キャッシュメモリＣ２は、入出力回路１６に接続され、書き込みデータ又は読み出しデータ及びフラグデータを保持する。フラグデータは、フラグレジスタ２０を介して制御回路１５と授受される。
（書き込み動作）
図１０、図１１、図１２を参照して、上述した書き込み動作についてさらに説明する。
図１０は、データ書き込み時における不揮発性半導体記憶装置の動作を示している。図示せぬ外部のコントローラは、ライトイネーブル信号／ＷＥを活性化して、データロードを示すコマンド“８０ｈ”を発行し、選択ページのアドレス及びデータを出力する。この後、プログラムの実行を示すコマンド“１０ｈ”がコントローラから発行されると、制御回路１５は、レディ・ビジー信号をビジー状態（ローレベル）とし、書き込み動作を実行する。
書き込み動作において、期間Ｔ１は、フラグをセットするための処理を示している。選択されたページアドレスがサブブロックＳｕｂＢ＿Ａのワード線ＷＬ０、又はサブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８である場合、フラグデータをフラグセルＦＬＣに書き込むためのフラグデータをキャッシュメモリＣ０〜Ｃ２のいずれかにセットして、後述する通常のデータ書き込みと同時に書き込みが行われるようにする。すなわち、実際に、フラグセルＦＬＣのみに書き込み動作を行うと書き込み時間が長くなってしまうため、ここでは、フラグ書き込みのデータ設定のみが行われる。あるいは、どのページにもフラグデータを書き込むこととしてもよい。
この後、期間Ｔ２において、書き込み対象のサブブロックと対となる他方のサブブロックが書き込まれているかどうかを判別するため、他方のサブブロックのフラグデータが読み出される。この読み出されたフラグデータに従って、ベリファイレベルが設定される。
次いで、期間Ｔ３において、選択されたページにデータが書き込まれ、設定されたベリファイレベルによりプログラムベリファイが実行される。
（サブブロックＳｕｂＢ＿Ａのプログラム動作）
図１１は、選択ページのアドレスが例えばサブブロックＳｕｂＢ＿Ａのワード線ＷＬ０〜ＷＬ７を指定する場合における期間Ｔ１〜Ｔ３の動作を示している。
先ず、選択ページのアドレスがワード線ＷＬ０を示すか否かが判別される（ＳＴ１１）。この結果、選択ページのアドレスがワード線ＷＬ０を示す場合、フラグデータをセットするための処理が実行される（ＳＴ１２）。すなわち、図１に示すフラグレジスタ２０にフラグデータが設定され、このフラグデータが図９に示すキャッシュメモリＣ２のフラグセルＦＬＣに対応する部分にセットされる。このキャッシュメモリＣ２の他の領域には、コマンド“８０ｈ”によりロードされたデータがセットされている。
一方、選択ページのアドレスが例えばサブブロックＳｕｂＢ＿Ａのワード線ＷＬ１〜ＷＬ７を指定する場合、フラグデータのセット処理は実行されない。
次に、サブブロックＳｕｂＢ＿Ｂにデータが書き込まれているかどうかを知るため、サブブロックＳｕｂＢ＿Ｂのフラグデータが読み出される（ＳＴ１３）。すなわち、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８が選択され、フラグセルＦＬＣからフラグデータが読み出される。このデータは、キャッシュメモリＣ０〜Ｃ２を介してフラグレジスタ２０に供給される。
制御回路１５は、フラグレジスタ２０に保持されたフラグデータに基づき、サブブロックＳｕｂＢ＿Ｂにデータが書き込まれているかどうかを判別する（ＳＴ１４）。
この判別の結果、サブブロックＳｕｂＢ＿Ｂにデータが書き込まれていない場合、メモリストリングに対する最初の書き込みであるため、ベリファイレベルの初期値Ｖｖｆｙ＿０としてＶｖｆｙ＿ｍｉｎが設定され、ワード線ＷＬ０に接続されたメモリセルのプログラム及びプログラムベリファイが実行される（ＳＴ１５）。
サブブロックＳｕｂＢ＿Ｂにデータが書き込まれていない場合、以後のワード線ＷＬ１〜ＷＬ７のベリファイレベルＶｖｆｙ＿ｉ（ｉ＝１〜７）は、選択されたワード線ＷＬｉに従って、前述したように、例えばｋ＊ｄＶｖｆｙ（ｋ＝１〜３）ずつ増加される。
一方、前記ステップＳＴ１４において、サブブロックＳｕｂＢ＿Ｂにデータが書き込まれていると判別された場合、ベリファイレベルの初期値Ｖｖｆｙ＿０としてＶｖｆｙ＿ｍｉｎ＋Ｍ＊ｄＶｖｆｙ（例えばＭ＝４）が設定され、プログラム及びプログラムベリファイが実行される（ＳＴ１６）。尚、Ｍの値は、例えば同じベリファイレベルを適用するワード線の本数が、２のべき乗となるように設定される。
サブブロックＳｕｂＢ＿Ｂにデータが書き込まれている場合、以後のワード線ＷＬ１〜ＷＬ７のベリファイレベルＶｖｆｙ＿ｉ（ｉ＝１〜７）は、選択されたワード線ＷＬｉに従って、前述したように、例えばｋ＊ｄＶｖｆｙ（ｋ＝５〜７）ずつ増加される。
（サブブロックＳｕｂＢ＿Ｂのプログラム動作）
図１２は、選択ページのアドレスが例えばサブブロックＳｕｂＢ＿Ｂのワード線ＷＬ０〜ＷＬ７を指定する場合における期間Ｔ１〜Ｔ３の動作を示している。
この場合、先ず、選択ページのアドレスがワード線ＷＬ８を示すか否かが判別される（ＳＴ２１）。この結果、選択ページのアドレスがワード線ＷＬ８を示す場合、フラグデータをセットするための処理が実行される（ＳＴ２２）。すなわち、図１に示すフラグレジスタ２０にフラグデータが設定され、このフラグデータが図９に示すキャッシュメモリＣ２のフラグセルＦＬＣに対応する部分にセットされる。このキャッシュメモリＣ２の他の領域には、コマンド“８０ｈ”によりロードされたデータがセットされている。
一方、選択ページのアドレスが例えばサブブロックＳｕｂＢ＿Ｂのワード線ＷＬ９〜ＷＬ１５を指定する場合、フラグデータのセット処理は実行されない。
次に、サブブロックＳｕｂＢ＿Ａにデータが書き込まれているかどうかを知るため、サブブロックＳｕｂＢ＿Ａのフラグデータが読み出される（ＳＴ２３）。すなわち、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ０が選択され、フラグセルＦＬＣからフラグデータが読み出される。このデータは、キャッシュメモリＣ０〜Ｃ２を介してフラグレジスタ２０に供給される。
制御回路１５は、フラグレジスタ２０に保持されたフラグデータに基づき、サブブロックＳｕｂＢ＿Ａにデータが書き込まれているかどうかを判別する（ＳＴ２４）。
この判別の結果、サブブロックＳｕｂＢ＿Ａにデータが書き込まれていない場合、メモリストリングに対する最初の書き込みであるため、ベリファイレベルの初期値Ｖｖｆｙ＿０としてＶｖｆｙ＿ｍｉｎが設定され、ワード線ＷＬ８に接続されたメモリセルのプログラム及びプログラムベリファイが実行される（ＳＴ２５）。
サブブロックＳｕｂＢ＿Ａにデータが書き込まれていない場合、以後のワード線ＷＬ９１〜ＷＬ１５７のベリファイレベルＶｖｆｙ＿ｉ（ｉ＝９〜１５）は、選択されたワード線ＷＬｉに従って、前述したように、例えばｋ＊ｄＶｖｆｙ（ｋ＝１〜３）ずつ増加される。
一方、前記ステップＳＴ２４において、サブブロックＳｕｂＢ＿Ａにデータが書き込まれていると判別された場合、ベリファイレベルの初期値Ｖｖｆｙ＿０としてＶｖｆｙ＿ｍｉｎ＋Ｍ＊ｄＶｖｆｙ（例えばＭ＝４）が設定され、プログラム及びプログラムベリファイが実行される（ＳＴ２６）。
サブブロックＳｕｂＢ＿Ａにデータが書き込まれている場合、以後のワード線ＷＬ９〜ＷＬ１５のベリファイレベルＶｖｆｙ＿ｉ（ｉ＝９〜１５）は、選択されたワード線ＷＬｉに従って、前述したように、例えばｋ＊ｄＶｖｆｙ（ｋ＝５〜７）ずつ増加される。このように、サブブロックが２個の場合には、ベリファイレベルの調整用の電圧範囲も２つのグループに分けて用いられる。すなわち、ｋ＊ｄＶｖｆｙ（ｋ＝０〜３）は低い側のベリファイレベルの調整用電圧のグループであり、ｋ＊ｄＶｖｆｙ（ｋ＝４〜７）は高い側のベリファイレベルの調整用電圧のグループである。
尚、上記ベリファイレベルは、例えばサブブロックの数が４個である場合、ベリファイレベルが例えば４グループに分けられる。この４グループから書き込みを行うサブブロックに応じてベリファイレベルが、次のルールに従って選択される。
０個のサブブロックが書き込み済みの時、１番低いベリファイレベルのグループが選択される。
１個のサブブロックが書き込み済みの時、２番目に低いベリファイレベルのグループが選択される。
２個のサブブロックが書き込み済みの時、３番目に低いベリファイレベルのグループが選択される。
３個のサブブロックが書き込み済みの時、最も高いベリファイレベルのグループが選択される。
図１３は、上記動作をまとめたものであり、フラグデータに従ったベリファイレベルを示している。
例えばケース（Case）０は、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ０に接続されたメモリセルの書き込みを示している。この場合、フラグデータが“０”で、サブブロックＳｕｂＢ＿Ｂが書き込まれていないため、ワード線ＷＬ０に印加されるベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎに設定される。その他のワード線ＷＬ１〜ＷＬ１５などには、電圧Ｖｒｅａｄ（読み出しパス電圧）が供給される。また、サブブロックＳｕｂＢ＿Ａのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース１は、サブブロックＳｕｂＢ＿Ａが書き込まれた状態（フラグデータが“１”）において、ワード線ＷＬ２に接続されたメモリセルを書き込む場合を示している。この場合、サブブロックＳｕｂＢ＿Ｂのフラグデータは“０”であり、サブブロックＳｕｂＢ＿Ｂは、書き込まれていないため、ワード線ＷＬ２に印加されるベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋ｄＶｖｆｙ（図１３において、ｄＶｖｆｙ＝ｄｖと表記している）に設定される。その他のワード線ＷＬ０、ＷＬ１〜ＷＬ３ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。
例えばケース２は、サブブロックＳｕｂＢ＿Ｂが書き込まれた状態（フラグデータが“１”）において、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ０に接続されたメモリセルの書き込みを示している。この場合、ワード線ＷＬ０のベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋Ｍ＊ｄＶｖｆｙに設定される。その他のワード線ＷＬ１〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。また、サブブロックＳｕｂＢ＿Ａのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース３は、サブブロックＳｕｂＢ＿Ａ、及びＳｕｂＢ＿Ｂが両方とも書き込まれた状態（両フラグデータが“１”）において、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ２に接続されたメモリセルが書き込まれる場合を示している。この場合、ワード線ＷＬ２のベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋（Ｍ＋１）＊ｄＶｖｆｙに設定される。その他のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。
例えばケース４は、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８に接続されたメモリセルの書き込みを示している。この場合、サブブロックＳｕｂＢ＿Ａが書き込まれていないため（フラグデータが“０”）、ワード線ＷＬ８のベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎに設定される。その他のワード線ＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。また、サブブロックＳｕｂＢ＿Ｂのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース５は、サブブロックＳｕｂＢ＿Ｂが書き込まれた状態（フラグデータが“１”）において、ワード線ＷＬ１０に接続されたメモリセルが書き込まれる場合を示している。この場合、サブブロックＳｕｂＢ＿Ａが書き込まれていないため（フラグデータが“０”）、ワード線ＷＬ８のベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋ｄｖに設定される。その他のワード線ＷＬ０〜ＷＬ９、ＷＬ１１〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。
例えばケース６は、サブブロックＳｕｂＢ＿Ａが書き込まれた状態（フラグデータが“１”）において、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８に接続されたメモリセルが書き込まれる場合を示している。この場合、サブブロックＳｕｂＢ＿Ａが書き込まれているため、ベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋Ｍ＊ｄＶｖｆｙ（図１３では、ｄＶｖｆｙ＝ｄｖと表記している）に設定される。その他のワード線ＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。また、サブブロックＳｕｂＢ＿Ｂのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース７は、サブブロックＳｕｂＢ＿Ａ及びＳｕｂＢ＿Ｂの両方が書き込まれた状態（両フラグデータが“１”）において、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ１０に接続されたメモリセルが書き込まれる場合を示している。この場合、サブブロックＳｕｂＢ＿Ａが書き込まれているため、ベリファイレベルの初期値は、Ｖｖｆｙ＿ｍｉｎ＋（Ｍ＋１）＊ｄＶｖｆｙ（図１３では、ｄＶｖｆｙ＝ｄｖと表記している）に設定される。その他のワード線ＷＬ０〜ＷＬ９、ＷＬ１１〜ＷＬ１５などには、電圧Ｖｒｅａｄが供給される。
上記第１の実施形態によれば、ロウ方向に並ぶ複数のメモリユニットＭＵ（メモリストリングＭＳ）が複数のサブブロックＳｕｂＢ＿Ａ、ＳｕｂＢ＿Ｂに分割され、サブブロック毎にデータが消去される不揮発性半導体記憶装置であって、データの書き込み時、選択ワード線が含まれない非選択のサブブロックのフラグデータを判別し、非選択のサブブロックが書き込まれている場合と、書き込まれていない場合とで、選択ワード線に供給するベリファイレベルを変えている。すなわち、非選択サブブロックが書き込まれている場合のベリファイレベルを、非選択サブブロックが書き込まれていない場合のベリファイレベルより高く設定している。このため、メモリユニットＭＵ内のサブブロックのデータが消去された場合においても、メモリセルの閾値電圧の分布範囲が広がることを防止できる。
尚、上記実施形態において、ベリファイレベルの制御は、制御回路１５により行ったが、これに限定されるものではなく、外部のコントローラにより行うことも可能である。
また、第１の実施形態は、メモリユニットＭＵ（メモリストリングＭＳ）が２つのサブブロックに分割されている場合について説明したが、上述したように、メモリユニットＭＵが４個、又は８個に分割されている場合においても、非選択のサブブロックのフラグデータを読み出して非選択のサブブロックが書き込まれているかどうかを判別し、選択ワード線のベリファイレベルを設定することにより、第１の実施形態と同様の効果を得ることが可能である。
（第２の実施形態）
図１４は、第２の実施形態を示すものであり、Ｅ、Ａ、Ｂ、Ｃの各状態の閾値電圧分布と電圧Ｖｒｅａｄの関係を示す図である。
前述したように、プログラムベリファイ動作において、非選択のメモリセルが接続されたワード線には、電圧Ｖｒｅａｄが供給され、メモリセルが状態Ｃの閾値電圧に設定されている場合においても、セルがオンするように設定されている。
電圧Ｖｒｅａｄに対する状態Ｅ、Ａ、Ｂ、Ｃのオンマージンを消去分布Ｅに対してＶｏｖｄ（ｅ）、Ａ状態に対してＶｏｖｄ（ａ）、Ｂ状態に対してＶｏｖｄ（ｂ）、Ｃ状態に対してＶｏｖｄ（ｃ）とすると図１４に示すようになる。
ソース側のメモリセルから順番に書き込むことを基本手順とすると、ある選択セルで書き込みベリファイが行われる時、選択セルよりビット線側の非選択セルに印加されるＶｒｅａｄのオンマージンは、Ｖｏｖｄ（ｅ）となる。
一方、読み出し動作において、Ｖｒｅａｄに対するオンマージンは、書き込まれたデータによって、Ｖｏｖｄ（ｅ）〜Ｖｏｖｄ（ｃ）となる。オンマージンがＶｏｖｄ（ｃ）のメモリセルが多く含まれると、書き込みベリファイの場合よりもメモリストリング内の非選択セルにおいてセル電流が流れにくい状態となり、相対的にセル電流が減少し、前述したバックパターンノイズが大きくなる。
逆に、オンマージンがＶｏｖｄ（ｅ）のメモリセルが多く含まれると、書き込みベリファイ時と同様の状態が維持されることとなって、セル電流の変化は小さくなり、バックパターンノイズは小さくなる。
ここで、書き込みベリファイの時のＶｒｅａｄを、図１４に示す電圧Ｖｃｖ（例えばＶｏｖｄ（ｂ）＜Ｖｃｖ＜Ｖｏｖｄ（ｃ））に低下させると、非選択セル部のオンマージンは、Ｖｏｖｄ（ｖｆｙ）となり、読み出し動作時のオンマージンとなるＶｏｖｄ（ｅ）〜Ｖｏｖｄ（ｃ）の中間的な状態を設定することができるようになる。これはバックパターンノイズが、正にも負にもなり得ることを意味する。
第２の実施形態は、電圧Ｖｒｅａｄ（第１の読み出しパス電圧）と、これより低い電圧Ｖｃｖ（第２の読み出しパス電圧）を用いて書き込みベリファイを制御する例である。
消去状態からワード線ＷＬ０に書き込みを行う場合、ワード線ＷＬ０が属さないサブブロックＳｕｂＢ＿Ｂが消去状態である場合、ワード線ＷＬ０以外の例えばワード線ＷＬ２〜ＷＬ１５に、電圧Ｖｒｅａｄより低い読み出しパス電圧Ｖｃｖを印加することができる。
ここで、読み出しパス電圧Ｖｃｖは、図１４において、Ｖｏｖｄ（ｖｆｙ）≒Ｖｏｖｄ（ｃ）のような関係にある電圧であるとする。この場合、ベリファイ読み出し動作時において、電圧Ｖｃｖが印加される非選択セルの閾値電圧は消去状態（消去分布Ｅ）である。電圧Ｖｃｖが印加されるセルはオン状態となるが、セル電流は電圧Ｖｒｅａｄを印加する場合に比べて小さい。
一方、読み出し動作時、非選択セルには電圧Ｖｒｅａｄが印加されるため、状態Ｃの閾値電圧に書き込まれたセルは、ベリファイ時と同程度のセル電流が流れるが、状態Ｅ〜Ｂの閾値電圧に書き込まれたセルは、オン状態となるベリファイ読み出し時よりも相対的に大きな電流が流れる。したがって、通常、状態Ｅ〜Ｃのいずれかの閾値電圧であって、ランダムな閾値電圧になる傾向があるとすると、上記のような電圧Ｖｃｖを用いて書き込みを行うと、バックパターンノイズは、閾値電圧分布が低電位側にシフトする。
図１５Ａ〜１５Ｊ、図１６、図１７を参照して第２の実施形態の動作について説明する。尚、図１６、図１７において、図１１、図１２と同一部分には同一符号を付し、詳細な説明は省略する。
図１５Ａ〜１５Ｊは、第２の実施形態に係る書き込み、消去動作を行った場合における閾値電圧分布を示すものであり、代表的にサブブロックＳｕｂＢ＿Ａに属するワード線ＷＬ０とワード線ＷＬ７で制御されるメモリセルの閾値電圧分布と、サブブロックＳｕｂＢ＿Ｂに属するワード線ＷＬ８とＷＬ１５で制御されるメモリセルの閾値電圧分布を示している。
（サブブロックＳｕｂＢ＿Ａのプログラム動作）
図１５Ａは、サブブロックＳｕｂＢ＿Ａ、ＳｕｂＢ＿Ｂが共に消去された後の状態を示しており、各メモリセルの閾値電圧は、消去レベル、すなわち状態Ｅとなっている。
この状態より、サブブロックＳｕｂＢ＿Ａに属するワード線ＷＬ０に接続されたメモリセルにデータを書き込む場合（ＳＴ１１）、フラグデータをセットするための処理が実行される（ＳＴ１２）。
次いで、ワード線ＷＬ８に接続されたフラグセルＦＬＣからフラグデータが読み出され（ＳＴ１３）、サブブロックＳｕｂＢ＿Ｂが消去されているかどうかが判別される（ＳＴ３１）。
この判別の結果、サブブロックＳｕｂＢ＿Ｂが消去されている場合、選択されたワード線ＷＬ０に接続されたメモリセルにデータが書き込まれ、フラグセルＦＬＣにフラグデータが書き込まれ、次いで書き込みベリファイが行われる（ＳＴ３２）。このワード線ＷＬ０の書き込みベリファイにおいて、ワード線ＷＬ０にはベリファイ電圧Ｖｖｆｙが供給され、ワード線ＷＬ１には、例えば電圧Ｖｒｅａｄが供給され、消去状態のワード線ＷＬ２〜ＷＬ１５には、電圧Ｖｃｖが供給される。
図１５Ｂは、ワード線ＷＬ０を選択して書き込み及び書き込みベリファイを行った後の閾値電圧を示している。書き込みベリファイにおいて、選択ワード線ＷＬ０より所定本数、例えば２本離れた非選択ワード線ＷＬ２からワード線ＷＬ１５に電圧Ｖｃｖが印加されている。
このようにして、サブブロックＳｕｂＢ＿Ａ内のワード線ＷＬ１以降が順次書き込まれる。この際、選択ワード線がＷＬｎである場合、書き込みベリファイにおいて、ワード線ＷＬｎ＋２〜ＷＬ１５に電圧Ｖｃｖが供給され、ワード線ＷＬｎ＋１に電圧Ｖｒｅａｄが供給される。
図１５Ｃは、ワード線ＷＬ０の書き込みからワード線ＷＬ７まで書き込みが行われた後の閾値電圧を示している。ワード線ＷＬ７の閾値電圧分布は、書き込み直後の閾値電圧分布であるため、ターゲットとするベリファイレベルＡＶより高い側に閾値電圧分布が存在する。
一方、ワード線ＷＬ０の閾値電圧分布は、ワード線ＷＬ１からワード線ＷＬ７の書き込みによって、ワード線ＷＬ０の書き込み直後の閾値電圧分布から閾値電圧が若干ずれた状態となる。すなわち、非選択ワード線を電圧Ｖｃｖに設定した場合、閾値電圧分布は、図１５Ｃに破線で示すように、書き込み直後の閾値電圧分布より低い側に広がる。１つのサブブロック分（８本のワード線）の書き込み動作による閾値電圧のシフト量を、この説明において、１・Ｖｔｗと定義する場合、ワード線ＷＬ０の閾値電圧のシフト量は、１・Ｖｔｗとなる。
尚、前記ステップＳＴ１４において、サブブロックＳｕｂＢ＿Ｂが消去されていない場合、ステップＳＴ３３に制御が移行する。ステップＳＴ３３の動作は後述する。
（サブブロックＳｕｂＢ＿Ｂのプログラム動作）
次に、図１７に示すステップＳＴ２１において、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８に接続されたメモリセルにデータを書き込むものと判断された場合（ＳＴ２１）、フラグデータをセットするための処理が実行される（ＳＴ２２）。
次いで、ワード線ＷＬ０に接続されたフラグセルＦＬＣからフラグデータが読み出され（ＳＴ２３）、サブブロックＳｕｂＢ＿Ａが消去されているかどうかが判別される（ＳＴ４１）。
この判別の結果、サブブロックＳｕｂＢ＿Ａには、既にデータが書き込まれていため、選択されたワード線ＷＬ０に接続されたメモリセルにデータが書き込まれ、次いで書き込みベリファイが行われ、次いで書き込みベリファイが行われる（ＳＴ４３）。このワード線ＷＬ８の書き込みベリファイにおいて、ワード線ＷＬ８には、ベリファイ電圧Ｖｖｆｙが供給され、ワード線ＷＬ９、ＷＬ０〜ＷＬ７には、例えば電圧Ｖｒｅａｄが供給され、消去状態のワード線ＷＬ１０〜ＷＬ１５には電圧Ｖｃｖが供給される。
このようにして、サブブロックＳｕｂＢ＿Ｂ内のワード線ＷＬ９以降が順次書き込まれる。この際、選択ワード線がＷＬｎである場合、書き込みベリファイにおいて、ワード線ＷＬｎ＋２〜ＷＬ１５に電圧Ｖｃｖが供給され、ワード線ＷＬｎ＋１、ＷＬ０〜ＷＬ７に電圧Ｖｒｅａｄが供給される。
図１５Ｄは、サブブロックＳｕｂＢ＿Ｂに属する８本のワード線ＷＬ８〜ＷＬ１５に書き込みを行った後の閾値電圧を示している。この場合、ワード線ＷＬ０の閾値電圧分布は図１５Ｃの状態よりも更に低い側に広がる。この場合のシフト量は、２・Ｖｔｗとなる。
図１５Ｅは、サブブロックＳｕｂＢ＿Ａを消去した後の閾値電圧を示している。ここで、サブブロックＳｕｂＢ＿Ｂに属するワード線ＷＬ８〜ＷＬ１５の閾値電圧分布は、全体的に１・Ｖｔｗ程度低い側にシフトする。この時、ワード線ＷＬ８の閾値電圧分布の最も低い部分は、消去の前後で１Ｖｔｗ程度低下する。しかし、この閾値電圧分布の位置は、図１５Ｄに示すワード線ＷＬ０の閾値電圧分布の最も低い部分と同程度の位置にあると期待することができる。なぜなら、ワード線ＷＬ８の閾値電圧分布は、サブブロックＳｕｂＢ＿Ａの書き込み後に書き込まれ、ワード線ＷＬ０の閾値電圧分布の位置とは、１・Ｖｔｗ程度の違いがあるからである。
（サブブロックＳｕｂＢ＿Ａのプログラム動作：ＳＴ３３）
上記のように、サブブロックＳｕｂＢ＿Ａを消去した後、再びワード線ＷＬ０に接続されたメモリセルにデータを書き込む場合、図１６に示すステップＳＴ１１からＳＴ１３が上述したように実行され、ステップＳＴ３１において、サブブロックＳｕｂＢ＿Ｂが消去されているかどうかが判別される。
この判別の結果、サブブロックＳｕｂＢ＿Ｂは消去されていないため、制御がステップＳＴ３３に移行され、ワード線ＷＬ０の書き込み及び書き込みベリファイが実行される。この書き込みベリファイにおいて、ワード線ＷＬ０にベリファイ電圧Ｖｖｆｙが供給され、ワード線ＷＬ１、ＷＬ８〜ＷＬ１５に電圧Ｖｒｅａｄが供給され、ワード線ＷＬ２〜ＷＬ７に電圧Ｖｃｖが供給される。
図１５Ｆは、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ０に再び書き込み動作を行った場合を示している。この場合、選択されたサブブロックＳｕｂＢ＿Ａ内の非選択ワード線のうち、選択ワード線から例えば２本数離れたワード線ＷＬ２〜ＷＬ７は、消去状態であるため、電圧Ｖｃｖが印加される。
この後、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ１〜ＷＬ７に接続されたメモリセルにデータが書き込まれる。この場合、選択ワード線をＷＬｎとすると、ワード線ＷＬｎ＋２〜ＷＬ７に電圧Ｖｃｖが供給され、ワード線Ｗｌｎ＋１、ＷＬ８〜ＷＬ１５に電圧Ｖｒｅａｄが供給される。
図１５Ｇは、サブブロックＳｕｂＢ＿Ａの全てのワード線に書き込みを行った後の閾値電圧である。ここで、ワード線ＷＬ０の閾値電圧分布において、ワード線ＷＬ０の書き込みを行った後で、ワード線ＷＬ１〜ＷＬ７に状態Ｅ〜Ｃの閾値電圧へ平均的な書き込みが行われた場合、ワード線ＷＬ０において、閾値電圧分布が低下する傾向がみられる。仮に、同じメモリストリングのワード線ＷＬ１〜ＷＬ７の全てに状態Ｃの閾値電圧となるようなデータが書き込まれた場合、書き込み直後の閾値電圧分布が保たれる。
一方、サブブロックＳｕｂＢ＿Ｂの閾値電圧分布においては、ワード線ＷＬ８の閾値電圧分布の最も低い部分は、サブブロックＳｕｂＢ＿Ｂ内の着目ストリングにおいて、平均的なデータの書き込みが行われた場合に対応している。サブブロックＳｕｂＢ＿Ａに平均的なデータの書き込みがなかった場合、すなわち、殆ど消去状態のままとなるようなデータ書き込みの場合、ワード線ＷＬ８の閾値電圧分布の最も低い部分は、その位置を保つようになり、逆にＳｕｂＢ＿Ａに平均的なデータの書き込みがあった場合には、１・Ｖｔｗ程度の閾値電圧分布の上昇がみられる。
以上より、このような制御方法によっても、着目する書き込み状態の閾値電圧分布の幅を８・Ｖｔｗ程度に制御することが可能となる。
（サブブロックＳｕｂＢ＿Ｂのプログラム動作：ＳＴ４２）
図１５Ｈは、サブブロックＳｕｂＢ＿Ａ及びＳｕｂＢ＿Ｂの両方を消去した状態を示している。
この状態において、サブブロックＳｕｂＢ＿Ｂにデータを書き込む場合、図１７のステップＳＴ２１〜ＳＴ２３が上記のように実行され、サブブロックＳｕｂＢ＿Ａが消去されているかどうかが判別される（ＳＴ４１）。
この判別の結果、サブブロックＳｕｂＢ＿Ａが消去されているため、制御がステップＳＴ４２に移行され、サブブロックＳｕｂＢ＿Ｂの書き込み及び書き込みベリファイがワード線ＷＬ８から実行される（ＳＴ４２）。この書き込みベリファイにおいて、ワード線ＷＬ８にベリファイ電圧Ｖｖｆｙが供給され、ワード線ＷＬ９に電圧Ｖｒｅａｄが供給され、ＷＬ１０〜ＷＬ１５、ワード線ＷＬ０〜ＷＬ７に電圧Ｖｃｖが供給される。
次いで、ワード線ＷＬ９〜ＷＬ１５の書き込み及び書き込みベリファイが実行される。このとき、選択ワード線をＷＬｎとすると、ワード線ＷＬｎ＋１に電圧Ｖｒｅａｄが供給され、ワード線ＷＬｎ＋２〜ＷＬ１５、ＷＬ０〜ＷＬ７に電圧Ｖｃｖが供給される。
図１５Ｉは、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８〜ＷＬ１５に再び書き込み動作を行った場合を示している。この場合、非選択のサブブロックＳｕｂＢ＿Ａ内の非選択ワード線ＷＬ０〜ＷＬ７は、消去状態であるため、電圧Ｖｃｖが印加される。
（サブブロックＳｕｂＢ＿Ａのプログラム動作：ＳＴ３３）
この後、上記ステップＳＴ３３に従って、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ１〜ＷＬ７に接続されたメモリセルにデータが書き込まれる。
図１５Ｊは、ワード線ＷＬ０〜ＷＬ７が書き込まれた状態を示している。
図１８は、上記動作をまとめたものであり、フラグデータに従ったベリファイレベルを示している。
例えばケース（Case）０は、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ０に接続されたメモリセルの書き込みを示している。この場合、フラグデータが“０”で、サブブロックＳｕｂＢ＿Ｂが書き込まれていないため、ワード線ＷＬ０に印加されるベリファイレベルは、Ｖｖｆｙに設定される。ワード線ＷＬ１には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ２〜ＷＬ１５には、電圧Ｖｃｖが供給されている。また、サブブロックＳｕｂＢ＿Ａのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース１は、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ１に接続されたメモリセルの書き込みを示している。この場合、サブブロックＳｕｂＢ＿Ａのフラグデータが“１”に書き込まれ、サブブロックＳｕｂＢ＿Ｂのフラグデータが書き込まれていない。ワード線ＷＬ１のベリファイレベルは、Ｖｖｆｙに設定され、ワード線ＷＬ０、ＷＬ２には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ３〜ＷＬ７、ＷＬ８〜ＷＬ１５に電圧Ｖｃｖが供給される。
例えばケース２は、サブブロックＳｕｂＢ＿Ａのワード線ＷＬ１に接続されたメモリセルの書き込みを示している。この場合、両フラグデータが“１”で、サブブロックＳｕｂＢ＿Ａ及びＳｕｂＢ＿Ｂの両方が書き込まれている。ワード線ＷＬ１のベリファイレベルは、Ｖｖｆｙに設定され、ワード線ＷＬ０、ＷＬ２、ワード線ＷＬ８〜ＷＬ１５には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ３〜ＷＬ７に電圧Ｖｃｖが供給される。
例えばケース３は、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ８に接続されたメモリセルの書き込みを示している。この場合、フラグデータが“０”で、サブブロックＳｕｂＢ＿Ａが書き込まれていない。ワード線ＷＬ８のベリファイレベルは、Ｖｖｆｙに設定され、ワード線ＷＬ９には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ０〜ＷＬ７、ＷＬ１０〜ＷＬ１５には電圧Ｖｃｖが供給される。また、サブブロックＳｕｂＢ＿Ｂのフラグデータは“０”から“１”に書き込まれることを示している。
例えばケース４は、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ９に接続されたメモリセルの書き込みを示している。ケース４は、サブブロックＳｕｂＢ＿Ｂが書き込まれた状態（フラグデータが“１”）において、サブブロックＳｕｂＢ＿Ａが書き込まれていない状態である（フラグデータが“０”）。ワード線ＷＬ９のベリファイレベルは、Ｖｖｆｙに設定され、ワード線ＷＬ８、ＷＬ１０には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ０〜ＷＬ７、ＷＬ１１〜ＷＬ１５には電圧Ｖｃｖが供給される。
例えばケース５は、サブブロックＳｕｂＢ＿Ｂのワード線ＷＬ９に接続されたメモリセルの書き込みを示している。この場合、両フラグデータが“１”で、サブブロックＳｕｂＢ＿Ａ及びＳｕｂＢ＿Ｂの両方が書き込まれている。ワード線ＷＬ９のベリファイレベルは、Ｖｖｆｙに設定され、ワード線ＷＬ０〜ＷＬ８には、電圧Ｖｒｅａｄが供給され、ワード線ＷＬ１１〜ＷＬ１５にはＶｃｖが供給される。
上記第２の実施形態によれば、データの書き込み時、選択されたサブブロック内の非選択ワード線、及び非選択サブブロックの消去状態のメモリセルが接続されたワード線に電圧Ｖｒｅａｄより低い電圧Ｖｃｖを印加することにより、閾値電圧分布の上昇方向のシフト量を抑制できる。このため、閾値電圧分布を例えば８・Ｖｔｗの範囲に収めることができ、閾値電圧分布の幅を狭めることが可能である。
具体的には、図６Ａ乃至図６Ｇに示す例においては、書き込み直後の閾値電圧分布に対して、メモリストリング内の全てのメモリセルに書き込みが行われた場合、図６Ｄに示すように、ワード線ＷＬ０は、閾値電圧が２・Ｖｔｗ程度上昇し、その他、ワード線ＷＬ７，ＷＬ８は、閾値電圧が１・Ｖｔｗ上昇し、ワード線ＷＬ１５の閾値電圧は変化しない。その後、サブブロックが消去されると、ワード線ＷＬ８〜ＷＬ１５の閾値電圧分布が１・Ｖｔｗ程度低下する。この結果として、閾値電圧分布が３・Ｖｔｗ程度広がる。
これに対して、第２の実施形態の場合、図１５Ｄに示すように、メモリストリング内の全てのメモリセルに書き込みが行われた場合、ワード線ＷＬ０の閾値電圧が２・Ｖｔｗ程度低下する可能性があり、ワード線ＷＬ７，ＷＬ８は、閾値電圧が１・Ｖｔｗ低下する可能性があり、ワード線ＷＬ１５の閾値電圧は変化しない。しかし、ワード線ＷＬ０〜ＷＬ１５の閾値電圧分布の変動は、２・Ｖｔｗの閾値電圧の範囲に揃っている。このため、その後、サブブロックＳｕｂＢ＿Ａが消去された場合、ワード線ＷＬ８〜ＷＬ１５の閾値電圧が１・Ｖｔｗ程度低下するが、閾値電圧分布の変動の範囲は、上記の２・Ｖｔｗに重なっており、分布の広がりが制限されている。
（第３の実施形態）
図１９は、第３の実施形態を示すものであり、図１に示すフラグレジスタ２０を備えない場合の構成図を示している。図１９において、図１と同一部分には同一符号を付している。
第１、第２の実施形態は、サブブロックの状態をサブブロック内に配置したフラグセルに記憶し、フラグセルの情報に基づき、チップ上で所定の動作を制御した。しかしながら、チップ上で上記のような動作を制御するには、フラグセルの情報に非常に高い信頼性が要求される。
そこで、チップ上でフラグ情報を保持するより、外部のコントローラにより上記動作制御を任せた方が望ましいとも考えられる。この場合、外部のコントローラは、あるサブブロックを選択して書き込み動作を行う場合、同じブロック内の他のサブブロックの状態を考慮して、第１、第２の実施形態に示した動作切り替えができるようにコマンドを発行したり、パラメータを設定したりする。
その場合、第１の実施形態において、図１１に示すステップＳＴ１１〜ＳＴ１３、図１２に示すステップＳＴ２１〜ＳＴ２３の処理をスキップすることができる。また、第２の実施形態において、図１６に示すステップＳＴ１１〜ＳＴ１３、図１７に示すステップＳＴ２１〜ＳＴ２３の処理をスキップすることができる。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１１…メモリセルアレイ、１５…制御回路、１８…内部電圧発生回路、２０…フラグレジスタ。

Claims (9)

  1. ワード線に接続された複数のメモリセルを含む複数のメモリストリングを有し、前記複数のメモリストリングは複数のサブブロックに分けられ、サブブロック毎にデータが消去可能とされたメモリセルアレイと、
    データの書き込み時、非選択のサブブロックが書き込まれている場合と書き込まれていない場合とで、選択されたサブブロックに含まれる選択ワード線に供給されるベリファイレベルを変える制御部と、
    前記複数のサブブロックのそれぞれに設けられ、前記サブブロックが書き込まれたかどうかを示すフラグデータを記憶するフラグセルと、
    を具備し、
    前記制御部は、前記非選択のサブブロックのフラグセルに記憶されたフラグデータが書き込みを示す場合、前記選択メモリセルに接続されたワード線に供給されるベリファイレベルを、前記非選択のサブブロックが書き込まれていない場合に前記選択メモリセルに接続されたワード線に供給されるベリファイレベルより高く設定することを特徴とする不揮発性半導体記憶装置。
  2. ワード線に接続された複数のメモリセルを含む複数のメモリストリングを有し、前記複数のメモリストリングは複数のサブブロックに分けられ、サブブロック毎にデータが消去可能とされたメモリセルアレイと、
    データの書き込み時、非選択のサブブロックが書き込まれている場合と書き込まれていない場合とで、選択されたサブブロックに含まれる選択ワード線に供給されるベリファイレベルを変える制御部と
    を具備することを特徴とする不揮発性半導体記憶装置。
  3. 前記複数のサブブロックのそれぞれに設けられ、前記サブブロックが書き込まれたかどうかを示すフラグデータを記憶するフラグセルをさらに具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記制御部は、前記非選択のサブブロックのフラグセルに記憶されたフラグデータが書き込みを示す場合、前記選択メモリセルに接続されたワード線に供給されるベリファイレベルを、前記非選択のサブブロックが書き込まれていない場合に前記選択メモリセルに接続されたワード線に供給されるベリファイレベルより高く設定することを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記制御部は、データの書き込み時、前記選択されたサブブロックのソース側の第１のワード線に第１のベリファイレベルを印加し、前記第１のワード線よりもドレイン側の第２のワード線に前記第１のベリファイレベルよりも高い第２のベリファイレベル印加することを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
  6. 前記制御部は、前記非選択のサブブロックが書き込まれている場合、前記選択されたサブブロックのソース側の第３のワード線に第３のベリファイレベルを印加し、前記第３のワード線よりもドレイン側の第４のワード線に第２のベリファイレベルよりも高い第４のベリファイレベルを印加し、前記第３のベリファイレベルは、前記第２のベリファイレベルよりも高いことを特徴とする請求項１又は５記載の不揮発性半導体記憶装置。
  7. ワード線に接続された複数のメモリセルを含む複数のメモリストリングを有し、前記複数のメモリストリングは複数のサブブロックに分けられ、サブブロック毎にデータが消去可能とされたメモリセルアレイと、
    書き込みベリファイ動作において、非選択のサブブロックに書き込まれている場合、前記非選択のサブブロック内のワード線に第１の読み出しパス電圧を印加し、書き込まれていない場合、前記非選択のサブブロック内のワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧を印加する制御部と
    を具備することを特徴とする不揮発性半導体記憶装置。
  8. 前記メモリストリングはｍ本（ｍは自然数）のワード線を含み、前記複数のサブブロックのそれぞれは、前記サブブロックが書き込まれたかどうかを示すフラグデータを記憶するフラグセルをさらに有することを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 前記制御部は、書き込みベリファイ時、非選択のサブブロックのフラグセルに記憶されたフラグデータを判別し、非選択のサブブロックが消去状態である場合、選択ワード線がＷＬｎ（ｎは、自然数でありｎ＜ｍ）である場合、ワード線ＷＬｎ＋１に前記第１の読み出しパス電圧を供給し、ワード線ＷＬｎ＋２〜ＷＬｍに前記第２の読み出しパス電圧を供給することを特徴とする請求項８記載の不揮発性半導体記憶装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6453729B2 (ja) 2015-08-17 2019-01-16 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US9786375B2 (en) * 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
US10157680B2 (en) * 2015-12-22 2018-12-18 Sandisk Technologies Llp Sub-block mode for non-volatile memory
JP6441250B2 (ja) 2016-03-15 2018-12-19 東芝メモリ株式会社 半導体記憶装置
US10726920B2 (en) 2018-11-26 2020-07-28 Sandisk Technologies Llc Pre-charge voltage for inhibiting unselected NAND memory cell programming
US11455244B2 (en) * 2020-09-04 2022-09-27 Western Digital Technologies, Inc. Zoned namespace limitation mitigation using sub block mode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819952B2 (en) 2001-03-23 2004-11-16 The Board Of Trustees Of The Leland Stanford Junior University Magnetic resonance spectroscopic imaging method to monitor progression and treatment of neurodegenerative conditions
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP4156986B2 (ja) 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
TWI356416B (en) * 2006-10-17 2012-01-11 Sandisk Corp Non-volatile memory with dual voltage select gate
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
JP2009205728A (ja) * 2008-02-27 2009-09-10 Toshiba Corp Ｎａｎｄ型不揮発性半導体メモリ
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP5330421B2 (ja) * 2011-02-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置

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