KR100583968B1 - 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그형성방법들 - Google Patents

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Abstract

스페이스 트랜치(Space Trench)들을 갖는 불 휘발성 메모리 장치들 및 그 형성방법들을 제공한다. 이 장치들 및 그 형성방법들은 활성영역의 반도체 기판에 스페이스 트랜치들을 배치해서 트랜지스터의 전류 구동능력을 향상시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판에 제 1 및 제 2 영역들을 갖는 활성영역이 배치된다. 상기 제 1 및 상기 제 2 영역 상에 셀 게이트 패턴 및 선택 게이트 패턴이 각각 배치된다. 상기 선택 게이트 패턴 및 상기 제 1 영역 사이, 상기 셀 게이트 패턴 및 상기 제 2 영역 사이에 게이트 절연막이 개재된다. 상기 게이트 절연막 아래의 반도체 기판에 위치되도록 셀 게이트 패턴과 중첩하는 불순물 확산층이 배치된다. 이때에, 상기 제 1 및 상기 제 2 영역들은 동일 면을 이룬다. 그리고, 상기 제 1 및 상기 제 2 영역들 사이의 반도체 기판에 스페이스 트랜치가 배치된다. 이를 통해서, 상기 장치들 및 그 형성방법들은 트랜지스터의 전류 구동능력을 향상시켜서 반도체 장치의 시장 욕구에 대처할 수 있게 한다.
스페이스 트랜치, 불 휘발성 메모리 장치, 스페이서, 셀 어레이 영역.

Description

스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그 형성방법들{Non-Volatile Memory Devices Having Space Trenches And Methods Of Forming The Same}
도 1 은 본 발명에 따른 불 휘발성 메모리 장치의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 실시예에 따른 불 휘발성 메모리 장치의 단면도.
도 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 2 실시예에 따른 불 휘발성 메모리 장치의 단면도.
도 4 내지 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 불 휘발성 메모리 장치의 형성방법을 보여주는 단면도들.
도 15 는 도 14 의 A 영역을 확대한 단면도.
도 16 은 도 14 의 불 휘발성 메모리 장치에 대한 전기적 특성을 나타내는 그래프.
도 17 내지 도 20 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 불 휘발성 메모리 장치의 형성방법을 보여주는 단면도들.
본 발명은 불 휘발성 메모리 장치들 및 그 형성방법들에 관한 것으로서, 상세하게는, 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그 형성방법들에 관한 것이다.
최근에, 낸드형(Nand-Type) 불 휘발성 메모리 장치는 휴대용 전자제품들의 기능이 다변화되면서 각광받기 시작하고 있다. 상기 낸드형 불 휘발성 메모리 장치는 디지털 카메라의 화상 데이터 저장 및 이동 전화기의 마이크로 코드 저장등에 사용된다. 상기 낸드형 불 휘발성 메모리 장치는 활성영역내 하나 이상의 비트라인 패턴들에 직렬로 연결된 셀 및 선택 게이트 패턴들을 가지고 데이타의 읽기 및 쓰기 동작들을 반복해서 휴대용 전자제품들의 각각에 적합한 기능을 구현한다. 이때에, 상기 셀 게이트 패턴들은 선택 게이트 패턴들 사이에 배치된다. 상기 선택 및 셀 게이트 패턴들은 각각이 선택 및 셀 트랜지스터들(Select and Cell Transistor)을 구성한다.
그러나, 상기 낸드형 불 휘발성 메모리 장치는 반도체 장치의 시장 욕구에 대처하기 위해서 기존 디자인 룰을 단순하게 축소하면 이전대비 전기적 특성이 저하된 트랜지스터들을 가질수 있다. 왜냐하면, 상기 낸드형 불 휘발성 메모리 장치는 동일한 활성영역 상에 서로 다른 전압들을 사용해서 각각 구동되는 선택 및 셀 게이트 패턴들을 가지기 때문이다. 이는 특정 비트라인 패턴의 셀 게이트 패턴들을 프로그램하는 동안 주변 비트라인 패턴들의 셀 게이트 패턴들의 전기적 특성이 저하될 수 있슴을 의미한다. 특히, 상기 셀 및 선택 게이트 패턴들은 축소된 디자인 룰과 함께 그들 사이의 거리가 짧아져서 이전대비 증가된 전계(Electric Field) 강도를 갖는다. 상기 전계 강도의 증가는 셀 및 선택 게이트 패턴들 사이의 전기적인커플링 효과를 크게해서 게이트 절연막에 핫 일렉트론(Hot Electron)들을 쉽게 유입시킬 수 있다. 상기 낸드형 불 휘발성 메모리 장치는 핫 일렉트론들을 사용해서 데이타의 읽기 및 쓰기를 반복적으로 수행하지만, 상기 게이트 절연막에 유입된 핫 일렉트론들은 사용자가 원하는 시간보다 데이타의 읽기 및 쓰기를 느리게 또는 빠르게 해서 낸드형 불 휘발성 메모리 장치가 오 동작을 일으키게 한다. 이를 통해서, 상기 낸드형 불 휘발성 메모리 장치는 읽기 및 쓰기의 동작 횟수가 늘어남에 따라서 전기적 특성이 급격히 떨어진 셀 트랜지스터를 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 디자인 룰 축소에 대응하는데 적합하도록 셀 및 선택 게이트 패턴들 사이에 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 디자인 룰 축소에 대응할 수 있도록 셀 및 선택 게이트 패턴들 사이에 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 해결하기 위해서, 본 발명은 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치 및 그 형성방법을 제공한다.
이 불 휘발성 메모리 장치의 일 양태는 반도체 기판의 활성영역의 상부를 가 로질러서 달리는 셀 게이트 패턴들을 포함한다. 상기 셀 게이트 패턴들은 활성영역의 길이 방향으로 서로 동일 간격으로 이격되어 평행하게 배치된다. 그리고, 상기 셀 게이트 패턴들의 최 외각의 양 단의 제 1 및 제 2 셀 게이트 패턴들에 각각 인접되도록 반도체 기판 상에 제 1 및 제 2 선택 게이트 패턴들이 배치된다. 상기 제 1 선택 게이트 패턴은 제 2 셀 게이트 패턴의 반대편에 위치되어서 제 1 셀 게이트에 평행하도록 배치된다. 상기 제 2 선택 게이트 패턴은 제 1 셀 게이트 패턴의 반대편에 위치되어서 제 2 셀 게이트 패턴에 평행하도록 배치된다. 이때에, 상기 제 1 및 상기 제 2 셀 게이트 패턴들 아래의 활성영역의 반도체 기판의 상면은 제 1 셀 및 제 1 선택 게이트 패턴들 사이의 활성영역의 반도체 기판의 상면과 단차를 이룬다. 또한, 상기 제 1 및 상기 제 2 셀 게이트 패턴들 아래의 활성영역의 반도체 기판의 상면은 제 2 셀 및 제 2 선택 게이트 패턴들 사이의 활성영역의 반도체 기판의 상면과 단차를 이룬다.
상기 불 휘발성 메모리 장치의 다른 양태는 반도체 기판에 제 1 및 제 2 영역들을 갖는 활성영역을 포함한다. 상기 제 1 및 상기 제 2 영역 상에 셀 게이트 패턴 및 선택 게이트 패턴이 각각 배치된다. 상기 선택 게이트 패턴 및 상기 제 1 영역 사이, 상기 셀 게이트 패턴 및 상기 제 2 영역 사이에 게이트 절연막이 개재된다. 상기 게이트 절연막 아래의 반도체 기판에 위치되도록 셀 게이트 패턴과 중첩하는 불순물 확산층이 배치된다. 이때에, 상기 제 1 및 상기 제 2 영역들은 동일 면을 이룬다. 그리고, 상기 제 1 및 상기 제 2 영역들 사이의 반도체 기판에 스페이스 트랜치가 배치된다.
상기 불 휘발성 메모리 장치의 또 다른 양태는 활성영역의 반도체 기판에 위치되어서 활성영역의 길이 방향을 따라 소정 거리로 이격된 두 개의 리세스 영역들을 포함한다. 상기 리세스 영역들의 각각은 서로 마주보는 좌측 및 우측 측벽들을 갖는다. 상기 리세스 영역들 중 하나의 우측 측벽 및 나머지의 좌측 측벽 사이의 활성영역의 반도체 기판 상에 적어도 두 개의 셀 게이트 패턴들이 동일 간격으로 배치된다. 그리고, 상기 리세스 영역들 중 하나의 좌측 측벽 및 나머지의 우측 측벽에 각각 인접되도록 활성영역의 반도체 기판 상에 제 1 및 제 2 선택 게이트 패턴들이 배치된다.
상기 불 휘발성 메모리 장치의 형성방법은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 반도체 기판의 활성영역의 상부에 제 1 및 제 2 선택 게이트 패턴들, 그 선택 게이트 패턴들 사이에 다수의 셀 게이트 패턴들을 동시에 형성한다. 이때에, 상기 셀 게이트 패턴들은 최외각의 양 단에 제 1 및 제 2 셀 게이트 패턴들을 갖도록 형성한다. 상기 제 1 및 상기 제 2 선택 게이트 패턴들, 상기 셀 게이트 패턴들을 마스크로 사용해서 반도체 기판에 제 1 불순물 확산층들을 형성한다. 상기 제 1 셀 및 제 1 선택 게이트 패턴들, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 반도체 기판에 스페이스 트랜치를 형성한다.
본 발명의 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들을 첨부한 첨부 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 불 휘발성 메모리 장치의 배치도이다. 도 2 및 도 3 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 및 제 2 실시예 들에 따른 불 휘발성 메모리 장치의 단면도들이다.
본 발명의 제 1 실시예로서 도 1 및 도 2 을 참조하면, 불 휘발성 메모리 장치(140)에 있어서, 반도체 기판(10)의 트랜치 절연막(20)으로 한정된 활성영역(25)의 상부를 가로질러서 달리도록 적어도 네 개의 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)이 배치된다. 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)은 활성영역의 길이 방향으로 동일 간격이 되도록 평행하게 배치된다. 상기 활성영역(25)은 길이 및 폭을 갖는다. 그리고, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)에 각각 인접되도록 반도체 기판(10) 상에 제 1 및 제 2 선택 게이트 패턴들(60, 70)이 배치된다. 즉, 상기 제 1 선택 게이트 패턴(60)은 제 4 셀 게이트 패턴(68)의 반대편에 위치되어서 제 1 셀 게이트 패턴(62)에 평행하도록 배치된다. 상기 제 2 선택 게이트 패턴(70)은 제 1 셀 게이트 패턴(62)의 반대편에 위치되어서 제 4 셀 게이트 패턴(68)에 평행하도록 배치된다. 이때에, 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70), 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)은 각각이 차례로 적층된 플로팅 게이트막 패턴(45), 유전막 패턴(48), 컨트롤 게이트막 패턴(51) 및 게이트 캐핑막 패턴(54)을 갖는다.
한편으로, 도 1 과 같이, 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 플로팅 게이트막 패턴(45)은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)의 플로팅 게이트막 패턴(45)과 다른 형태를 갖는다. 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)과 다른 크기 를 갖는다. 상기 유전막 패턴(48)은 차례로 적층된 실리콘 산화(SiO2) 막, 실리콘 나이트라이드(Si3N4) 막 및 실리콘 산화(SiO2) 막인 것이 바람직하다. 상기 유전막 패턴(48)은 차례로 적층된 실리콘 산화(SiO2) 막, 실리콘 나이트라이드(Si3N4 ) 막일 수 있다. 상기 컨트롤 게이트막 패턴(51) 및 플로팅 게이트막 패턴(45)은 N 형으로 도핑된 폴리실리콘 막인 것이 바람직하다. 상기 반도체 기판(10)은 P 형의 불순물 이온들을 갖는 것이 바람직하다. 상기 불 휘발성 메모리 장치(140)는 낸드형(Nand-type)인 것이 바람직하다.
상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이를 각각 채우는 스페이서 분리 패턴(89)들이 반도체 기판(10)의 활성영역(25) 상에 배치된다. 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이와 함께 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 측벽을 각각 덮는 스페이서 측벽 패턴(86)들을 형성한다. 더불어서, 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 다른 측벽과 아울러서 상면을 각각 덮도록 스페이서막 패턴(83)들이 배치된다.
상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 활성영역(25)의 반도체 기판(10)에 스페이스 트랜치(105)들이 각각 배치된다. 상기 스페이스 트랜치(105)들은 각각이 측벽 및 밑면을 갖는다. 이때에, 상기 스페이스 트랜치(105)들의 밑면은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)의 아래 또는 제 1 및 제 2 선택 게이트 패턴들(60, 70) 아래의 반도체 기판(10)의 상면과 단차를 갖는다. 상기 스페이스 트랜치(105) 들은 스페이서 측벽 패턴(86)들 및 반도체 기판(10)의 주 표면이 이루는 각과 다른 경사진 각의 측벽을 갖는 것이 바람직하다. 상기 스페이스 트랜치(105)들은 각각이 스페이서 측벽 패턴(86)들과 정렬한다. 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60)과 함께 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 각각은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이의 각각의 크기보다 큰 것이 바람직하다. 상기 스페이스 트랜치(105)들의 상부의 간격은 각각이 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 간격보다 작은 것이 바람직하다.
상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 상기 선택 게이트 패턴들(60, 70) 아래에 위치되어서 활성영역(25)의 반도체 기판(10) 상을 덮는 게이트 절연막(40)이 배치된다. 상기 게이트 절연막(40)은 선택 게이트 패턴들(60, 70) 및 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 아래에서 서로 다른 두께들을 가지도록 각각 배치될 수 있다. 상기 스페이스 트랜치(105)들은 각각이 게이트 절연막(40)을 관통하여 반도체 기판(10)의 하부로 연장되어서 스페이서 측벽 패턴(86)들의 두께의 크기보다 큰 깊이를 갖는 것이 바람직하다. 상기 반도체 기판(10)에 웰 영역(Well Region; 38)이 배치될 수 있다. 상기 웰 영역(38)은 반도체 기판(10)과 동일한 도전형을 갖는 것이 바람직하다.
상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)에 각각 중첩되도록 반도체 기판(10)에 저농도 불순물 확산층(76)들이 배치된다. 또한, 상기 저농도 불순물 확산층(76)들은 각각이 제 1 및 제 2 선택 게이트 패턴들(60, 70)에도 중첩한 다. 상기 스페이스 트랜치(105)들을 한정하는 반도체 기판(10)의 상부 측벽을 따라서 위치된 저농도 불순물 확산층(76)들 및 그 불순물 확산층(76)들 아래에 고농도 불순물 확산층(112)들이 배치된다. 상기 저농도 및 고농도 불순물 확산층들(76, 112)은 동일한 도전형을 갖는 것이 바람직하다. 더불어서, 상기 저농도 및 고농도 불순물 확산층들(76, 112)은 반도체 기판(10)과 다른 도전형을 갖도록 형성하는 것이 바람직하다. 상기 저농도 및 고농도 불순물 확산층들(76, 112)은 N 형의 불순물 이온들을 가질 수 있다. 또한, 상기 스페이스 트랜치들을 한정하는 반도체 기판을 따라서 고농도 불순물 확산층들이 배치되지 않을 수 있다. 이때에, 상기 저농도 불순물 확산층(76)들은 제 1 셀 게이트 패턴 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 게이트 패턴 및 제 2 선택 게이트 패턴들(68, 70) 사이의 스페이스 트랜치(105)에 의해서 각각 분리되도록 배치된다.
한 편, 도 2 와 같이, 상기 스페이스 트랜치(105)들, 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이를 채우고 동시에 스페이서막 패턴(83)들을 충분히 덮은 평탄화 층간절연막(130)이 배치된다.
본 발명의 제 2 실시예로서 도 3 을 참조하면, 본 발명의 제 2 실시예는 제 1 실시예와 구성 요소들이 거의 동일하다. 다만, 본 발명의 제 1 실시예와 다른 구성 요소는 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 다른 측벽에 각각 배치된 도 2 의 스페이서막 패턴(83)들 대신 스페이서 측벽 패턴(86)들이다.
이제, 본 발명에 따른 불 휘발성 메모리 장치의 형성방법을 설명하기로 한 다.
도 4 내지 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 불 휘발성 메모리 장치의 형성방법을 보여주는 단면도들이다. 또한, 도 15 는 도 14 의 A 영역을 확대한 단면도이고, 도 16 은 도 14 의 불 휘발성 메모리 장치에 대한 전기적 특성을 나타내는 그래프이다.
도 1 및 도 4 내지 도 7 을 참조하면, 반도체 기판(10)에 트랜치 절연막(20)을 형성한다. 상기 트랜치 절연막(20)은 길이와 폭을 갖는 활성영역(25)을 고립시키도록 형성한다. 상기 트랜치 절연막(20)은 하나 이상의 활성영역(25)들을 고립시키도록 형성할 수 있다. 상기 트랜치 절연막(20)은 실리콘 산화(SiO2)막을 사용해서 형성하는 것이 바람직하다. 상기 반도체 기판(10)은 P 형의 불순물 이온들을 갖도록 형성할 수 있다. 그리고, 상기 활성영역(25)의 반도체 기판(10)을 덮는 게이트 절연막(40)을 형성한다. 상기 게이트 절연막(40)은 열 산화막(Thermal Oxide Layer)을 사용해서 형성할 수 있다.
상기 트랜치 절연막(20)을 이온 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(35)을 수행한다. 상기 이온 주입공정(35)은 반도체 기판(10)에 웰 영역(Well Region: 38)을 형성한다.
상기 게이트 절연막(40) 및 트랜치 절연막(20)을 차례로 덮는 플로팅 게이트막(43), 유전막(46) 및 컨트롤 게이트막(49)을 형성한다. 상기 컨트롤 게이트막(49) 및 플로팅 게이트막(43)은 N 형으로 도핑된 폴리실리콘막을 사용해서 형성하 는 것이 바람직하다. 상기 유전막(46)은 차례로 적층된 실리콘 산화막, 실리콘 나이트라이드(Si3N4)막 및 실리콘 산화막을 사용해서 형성하는 것이 바람직하다. 상기 유전막(46)은 차례로 적층된 실리콘 산화막, 실리콘 나이트라이드막을 사용해서 형성할 수 있다.
도 1, 도 8 및 도 9 를 참조하면, 상기 컨트롤 게이트막(49) 상에 게이트 캐핑막(52)을 형성한다. 상기 게이트 캐핑막(52) 상에 포토레지스트 패턴(55)들을 형성한다. 상기 포토레지스트 패턴(55)들을 식각 마스크로 사용해서 게이트 캐핑막(52), 컨트롤 게이트막(49), 유전막(46) 및 플로팅 게이트막(43)에 식각공정(58)을 차례로 수행한다.
여기서, 상기 식각공정(58)은 반도체 기판(10)의 상부에 제 1 및 제 2 선택 게이트 패턴들(60, 70) 및 그 선택 게이트 패턴들(60, 70) 사이에 적어도 네 개의 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)을 동시에 형성한다. 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)은 그들 사이가 동일 간격을 갖도록 형성하는 것이 바람직하다. 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이는 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이와 함께 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이의 각각보다 큰 간격을 갖도록 형성하는 것이 바람직하다. 이때에, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70)은 각각이 차례로 적층된 플로팅 게이트막 패턴(45), 유전막 패턴(48), 컨트롤 게이트막 패턴(51) 및 게이트 캐핑막 패턴(54) 을 사용해서 형성하는 것이 바람직하다. 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)과 다른 크기를 갖도록 형성하는 것이 바람직하다. 또한, 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70) 아래와 함께 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 아래의 반도체 기판 상에 게이트 절연막(40)의 두께들을 각각 다르게 형성할 수 있다.
이어서, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70)을 이온 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(73)을 수행한다.
도 1, 도 10 및 도 11 을 참조하면, 상기 이온 주입공정(73)은 반도체 기판(10)에 저농도 불순물 확산층(76)들을 형성한다. 상기 저농도 불순물 확산층(76)들은 각각이 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70)과 중첩한다. 상기 저농도 불순물 확산층(76)들은 반도체 기판(10)과 다른 도전형을 갖는 불순물 이온들을 사용해서 형성하는 것이 바람직하다. 상기 저농도 불순물 확산층(76)들은 N 형을 갖는 불순물 이온들을 사용해서 형성할 수 있다.
이어서, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70)을 컨포멀하게 덮는 스페이서 절연막(80)을 형성한다. 상기 스페이서 절연막(80)은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이의 각각의 폭(W)의 반보다 큰 두께(T)로 형성하는 것이 바람직하다. 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 상부의 일측부를 각각 덮도록 스페이 서 절연막(80) 상에 포토레지스트 패턴(90)들을 형성한다. 상기 포토레지스트 패턴(90)들을 식각 마스크로 사용해서 스페이서 절연막(80)에 식각공정(93)을 수행한다.
도 1, 도 12 및 도 13 을 참조하면, 상기 식각공정(93)은 스페이서 절연막(80)을 사용해서 반도체 기판(10) 상에 스페이서 분리 패턴(89)들, 스페이서 측벽 패턴(86)들 및 스페이서막 패턴(83)들을 형성한다. 그리고, 상기 식각공정(93)은 활성영역(25)의 반도체 기판(10)을 노출시키도록 수행한다. 이때에, 상기 스페이서 분리 패턴(89)들은 각각이 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이를 채운다. 상기 스페이서 측벽 패턴(86)들은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이와 함께 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 측벽을 각각 덮는다. 그리고, 상기 스페이서막 패턴(83)들은 각각이 포토레지스트 패턴(90)들 아래에 위치해서 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 다른 측벽과 아울러서 상면을 덮는다.
이어서, 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70), 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 스페이서 측벽 패턴(86)들, 스페이서 분리 패턴(89)들, 스페이서막 패턴(83)들과 함께 포토레지스트 패턴(90)들을 식각 마스크로 사용해서 게이트 절연막(40) 및 활성영역(25)의 반도체 기판(10)에 식각 공정(100)을 연속적으로 수행한다. 상기 식각공정(100)은 게이트 절연막(40)을 관통하여 활성영역(25)의 반도체 기판(10)에 스페이스 트랜치(105)들을 형성한다. 상기 스페이스 트랜치(105)들은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이에 각각 형성된다. 따라서, 상기 스페이스 트랜치(105)들은 각각이 스페이서 측벽 패턴(86)들과 정렬한다. 상기 스페이스 트랜치(105)들은 각각이 스페이서 측벽 패턴(86)들의 두께의 크기보다 큰 깊이를 갖도록 형성하는 것이 바람직하다. 이때에, 상기 스페이스 트랜치(105)들은 각각이 측벽 및 밑면을 갖도록 형성할 수 있다. 상기 스페이스 트랜치(105)들의 밑면은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)의 아래 또는 제 1 및 제 2 선택 게이트 패턴들(60, 70) 아래의 반도체 기판(10)의 상면과 단차를 갖도록 형성된다. 상기 스페이스 트랜치(105)들은 스페이서 측벽 패턴(86)들 및 반도체 기판(10)의 상면이 이루는 각과 다른 경사진 각의 측벽을 갖도록 형성할 수 있다. 또한, 상기 스페이스 트랜치(105)들의 상부의 각각의 간격은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 각각의 간격보다 작도록 형성하는 것이 바람직하다.
계속해서, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70), 스페이서 분리 패턴(89)들, 스페이서 측벽 패턴(86)들, 스페이서막 패턴(83)들과 함께 포토레지스트 패턴(90)들을 이온 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(110)을 수행한다.
도 1 및 도 14 를 참조하면, 상기 이온 주입공정(110)은 반도체 기판(10)에 고농도 불순물 확산층(112)들을 형성한다. 상기 고농도 불순물 확산층(112)들은 각각이 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 스페이스 트랜치(105)들을 따라서 형성된다. 이때에, 상기 고농도 불순물 확산층(112)들은 저농도 불순물 확산층(76)들 아래에 형성된다. 상기 저농도 및 고농도 불순물 확산층들(76, 112)은 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 이를 통해서, 상기 제 1 및 제 4 셀 게이트 패턴들(62, 68)은 각각이 저농도 및 고농도 불순물 영역들(76, 112)을 사용해서 셀 트랜지스터(Cell Transistor; 72)들을 형성할 수 있다. 상기 제 1 및 제 2 선택 게이트 패턴들(60, 70)은 각각이 저농도 및 고농도 불순물 영역들(76, 112)을 사용해서 선택 트랜지스터(Select Transistor; 71)들을 형성할 수 있다. 상기 이온 주입공정(110)이 수행되지 않을 수 있다. 이에 따라서, 상기 저농도 불순물 확산층(76)들은 제 1 셀 게이트 패턴 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 게이트 패턴 및 제 2 선택 게이트 패턴들(68, 70) 사이의 스페이스 트랜치(105)에 의해서 각각 분리되도록 형성된다.
계속해서, 상기 고농도 불순물 확산층(112)들을 형성한 후, 상기 포토레지스트 패턴(90)들을 반도체 기판(10)으로부터 제거한다. 상기 스페이스 트랜치(105)들, 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이를 채우고 동시에 스페이서막 패턴(83)들을 충분히 덮는 평탄화 층간절연막(130)을 형성한다. 이로써, 상기 평탄화 절연막(130)은 셀 및 선택 트랜지스터들(72, 71)과 함께 불 휘발성 메모리 장치(140)를 형성한다. 상기 불 휘발성 메모리 장치(140)는 낸드형(Nand-type)의 구조를 갖도록 형성하는 것이 바람직하다.
도 1, 도 15 및 도 16 을 참조하면, 상기 고농도 불순물 확산층(112)은 저농 도 불순물 확산층(76)과 중첩되어서 스페이스 트랜치(105)를 따라서 컨포멀하게 형성된다. 상기 고농도 불순물 확산층(112)은 도 15 의 이온 주입공정(110) 동안 이온 빔(Beam)의 총(Gun)을 반도체 기판(10)을 지나는 수직선에 대해서 틸트(Tilt)시키지 않아도 스페이스 트랜치(105)들의 경사진 측벽을 사용해서 컨포멀하게 형성될 수 있다. 또한, 상기 셀 및 선택 트랜지스터들(72, 71)의 구동동안, 상기 고농도 및 저농도 불순물 확산층들(76, 112)은 반도체 기판(10)에 LDD(Lightly Doped Drain) 구조를 형성하기 때문에 핫 일렉트론(Hot Electron)들에 의한 게이트 절연막(40)의 열화를 최소화시킬 수 있다.
여기서, 상기 핫 일렉트론들은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60)에 각각 인가된 전압들에 따라서 이동 방향이 결정될 수 있다. 상기 제 1 선택 게이트 패턴(60)보다 제 1 셀 게이트 패턴(62)에 인가된 전압이 높을 경우, 상기 핫 일렉트론들은 제 1 셀 게이트 패턴(62) 아래의 반도체 기판(10)뿐아니라 제 1 셀 게이트 패턴(62)에 중첩한 고농도 및 저농도 불순불 확산층들(76, 112)을 통해서 게이트 절연막(40)에 유입될 수 있다. 상기 고농도 불순불 확산층(112)으로부터 유입되는 핫 일렉트론들은 스페이스 트랜치(105)가 없는 경우에 비해서 스페이스 트랜치(105)를 한정하는 반도체 기판(10) 아래의 화살표(114)를 따라서 전계(Electric Field) 강도가 더 떨어진다.
상기 반도체 기판(10) 아래의 화살표(114)를 따라서 유입되는 핫 일렉트론들은 서로 중첩하는 고농도 및 저농도 불순물 확산층들(76, 112)에 도착해서 저농도 불순물 확산층(76)으로 향하는 화살표(116)를 따라 갈 때 LDD 구조의 정션 프러파 일(Junction Profile)에 기인하여 전계 강도가 더욱 떨어진다. 따라서, 상기 선택 게이트 패턴(60)에 인접한 저농도 불순물 확산층(76)에 유입된 핫 일랙트론들은 스페이스 트랜치(105) 및 LDD 구조를 갖는 정션 프러파일을 거치지 않는 경우에 비해서 적은 에너지를 가지고 반도체 기판(10)의 상부를 향하는 화살표(118)를 따라 갈 수 있다. 이로써, 상기 제 1 셀 게이트 패턴(62)의 게이트 절연막(40)에 유입되는 핫 일렉트론들의 개 수는 아주 적게된다. 따라서, 상기 게이트 절연막(40)의 열화는 최소화되고, 상기 셀 트랜지스터(72)의 전기적 특성은 오래도록 유지할 수 있게 된다.
상기 사항들에 대한 객관성을 부여하기 위해서 도 16 을 참조하기로 한다. 도 16 은 세 개의 불 휘발성 메모리 장치들(143, 146, 149)에 대한 전기적 특성을 나타낸 그래프이다. 상기 불 휘발성 메모리 장치들(143, 146, 149)의 각각은 복수 개의 활성영역(25)들을 갖도록 형성되었다. 그리고, 상기 활성영역(25)들의 각각은 그 상부에 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70)이 배치되도록 형성한다. 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)은 그들 사이의 간격을 각각 동일하도록 형성한다. 상기 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60), 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70)는 각각이 그들 사이의 간격을 다르게 해서 세 그룹들(85, 105, 115 nm)로 형성하였다.
더불어서, 상기 불 휘발성 메모리 장치들(143, 146, 149)의 각각은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)과 다른 전압을 제 1 및 제 2 선택 게이 트 패턴들(60, 70)에 인가해서 구동시켰다. 이때에, 상기 불 휘발성 메모리 장치들(143, 146, 149)의 각각은 데이타의 읽기 및 쓰기의 동작들을 반복적으로 수행시키면 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 간격에 따라서 전기적으로 페일되는 적어도 하나의 셀 트랜지스터를 가질 수 있다. 상기 페일(Fail)된 셀 트랜지스터는 게이트 절연막을 열화시키는 셀 전압과 관련된다. 도 16 은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 간격대비 셀 전압의 상관 관계를 보여준다.
상기 상관 관계는 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 간격이 클수록 적어도 하나의 셀 트랜지스터를 페일시키는 셀 전압이 점진적으로 커짐을 도 16 을 통해서 보여준다. 이는 저농도 및 고농도 불순물 확산층들을 따라 형성된 전계 강도가 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 간격이 클수록 낮아짐을 의미한다. 따라서, 상기 제 1 셀 게이트 패턴(62) 아래의 게이트 절연막은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 간격이 클수록 핫 일렉트론들이 적게 유입되는 확률을 가질 수 있다. 이로써, 상기 불 휘발성 메모리 장치들(143, 146, 149)은 디자인 룰의 점진적인 축소에 대비하기 위해서 스페이스 트랜치(105)를 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60), 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 반도체 기판(10)에 배치되도록 형성하는 것이 바람직하다.
도 17 내지 도 20 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 불 휘발성 메모리 장치의 형성방법을 보여주는 단면도들이 다. 도 17 내지 도 20 은 각각이 도 4 내지 10 과 동일한 구성 요소들에 대해서 동일 참조 부호들을 사용하기로 한다. 따라서, 제 1 내지 제 4 게이트 패턴들(62, 64. 66. 68), 제 1 및 제 2 선택 게이트 패턴(60, 70)들을 덮는 스페이서 절연막(80)을 형성하기까지의 구성 요소들은 도 10 의 불 휘발성 메모리 장치(140)의 형성 방법의 제 1 실시예를 사용하는 것이 바람직하다.
도 1, 도 17 및 도 18 을 참조하면, 상기 스페이서 절연막(80)에 식각 공정(93)을 수행한다. 상기 식각공정(93)은 반도체 기판(10) 상에 스페이서 분리 패턴(89)들 및 스페이서 측벽 패턴(86)들을 형성한다. 그리고, 상기 식각공정(93)은 활성영역(25)의 반도체 기판(10)을 노출시키도록 수행한다.
여기서, 상기 스페이서 분리 패턴(89)들은 각각이 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68) 사이를 채운다. 상기 스페이서 측벽 패턴(86)들은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이의 측벽, 제 4 셀 및 제 2 선택 게이트 패턴(68, 70)들 사이의 측벽과 함께 제 1 및 제 2 선택 게이트 패턴들(60, 70)의 다른 측벽을 덮도록 형성한다.
이어서, 상기 제 1 및 제 2 선택 게이트 패턴(60, 70)들의 일측부를 각각 덮도록 포토레지스트 패턴(90)들을 형성한다. 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70), 스페이서 측벽 패턴(86)들, 스페이서 분리 패턴(89)들과 함께 포토레지스트 패턴(90)들을 식각 마스크로 사용해서 게이트 절연막(40) 및 활성영역(25)의 반도체 기판(10)에 식각 공정(100)을 연속적으로 수행한다.
도 1, 도 19 및 도 20 을 참조하면, 상기 식각공정(100)은 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 게이트 절연막(40)을 관통해서 활성영역(25)의 반도체 기판(10)에 스페이스 트랜치(105)들을 각각 형성한다. 따라서, 상기 스페이스 트랜치(105)들은 각각이 스페이서 측벽 패턴(86)들과 정렬한다. 상기 스페이스 트랜치(105)들은 스페이서 측벽 패턴(86)들의 두께의 크기보다 큰 깊이를 갖도록 형성하는 것이 바람직하다. 이때에, 상기 스페이스 트랜치(105)들은 각각이 측벽 및 밑면을 갖도록 형성할 수 있다. 상기 스페이스 트랜치(105)들의 밑면은 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68)의 아래 또는 제 1 및 제 2 선택 게이트 패턴들(60, 70) 아래의 반도체 기판(10)의 상면과 단차를 갖도록 형성된다. 상기 스페이스 트랜치(105)들은 스페이서 측벽 패턴(86)들 및 반도체 기판(10)의 주 표면이 이루는 각과 다른 경사진 각의 측벽을 갖도록 형성하는 것이 바람직하다. 상기 스페이스 트랜치(105)들의 상부의 간격은 각각이 제 1 셀 및 제 1 선택 게이트 패턴(62, 60)들 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 간격보다 작도록 형성하는 것이 바람직하다.
이어서, 상기 제 1 내지 제 4 셀 게이트 패턴들(62, 64, 66, 68), 제 1 및 제 2 선택 게이트 패턴들(60, 70), 스페이서 분리 패턴(89)들, 스페이서 측벽 패턴(86)들과 함께 포토레지스트 패턴(90)들을 이온 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(110)을 수행한다. 상기 이온 주입공정(110)은 반도체 기판(10)에 고농도 불순물 확산층(112)들을 형성한다. 이때에, 상기 고농도 불순물 확 산층(112)들은 각각이 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이와 함께 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이의 스페이스 트랜치(105)들을 따라서 저농도 불순물 확산층(76)들 아래에 형성한다. 상기 저농도 및 고농도 불순물 확산층들(76, 112)은 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 상기 이온 주입공정(110)은 수행되지 않을 수 있다. 이에 따라서, 상기 저농도 불순물 확산층(76)들은 제 1 셀 게이트 패턴 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 게이트 패턴 및 제 2 선택 게이트 패턴들(68, 70) 사이의 스페이스 트랜치(105)에 의해서 각각 분리되도록 형성된다.
상기 고농도 불순물 확산층(112)들을 형성한 후, 상기 포토레지스트 패턴(90)들을 반도체 기판(10)으로부터 제거한다. 그리고, 상기 스페이스 트랜치(105)들, 제 1 셀 및 제 1 선택 게이트 패턴들(62, 60) 사이, 제 4 셀 및 제 2 선택 게이트 패턴들(68, 70) 사이를 채우도록 충분히 덮은 평탄화 층간절연막(130)을 형성한다.
이로써, 상기 평탄화 절연막(130)은 셀 및 선택 트랜지스터들(72, 71)과 함께 불 휘발성 메모리 장치(140)를 형성한다. 상기 불 휘발성 메모리 장치(140)는 낸드형(Nand-type)의 구조를 갖도록 형성하는 것이 바람직하다. 이를 통해서, 본 발명의 제 2 실시예에 따른 스페이스 트랜치(105)들은 도 16 의 전기적 특성을 갖는 불 휘발성 메모리 장치(140)를 제공할 수 있다.
상술한 바와 같이, 본 발명은 셀 및 선택 게이트 패턴들 사이에 스페이스 트 랜치들을 각각 배치해서 디자인 룰 축소에 대응할 수 있는 불 휘발성 메모리 장치들 및 그 형성방법들을 제공한다. 이를 통해서, 상기 장치들 및 그 형성방법들은 스페이스 트랜치들을 사용해서 셀 트랜지스터들의 전기적 특성을 향상시킬 수 있다.

Claims (55)

  1. 반도체 기판의 활성영역의 상부를 가로질러 달려서 상기 활성영역의 길이 방향으로 서로 동일 간격으로 이격되어 평행하게 배치된 다수의 셀 게이트 패턴들;
    상기 셀 게이트 패턴들의 최 외각의 양 단의 제 1 및 제 2 셀 게이트 패턴들에 각각 인접되도록 상기 반도체 기판 상에 두 개가 각각 배치되되, 그들 중 하나는 상기 제 2 셀 게이트 패턴의 반대편에 위치되어서 상기 제 1 셀 게이트에 평행하도록 배치된 제 1 선택 게이트 패턴이고, 나머지는 상기 제 1 셀 게이트 패턴의 반대편에 위치되어서 상기 제 2 셀 게이트 패턴에 평행하도록 배치된 제 2 선택 게이트 패턴을 포함하되,
    상기 제 1 및 상기 제 2 셀 게이트 패턴들 아래의 상기 활성영역의 상기 반도체 기판의 상면은 상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이 동시에 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 상기 활성영역의 상기 반도체 기판의 상면과 단차를 이루는 것이 특징인 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 상기 활성영역의 상기 반도체 기판의 상면에 각각 배치된 적어도 하나의 스페이스 트랜치;
    상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들의 일부 측벽을 덮은 스페이서 측벽 패턴들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스페이스 트랜치는 상기 스페이서 측벽 패턴들에 정렬되는 것이 특징인 불 휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 스페이스 트랜치는 상기 스페이서 측벽 패턴들의 두께보다 크기가 큰 깊이를 갖는 것이 특징인 불 휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 스페이스 트랜치는 상기 스페이서 측벽 패턴 및 상기 반도체 기판의 상기 상면이 이루는 각과 다른 경사진 각의 측벽을 갖는 것이 특징인 불 휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 스페이스 트랜치들의 상부의 간격은 상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이의 간격의 크기보다 작은 것이 특징인 불 휘발성 메모리 장치.
  7. 제 2 항에 있어서,
    상기 스페이스 트랜치들의 상부의 간격은 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 간격보다 작은 것이 특징인 불 휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 셀 게이트 패턴들 사이를 채우는 스페이서 분리 패턴들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이를 동시에 채워서 상기 셀 게이트 패턴들을 덮은 평탄화 층간절연막을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 셀 게이트 패턴들 사이의 상기 활성영역의 상기 반도체 기판에 배치된 제 1 불순물 확산층들;
    상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 상기 활성영역의 상기 반도체 기판에 각각 배치된 상기 제 1 불순물 확산층들 및 및 그 불순물 확산층들 아래에 제 2 불순물 확산층들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 불순물 확산층들은 N 형의 불순물 이온들로 이루어 진 것이 특징인 불 휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 불순물 확산층들은 상기 제 1 불순물 확산층들보다 도즈 량의 크기가 큰 것이 특징인 불 휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  14. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 선택 게이트 패턴들의 각각은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  15. 제 1 항에 있어서,
    상기 셀 게이트 패턴들 사이의 각각의 간격은 상기 제 1 셀 및 제 1 선택 게이트 패턴들 사이의 간격의 크기보다 작은 것이 특징인 불 휘발성 메모리 장치.
  16. 제 1 항에 있어서,
    상기 셀 게이트 패턴들 사이의 각각의 간격은 상기 제 2 셀 및 제 2 선택 게이트 패턴들 사이의 간격의 크기보다 작은 것이 특징인 불 휘발성 메모리 장치.
  17. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드형(Nand-type)인 것이 특징인 불 휘발성 메모리 장치.
  18. 반도체 기판에 제 1 및 제 2 영역들을 갖는 활성영역;
    상기 제 1 및 상기 제 2 영역 상에 각각 배치된 셀 게이트 패턴 및 선택 게이트 패턴;
    상기 선택 게이트 패턴 및 상기 제 1 영역 사이, 상기 셀 게이트 패턴 및 상기 제 2 영역 사이에 개재된 게이트 절연막;
    상기 게이트 절연막 아래의 상기 반도체 기판에 위치되도록 상기 셀 게이트 패턴과 중첩하는 불순물 확산층포함하되,
    상기 제 1 및 상기 제 2 영역들은 동일 면을 이루고, 상기 제 1 및 상기 제 2 영역들 사이의 상기 반도체 기판에 스페이스 트랜치가 배치되는 것이 특징인 불 휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 스페이스 트랜치는 측벽이 경사진 기울기를 갖는 것이 특징인 불 휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 셀 및 상기 선택 게이트 패턴들의 일부 측벽을 덮어서 상기 스페이스 트랜치와 정렬하는 스페이서 측벽 패턴들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  21. 제 20 항에 있어서,
    상기 스페이스 트랜치는 상기 스페이서 측벽 패턴들의 두께의 크기보다 큰 깊이를 갖는 것이 특징인 불 휘발성 메모리 장치.
  22. 제 18 항에 있어서,
    상기 스페이스 트랜치의 상부의 간격은 상기 셀 및 상기 선택 게이트 패턴들 사이의 간격의 크기보다 작은 것이 특징인 불 휘발성 메모리 장치.
  23. 제 18 항에 있어서,
    상기 스페이스 트랜치를 채워서 상기 셀 및 상기 선택 게이트 패턴들을 충분히 덮은 평탄화 절연막을 더 포함하는 것이 특지인 불 휘발성 메모리 장치.
  24. 제 18 항에 있어서,
    상기 셀 게이트 패턴은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  25. 제 18 항에 있어서,
    상기 선택 게이트 패턴은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  26. 활성영역의 반도체 기판에 위치되어서 상기 활성영역의 길이 방향을 따라 소정 거리로 이격되도록 두 개가 배치되되, 그들은 각각이 서로 마주보는 좌측 및 우측 측벽들을 갖는 리세스 영역들;
    상기 리세스 영역들 중 하나의 상기 우측 측벽 및 나머지의 상기 좌측 측벽 사이의 상기 활성영역의 상기 반도체 기판 상에 동일 간격으로 배치된 적어도 두 개의 셀 게이트 패턴들;
    상기 리세스 영역들 중 상기 하나의 상기 좌측 측벽 및 상기 나머지의 상기 우측 측벽에 각각 인접되도록 상기 활성영역의 상기 반도체 기판 상에 배치된 제 1 및 제 2 선택 게이트 패턴들을 포함하는 하는 것이 특징인 불 휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 1 및 제 2 선택 게이트 패턴들, 상기 셀 게이트 패턴들 아래에 배치된 게이트 절연막을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  28. 제 26 항에 있어서,
    상기 셀 게이트 패턴들의 각각은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  29. 제 26 항에 있어서,
    상기 제 1 및 상기 선택 게이트 패턴들의 각각은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 갖는 것이 특징인 불 휘발성 메모리 장치.
  30. 제 26 항에 있어서,
    상기 제 1 선택 게이트 패턴 및 상기 하나의 리세스 영역의 상기 우측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴 사이의 간격은 상기 하나의 상기 리세스 영역의 상부의 좌측 및 우측 측벽들 사이의 간격의 크기보다 큰 것이 특징인 불 휘발성 메모리 장치.
  31. 제 26 항에 있어서,
    상기 제 1 선택 게이트 패턴 및 상기 하나의 리세스 영역의 상기 우측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴의 서로 마주보는 측벽에 각각 배치된 스페이서 측벽 패턴들을 더 포함하되,
    상기 리세스 영역은 상기 스페이서 측벽 패턴들에 정렬되는 것이 특징인 불 휘발성 메모리 장치.
  32. 제 26 항에 있어서,
    상기 나머지의 리세스 영역의 상기 좌측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴 및 상기 제 2 선택 게이트 패턴 사이의 간격은 상기 나머지의 상기 리세스 영역의 상부의 상기 좌측 및 상기 우측 측벽들 사이의 간격의 크기보다 큰 것이 특징인 불 휘발성 메모리 장치.
  33. 제 26 항에 있어서,
    상기 나머지의 리세스 영역의 상기 좌측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴 및 상기 제 2 선택 게이트 패턴의 서로 마주보는 측벽에 각각 배치된 스페이서 측벽 패턴들을 더 포함하되,
    상기 리세스 영역은 상기 스페이서 측벽 패턴들에 정렬되는 것이 특징인 불 휘발성 메모리 장치.
  34. 제 26 항에 있어서,
    상기 셀 게이트 패턴들 사이를 각각 채우는 스페이서 분리 패턴들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  35. 제 26 항에 있어서,
    상기 셀 게이트 패턴들 사이의 반도체 기판에 각각 배치된 제 1 불순물 확산층들;
    상기 리세스 영역들을 한정하는 반도체 기판을 따라서 각각 배치된 상기 제 1 불순물 확산층들 및 그 불순물 확산층들 아래에 제 2 불순물 확산층들을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  36. 제 35 항에 있어서,
    상기 제 1 및 제 2 불순물 확산층들은 N 형의 불순물 이온들로 이루어 진 것이 특징인 불 휘발성 메모리 장치.
  37. 제 35 항에 있어서,
    상기 제 2 불순물 확산층들은 상기 제 1 불순물 확산층들보다 도즈 량의 크 기가 큰 것이 특징인 불 휘발성 메모리 장치.
  38. 제 26 항에 있어서,
    상기 셀 게이트 패턴들 사이의 각각의 간격은 상기 제 1 선택 게이트 패턴 및 상기 하나의 리세스 영역의 상기 우측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴 사이의 간격보다 작은 것이 특징인 불 휘발성 메모리 장치.
  39. 제 26 항에 있어서,
    상기 셀 게이트 패턴들 사이의 간격은 상기 나머지의 리세스 영역의 상기 좌측 측벽에 인접한 상기 셀 게이트 패턴들 중 최외각의 셀 게이트 패턴 및 상기 제 2 선택 게이트 패턴 사이의 간격보다 작은 것이 특징인 불 휘발성 메모리 장치.
  40. 제 26 항에 있어서,
    상기 리세스 영역들을 충분히 채우는 평탄화 절연막을 더 포함하는 것이 특징인 불 휘발성 메모리 장치.
  41. 제 26 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드형(Nand-type)인 것이 특징인 불 휘발성 메모리 장치.
  42. 반도체 기판에 활성영역을 형성하고,
    상기 반도체 기판의 상기 활성영역의 상부에 제 1 및 제 2 선택 게이트 패턴들, 그 선택 게이트 패턴들 사이에 다수의 셀 게이트 패턴들을 동시에 형성하되, 상기 셀 게이트 패턴들은 최외각의 양 단에 제 1 및 제 2 셀 게이트 패턴들을 갖도록 형성하고,
    상기 제 1 및 상기 제 2 선택 게이트 패턴들, 상기 셀 게이트 패턴들을 마스크로 사용해서 상기 반도체 기판에 제 1 불순물 확산층들을 형성하고,
    상기 제 1 셀 및 제 1 선택 게이트 패턴들, 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 상기 반도체 기판에 스페이스 트랜치를 형성하는 것을 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  43. 제 42 항에 있어서,
    상기 셀 게이트 패턴들, 상기 제 1 및 상기 제 2 선택 게이트 패턴들의 각각은 차례로 적층된 플로팅 게이트막 패턴, 유전막 패턴, 컨트롤 게이트막 패턴 및 게이트 캐핑막 패턴을 사용해서 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  44. 제 42 항에 있어서,
    상기 셀 게이트 패턴들, 상기 제 1 및 상기 제 2 선택 게이트 패턴들 아래에 게이트 절연막을 형성하는 것을 더 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  45. 제 42 항에 있어서,
    상기 스페이스 트랜치를 형성하기 전,
    상기 셀 게이트 패턴들과 함께 상기 제 1 및 상기 제 2 선택 게이트 패턴들을 컨포멀하게 덮는 스페이서 막을 형성하는 것을 더 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  46. 제 45 항에 있어서,
    상기 스페이서 막에 식각공정을 수행해서 스페이서 분리 패턴들 및 스페이서 측벽 패턴들을 형성하는 것을 더 포함하되,
    상기 스페이서 측벽 패턴들은 각각이 상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이의 측벽을 덮고, 상기 스페이서 분리 패턴들은 각각이 셀 게이트 패턴들 사이를 채우도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  47. 제 42 항에 있어서,
    상기 스페이스 트랜치를 형성하기 전,
    상기 제 1 및 상기 제 2 선택 게이트 패턴들과 함께 상기 셀 게이트 패턴들을 컨포멀하게 덮는 스페이서 막을 형성하고,
    상기 제 1 및 제 2 셀 게이트 패턴들에 각각 인접한 제 1 및 상기 제 2 선택 게이트 패턴들의 상부의 일측부를 각각 덮도록 포토레지스트 패턴들을 상기 스페이서 막 상에 형성하는 것을 더 포함하되,
    상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 스페이서 막에 식각 공정을 수행하여 상기 반도체 기판 상에 스페이서막 패턴들, 스페이서 분리 패턴들, 스페이서 측벽 패턴들을 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  48. 제 47 항에 있어서,
    상기 스페이서 측벽 패턴들은 각각이 상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이와 함께 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 측벽을 덮어서 상기 스페이스 트랜치와 정렬하도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  49. 제 47 항에 있어서,
    상기 스페이서 분리 패턴들은 각각이 셀 게이트 패턴들 사이를 채우도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  50. 제 47 항에 있어서,
    상기 스페이서막 패턴들은 각각이 상기 제 1 및 상기 제 2 선택 게이트 패턴 의 일측부를 덮도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  51. 제 47 항에 있어서,
    상기 스페이스 트랜치들은 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 제 1 셀 및 상기 제 1 선택 게이트 패턴들 사이와 함께 상기 제 2 셀 및 상기 제 2 선택 게이트 패턴들 사이의 상기 반도체 기판에 식각공정을 수행하여 형성하는 것을 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  52. 제 47 항에 있어서,
    상기 스페이스 트랜치들은 상기 스페이서 측벽 패턴들의 두께의 크기보다 크도록 형성하는 것을 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  53. 제 47 항에 있어서,
    상기 스페이스 트랜치들은 상기 스페이서 측벽 패턴 및 상기 반도체 기판의 상면이 이루는 각과 다른 경사진 각의 측벽을 갖도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  54. 제 42 항에 있어서,
    상기 스페이스 트랜치들을 한정하는 반도체 기판을 따라서 상기 제 1 불순물 확산층들 아래에 제 2 불순물 확산층들을 각각 형성하는 것을 더 포함하되,
    상기 제 2 불순물 확산층들은 상기 제 1 불순물 확산층들보다 도즈 량의 크기를 크도록 형성하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
  55. 제 42 항에 있어서,
    상기 스페이스 트랜치들을 채우는 평탄화 절연막을 형성하는 것을 더 포함하는 것이 특징인 불 휘발성 메모리 장치의 형성방법.
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