JPH10144086A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10144086A JPH10144086A JP30226996A JP30226996A JPH10144086A JP H10144086 A JPH10144086 A JP H10144086A JP 30226996 A JP30226996 A JP 30226996A JP 30226996 A JP30226996 A JP 30226996A JP H10144086 A JPH10144086 A JP H10144086A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 チップ・レイアウト面積の増大を極力抑え
て、１チップ上において、任意の１つのメモリセルアレ
イブロックから読み出しを行いつつ、他の任意のメモリ
セルアレイブロックに対して書き込み・消去を同時に実
行することができる不揮発性半導体記憶装置の提供。 【解決手段】 各メモリセルアレイブロックＢＬ１、
…、ＢＬＫ間に、ワード線の接続・分離を行うスイッチ
ングＭＯＳトランジスタ群ＭＯＳ１、…、ＭＯＳＫ−１
を配置し、該ＭＯＳトランジスタ群のオン・オフ制御を
行うコンフィギュレーション回路ＣＯＮ１、…、ＣＯＮ
Ｋ−１を設ける。
て、１チップ上において、任意の１つのメモリセルアレ
イブロックから読み出しを行いつつ、他の任意のメモリ
セルアレイブロックに対して書き込み・消去を同時に実
行することができる不揮発性半導体記憶装置の提供。 【解決手段】 各メモリセルアレイブロックＢＬ１、
…、ＢＬＫ間に、ワード線の接続・分離を行うスイッチ
ングＭＯＳトランジスタ群ＭＯＳ１、…、ＭＯＳＫ−１
を配置し、該ＭＯＳトランジスタ群のオン・オフ制御を
行うコンフィギュレーション回路ＣＯＮ１、…、ＣＯＮ
Ｋ−１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
・消去が可能な不揮発性半導体記憶装置に係るものであ
り、特に、特定のメモリセルよりの読み出し動作と、書
き込み・消去動作とを１チップ上において同時に実行で
きる構成とした不揮発性半導体記憶装置に関するもので
ある。
・消去が可能な不揮発性半導体記憶装置に係るものであ
り、特に、特定のメモリセルよりの読み出し動作と、書
き込み・消去動作とを１チップ上において同時に実行で
きる構成とした不揮発性半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】図４は、従来の不揮発性半導体記憶装置
（ブロック一括消去型１チップ・フラッショメモリ）の
回路構成図である。本従来技術に於いては、不揮発性メ
モリトランジスタとして、フローティングゲートを有
し、書き込みは、チャネルホットエレクトロン注入によ
り行い、消去は、ファウラーノードハイム電流によるト
ンネル消去により行う構成とした、フローティングゲー
ト型ＭＯＳトランジスタが用いられている。
（ブロック一括消去型１チップ・フラッショメモリ）の
回路構成図である。本従来技術に於いては、不揮発性メ
モリトランジスタとして、フローティングゲートを有
し、書き込みは、チャネルホットエレクトロン注入によ
り行い、消去は、ファウラーノードハイム電流によるト
ンネル消去により行う構成とした、フローティングゲー
ト型ＭＯＳトランジスタが用いられている。
【０００３】図において、ＢＬ１、ＢＬ２、…、ＢＬＫ
は、それぞれ、上記フローティングゲート型ＭＯＳトラ
ンジスタがマトリクス状に配列され、同一行のトランジ
スタのコントロールゲートが共通接続されてワード線Ｗ
１、Ｗ２、…、ＷＭを構成し、同一列のトランジスタの
ドレインが共通接続されて、ビット線Ｂ１−１、…、Ｂ
１−Ｎ、Ｂ２−１、…、Ｂ２−Ｎ、…、ＢＫ−１、…、
ＢＫ−Ｎを構成し、更に、マトリクスを構成するすべて
のトランジスタのソースが共通接続されて共通ソースＳ
１、…、ＳＫを構成するメモリセルアレイブロックであ
る。各ブロックのワード線は、対応するものが全て共通
接続された構成となっている。各メモリセルアレイブロ
ックＢＬ１、…、ＢＬＫは、それぞれ、データ書き込み
・読み出し時に、入力アドレス信号の列選択信号部分の
信号値に応じて、上記複数のビット線を選択的にデータ
バスＤ−ＢＵＳに接続する列デコーダＹＤ１、…、ＹＤ
Ｋを有する。また、各メモリセルアレイブロックＢＬ
１、…、ＢＬＫは、それぞれ、上記共通ソースＳ１、
…、ＳＫに、書き込み時、消去時及び読み出し時の所定
印加電圧（書き込み時及び読み出し時はＧＮＤ（接地電
圧）、消去時はＶＨＨ（高電圧））を選択的に出力する
ソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫを有す
る。各ソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫ
は、それぞれ、高電圧ＶＨＨ印加用のＰチャネルＭＯＳ
トランジスタＰ１１、…、ＰＫ１と、接地電圧ＧＮＤ印
加用のＮチャネルＭＯＳトランジスタＮ１１、…、ＮＫ
１とから成る。更に、ＸＤは、入力アドレス信号の行選
択信号部分の信号値に応じて、所定のワード線選択信号
を、上記各ブロックＢＬ１、…、ＢＬＫのワード線に共
通に出力する行デコーダである。また、Ｎ１は、データ
書き込み時に、データバスＤ−ＢＵＳに所定の書き込み
用高電圧ＶＰＰを印加するためのＮチャネルＭＯＳトラ
ンジスタ、ＳＡは、データ読み出し時に、データバスＤ
−ＢＵＳの電流をセンスし、増幅して出力するセンスア
ンプ回路である。
は、それぞれ、上記フローティングゲート型ＭＯＳトラ
ンジスタがマトリクス状に配列され、同一行のトランジ
スタのコントロールゲートが共通接続されてワード線Ｗ
１、Ｗ２、…、ＷＭを構成し、同一列のトランジスタの
ドレインが共通接続されて、ビット線Ｂ１−１、…、Ｂ
１−Ｎ、Ｂ２−１、…、Ｂ２−Ｎ、…、ＢＫ−１、…、
ＢＫ−Ｎを構成し、更に、マトリクスを構成するすべて
のトランジスタのソースが共通接続されて共通ソースＳ
１、…、ＳＫを構成するメモリセルアレイブロックであ
る。各ブロックのワード線は、対応するものが全て共通
接続された構成となっている。各メモリセルアレイブロ
ックＢＬ１、…、ＢＬＫは、それぞれ、データ書き込み
・読み出し時に、入力アドレス信号の列選択信号部分の
信号値に応じて、上記複数のビット線を選択的にデータ
バスＤ−ＢＵＳに接続する列デコーダＹＤ１、…、ＹＤ
Ｋを有する。また、各メモリセルアレイブロックＢＬ
１、…、ＢＬＫは、それぞれ、上記共通ソースＳ１、
…、ＳＫに、書き込み時、消去時及び読み出し時の所定
印加電圧（書き込み時及び読み出し時はＧＮＤ（接地電
圧）、消去時はＶＨＨ（高電圧））を選択的に出力する
ソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫを有す
る。各ソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫ
は、それぞれ、高電圧ＶＨＨ印加用のＰチャネルＭＯＳ
トランジスタＰ１１、…、ＰＫ１と、接地電圧ＧＮＤ印
加用のＮチャネルＭＯＳトランジスタＮ１１、…、ＮＫ
１とから成る。更に、ＸＤは、入力アドレス信号の行選
択信号部分の信号値に応じて、所定のワード線選択信号
を、上記各ブロックＢＬ１、…、ＢＬＫのワード線に共
通に出力する行デコーダである。また、Ｎ１は、データ
書き込み時に、データバスＤ−ＢＵＳに所定の書き込み
用高電圧ＶＰＰを印加するためのＮチャネルＭＯＳトラ
ンジスタ、ＳＡは、データ読み出し時に、データバスＤ
−ＢＵＳの電流をセンスし、増幅して出力するセンスア
ンプ回路である。
【０００４】次に、動作について説明する。
【０００５】最初に、メモリセルアレイブロックＢＬ２
の中に設けられる、ワード線Ｗ２とビット線Ｂ２−２と
の交点にあるメモリセルＭ２−２２にデータを書き込む
場合を例にとり、データ書き込み動作を説明する。
の中に設けられる、ワード線Ｗ２とビット線Ｂ２−２と
の交点にあるメモリセルＭ２−２２にデータを書き込む
場合を例にとり、データ書き込み動作を説明する。
【０００６】まず、ブロックＢＬ２の共通ソースＳ２を
ＧＮＤレベルに固定するために、制御信号Ｐ／Ｒ２を”
Ｈ”にし、トランジスタＮ２１をオンする。これによ
り、共通ソースＳ２が、ＧＮＤレベルに設定される。そ
れと共に、入力アドレス信号に基づき、行デコーダＸＤ
より、ワード線Ｗ２に１０Ｖ程度の書き込み用高電圧が
印加される。次に、列デコーダＹＤ２によって、データ
バスＤ−ＢＵＳとビット線Ｂ２−２が接続され、制御信
号ＰＧＥＮを”Ｈ”にすることで、データバスに高電圧
が印加され、ビット線Ｂ２−２にも６Ｖ程度の電圧が印
加される。これにより、メモリセルＭ２−２２において
は、ビット線Ｂ２−２からソースＳ２に向かって電流が
流れ、その際に発生するホットエレクトロンによって、
該メモリセルＭ２−２２のフローティングゲートに電子
が注入され、書き込みが完了する。次に、メモリセルア
レイブロックＢＬ２の中にある全てのメモリセルを消去
する場合を例にとり、消去動作を説明する。
ＧＮＤレベルに固定するために、制御信号Ｐ／Ｒ２を”
Ｈ”にし、トランジスタＮ２１をオンする。これによ
り、共通ソースＳ２が、ＧＮＤレベルに設定される。そ
れと共に、入力アドレス信号に基づき、行デコーダＸＤ
より、ワード線Ｗ２に１０Ｖ程度の書き込み用高電圧が
印加される。次に、列デコーダＹＤ２によって、データ
バスＤ−ＢＵＳとビット線Ｂ２−２が接続され、制御信
号ＰＧＥＮを”Ｈ”にすることで、データバスに高電圧
が印加され、ビット線Ｂ２−２にも６Ｖ程度の電圧が印
加される。これにより、メモリセルＭ２−２２において
は、ビット線Ｂ２−２からソースＳ２に向かって電流が
流れ、その際に発生するホットエレクトロンによって、
該メモリセルＭ２−２２のフローティングゲートに電子
が注入され、書き込みが完了する。次に、メモリセルア
レイブロックＢＬ２の中にある全てのメモリセルを消去
する場合を例にとり、消去動作を説明する。
【０００７】行デコーダＸＤによって、全てのワード線
Ｗ１、…、ＷＭをＧＮＤレベルに固定した後、制御信号
ＥＲ２＃とＰ／Ｒ２を”Ｌ”にすることで、一定期間共
通ソースＳ２を１０Ｖ程度の高電圧に設定することによ
り、ブロックＢＬ２の全メモリセルのソース−コントロ
ールゲート間に１０Ｖ程度の高電圧を印加し、全てのメ
モリセルのフローティングゲートから電子を引き抜くこ
とにより消去が完了する。
Ｗ１、…、ＷＭをＧＮＤレベルに固定した後、制御信号
ＥＲ２＃とＰ／Ｒ２を”Ｌ”にすることで、一定期間共
通ソースＳ２を１０Ｖ程度の高電圧に設定することによ
り、ブロックＢＬ２の全メモリセルのソース−コントロ
ールゲート間に１０Ｖ程度の高電圧を印加し、全てのメ
モリセルのフローティングゲートから電子を引き抜くこ
とにより消去が完了する。
【０００８】最後に、メモリセルアレイブロックＢＬ２
の中に設けられる、ワード線Ｗ２とビット線Ｂ２−２と
の交点にあるメモリセルＭ２−２２のデータを読み出す
場合を例にとり、データ読み出し動作を説明する。
の中に設けられる、ワード線Ｗ２とビット線Ｂ２−２と
の交点にあるメモリセルＭ２−２２のデータを読み出す
場合を例にとり、データ読み出し動作を説明する。
【０００９】制御信号Ｐ／Ｒ２を”Ｈ”にして、トラン
ジスタＮ２１をオンさせ、共通ソースＳ２をＧＮＤレベ
ルに設定すると共に、行デコーダＸＤにより、ワード線
Ｗ２に５Ｖ程度の読み出し用電圧を印加し、列デコーダ
ＹＤ２を介してビット線Ｂ２−２に１Ｖ程度の電圧を印
加して、その際にメモリセルに流れる電流の強弱をセン
スアンプ回路ＳＡで増幅することで、読み出しが行われ
る。
ジスタＮ２１をオンさせ、共通ソースＳ２をＧＮＤレベ
ルに設定すると共に、行デコーダＸＤにより、ワード線
Ｗ２に５Ｖ程度の読み出し用電圧を印加し、列デコーダ
ＹＤ２を介してビット線Ｂ２−２に１Ｖ程度の電圧を印
加して、その際にメモリセルに流れる電流の強弱をセン
スアンプ回路ＳＡで増幅することで、読み出しが行われ
る。
【００１０】上記それぞれの動作に必要な時間は、読み
出しが、１０ナノｓ程度で比較的高速であるのに対し
て、書き込みは、通常数マイクロｓ〜１０マイクロｓ、
消去に至っては、数１００ミリｓ〜１ｓ程度の長い時間
が必要である。書き込み動作に長時間を要するのは、書
き込み後、当該メモリセルの閾値が所定の値になってい
るかどうかをチェックする書き込みベリファイ動作と、
所定値になっていない場合は、更に、再書き込み動作を
必要とするためであり、また、消去動作に、更に長い時
間を要するのは、書き込みと同様の消去ベリファイ動作
と再消去動作に加えて、更に、消去開始時の全メモリセ
ルの閾値を揃えるための消去前書き込み動作を必要とす
るためである。
出しが、１０ナノｓ程度で比較的高速であるのに対し
て、書き込みは、通常数マイクロｓ〜１０マイクロｓ、
消去に至っては、数１００ミリｓ〜１ｓ程度の長い時間
が必要である。書き込み動作に長時間を要するのは、書
き込み後、当該メモリセルの閾値が所定の値になってい
るかどうかをチェックする書き込みベリファイ動作と、
所定値になっていない場合は、更に、再書き込み動作を
必要とするためであり、また、消去動作に、更に長い時
間を要するのは、書き込みと同様の消去ベリファイ動作
と再消去動作に加えて、更に、消去開始時の全メモリセ
ルの閾値を揃えるための消去前書き込み動作を必要とす
るためである。
【００１１】以上のように、書き込み及び消去動作に
は、長い時間を要するため、ある１つのブロックの消去
あるいは書き込みを行っているときに、他のブロックの
データを読み出す必要が生じた場合は、消去動作あるい
は書き込み動作を、一旦中断して、読み出しを行うとい
う動作が必要となる。一般に、これはサスペンドと呼ば
れる。
は、長い時間を要するため、ある１つのブロックの消去
あるいは書き込みを行っているときに、他のブロックの
データを読み出す必要が生じた場合は、消去動作あるい
は書き込み動作を、一旦中断して、読み出しを行うとい
う動作が必要となる。一般に、これはサスペンドと呼ば
れる。
【００１２】しかしながら、読み出し動作を行っている
間は、消去あるいは書き込み動作は、完全に中断されて
いるので、頻繁に読み出しが実行されるシステム、例え
ば、システムを制御するためのプログラムがフラッシュ
メモリに格納されているようなシステムの場合、実際上
は、フラッシュメモリに格納されたシステム制御プログ
ラム（命令コード）を読み出しながら、同一のフラッシ
ュメモリにデータを書き込んだり、データの消去を行う
ことは不可能である。
間は、消去あるいは書き込み動作は、完全に中断されて
いるので、頻繁に読み出しが実行されるシステム、例え
ば、システムを制御するためのプログラムがフラッシュ
メモリに格納されているようなシステムの場合、実際上
は、フラッシュメモリに格納されたシステム制御プログ
ラム（命令コード）を読み出しながら、同一のフラッシ
ュメモリにデータを書き込んだり、データの消去を行う
ことは不可能である。
【００１３】この問題をシステム上で解決する方法は、
２つのフラッシュメモリ・デバイスを用いることである
が、この場合、以下の問題点が残る。
２つのフラッシュメモリ・デバイスを用いることである
が、この場合、以下の問題点が残る。
【００１４】すなわち、極端に軽量化、小型化が要求さ
れる、携帯電話のような用途では、極力、システム上に
搭載するデバイスの数を減らす必要があり、２つの別個
のデバイスを用いることができない。また、２つのフラ
ッシュメモリ・デバイスを用いたとしても、１つのフラ
ッシュメモリ・デバイスから読み出しを行っているとき
は、もう１つのデバイスに対してしか書き込み・消去を
行うことができない。すなわち、一旦システムを構築す
ると、読み出しと書き込み・消去が同時に実行できる領
域を可変にすることができない。通常、システムの制御
を行うためのプログラム（命令コード）を記憶しておく
ための領域は、書き込み・消去を行うためのデータ領域
とは、その範囲が異なるのが、一般的である。また、そ
の比率は、同一システムの場合でも、システムをグレー
ドアップした場合等に変更される可能性がある。
れる、携帯電話のような用途では、極力、システム上に
搭載するデバイスの数を減らす必要があり、２つの別個
のデバイスを用いることができない。また、２つのフラ
ッシュメモリ・デバイスを用いたとしても、１つのフラ
ッシュメモリ・デバイスから読み出しを行っているとき
は、もう１つのデバイスに対してしか書き込み・消去を
行うことができない。すなわち、一旦システムを構築す
ると、読み出しと書き込み・消去が同時に実行できる領
域を可変にすることができない。通常、システムの制御
を行うためのプログラム（命令コード）を記憶しておく
ための領域は、書き込み・消去を行うためのデータ領域
とは、その範囲が異なるのが、一般的である。また、そ
の比率は、同一システムの場合でも、システムをグレー
ドアップした場合等に変更される可能性がある。
【００１５】上記２つの問題点の内、軽量化や小型化の
問題点を解決するためには、１つのフラッシュメモリ・
デバイスの中に、完全に独立に動作する２つのメモリ領
域を構成すればよい。図５は、その実現例の１つを示す
ものであり、ワード線を中央で完全に分割して、２組の
ワード線ブロック（Ｗ１−１、Ｗ１−２、…、Ｗ１−
Ｍ）と（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）を構成
し、それぞれに対して、行デコーダＸＤ１とＸＤ２を配
置している。すなわち、メモリセルアレイブロックＢＬ
１からＢＬ Ｋ／２までは、行デコーダＸＤ１によって
駆動し、メモリセルアレイブロックＢＬ Ｋ／２＋１か
らＢＬ Ｋまでは、行デコーダＸＤ２によって駆動する
ものである。
問題点を解決するためには、１つのフラッシュメモリ・
デバイスの中に、完全に独立に動作する２つのメモリ領
域を構成すればよい。図５は、その実現例の１つを示す
ものであり、ワード線を中央で完全に分割して、２組の
ワード線ブロック（Ｗ１−１、Ｗ１−２、…、Ｗ１−
Ｍ）と（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）を構成
し、それぞれに対して、行デコーダＸＤ１とＸＤ２を配
置している。すなわち、メモリセルアレイブロックＢＬ
１からＢＬ Ｋ／２までは、行デコーダＸＤ１によって
駆動し、メモリセルアレイブロックＢＬ Ｋ／２＋１か
らＢＬ Ｋまでは、行デコーダＸＤ２によって駆動する
ものである。
【００１６】しかしながら、この図５の方法をもってし
ても、例えば、ブロックＢＬ１とブロックＢＬ２に対し
て、同時に、読み出しと書き込み・消去を行うことはで
きない。何故なら、ブロックＢＬ１とＢＬ２とは、ワー
ド線が共有されているからである。
ても、例えば、ブロックＢＬ１とブロックＢＬ２に対し
て、同時に、読み出しと書き込み・消去を行うことはで
きない。何故なら、ブロックＢＬ１とＢＬ２とは、ワー
ド線が共有されているからである。
【００１７】それぞれのメモリセルアレイブロックの動
作を完全に独立に行わせるためには、図６に示すよう
に、各ブロックＢＬ１、ＢＬ２、…、ＢＬＫ毎に、それ
ぞれ独立したワード線（Ｗ１−１、Ｗ１−２、…、Ｗ１
−Ｍ）、（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）、…、
（ＷＫ−１、ＷＫ−２、…、ＷＫ−Ｍ）を設け、各ブロ
ック毎に、完全に独立した行デコーダＸＤ１、ＸＤ２、
…、ＸＤＫにより駆動する構成とすればよいが、これで
は、レイアウト面積が著しく増大する。
作を完全に独立に行わせるためには、図６に示すよう
に、各ブロックＢＬ１、ＢＬ２、…、ＢＬＫ毎に、それ
ぞれ独立したワード線（Ｗ１−１、Ｗ１−２、…、Ｗ１
−Ｍ）、（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）、…、
（ＷＫ−１、ＷＫ−２、…、ＷＫ−Ｍ）を設け、各ブロ
ック毎に、完全に独立した行デコーダＸＤ１、ＸＤ２、
…、ＸＤＫにより駆動する構成とすればよいが、これで
は、レイアウト面積が著しく増大する。
【００１８】
【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決すべくなされたものであり、チップ・レイ
アウト面積の増大を極力抑えて、１チップ上において、
任意の１つのメモリセルアレイブロックから読み出しを
行いつつ、他の任意のメモリセルアレイブロックに対し
て書き込み・消去を同時に実行することができる構成と
した不揮発性半導体記憶装置を提供するものである。
問題点を解決すべくなされたものであり、チップ・レイ
アウト面積の増大を極力抑えて、１チップ上において、
任意の１つのメモリセルアレイブロックから読み出しを
行いつつ、他の任意のメモリセルアレイブロックに対し
て書き込み・消去を同時に実行することができる構成と
した不揮発性半導体記憶装置を提供するものである。
【００１９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置（請求項１）は、電気的に情報の書き込み、消
去及び読み出しが可能な不揮発性メモリトランジスタが
マトリクス状に配列され、同一行のトランジスタのコン
トロールゲートが共通接続されてワード線を構成し、同
一列のトランジスタのドレインが共通接続されてビット
線を構成し、すべてのトランジスタのソースが共通接続
されたメモリセルアレイブロックであって、入力アドレ
ス信号の所定部分の信号値に応じて、上記複数のビット
線を選択的にデータバスに接続するビット線選択回路
と、上記共通接続されたソースに、書き込み時、消去時
及び読み出し時の所定印加電圧を選択的に出力するソー
ス印加電圧選択出力回路とを有する構成のメモリセルア
レイブロックを、単一集積回路上に複数個有する不揮発
性半導体記憶装置に於いて、上記各ブロックの複数のワ
ード線は、各ブロック間に設けられる複数のスイッチン
グ・トランジスタを介して、それぞれ、隣接ブロックの
対応するワード線に接続され、入力アドレス信号の他の
所定部分の信号値に応じて所定のワード線選択信号を出
力するワード線選択回路を２個有し、上記複数個のブロ
ックの内、所定の２個のブロックの各ワード線が、それ
ぞれ、対応する上記ワード線選択回路に接続され、更
に、上記ビット線選択回路が、入力アドレス信号の上記
所定部分の信号値に応じて選択されたビット線を、２組
のデータバスに択一的に接続する構成であることを特徴
とするものである。
記憶装置（請求項１）は、電気的に情報の書き込み、消
去及び読み出しが可能な不揮発性メモリトランジスタが
マトリクス状に配列され、同一行のトランジスタのコン
トロールゲートが共通接続されてワード線を構成し、同
一列のトランジスタのドレインが共通接続されてビット
線を構成し、すべてのトランジスタのソースが共通接続
されたメモリセルアレイブロックであって、入力アドレ
ス信号の所定部分の信号値に応じて、上記複数のビット
線を選択的にデータバスに接続するビット線選択回路
と、上記共通接続されたソースに、書き込み時、消去時
及び読み出し時の所定印加電圧を選択的に出力するソー
ス印加電圧選択出力回路とを有する構成のメモリセルア
レイブロックを、単一集積回路上に複数個有する不揮発
性半導体記憶装置に於いて、上記各ブロックの複数のワ
ード線は、各ブロック間に設けられる複数のスイッチン
グ・トランジスタを介して、それぞれ、隣接ブロックの
対応するワード線に接続され、入力アドレス信号の他の
所定部分の信号値に応じて所定のワード線選択信号を出
力するワード線選択回路を２個有し、上記複数個のブロ
ックの内、所定の２個のブロックの各ワード線が、それ
ぞれ、対応する上記ワード線選択回路に接続され、更
に、上記ビット線選択回路が、入力アドレス信号の上記
所定部分の信号値に応じて選択されたビット線を、２組
のデータバスに択一的に接続する構成であることを特徴
とするものである。
【００２０】また、本発明の不揮発性半導体記憶装置
（請求項２）は、上記請求項１の構成の不揮発性半導体
記憶装置において、上記各ブロック間に設けられる複数
のスイッチング・トランジスタのゲートは、各ブロック
間毎に、それぞれ共通接続され、それぞれ、所定のトラ
ンジスタ・オン電圧またはオフ電圧が印加されることを
特徴とするものである。
（請求項２）は、上記請求項１の構成の不揮発性半導体
記憶装置において、上記各ブロック間に設けられる複数
のスイッチング・トランジスタのゲートは、各ブロック
間毎に、それぞれ共通接続され、それぞれ、所定のトラ
ンジスタ・オン電圧またはオフ電圧が印加されることを
特徴とするものである。
【００２１】更に、本発明の不揮発性半導体記憶装置
（請求項３）は、上記請求項２の構成の不揮発性半導体
記憶装置において、その記憶内容を変更可能な記憶回路
と、該記憶回路の記憶内容に応じて、上記トランジスタ
・オン電圧またはオフ電圧を選択的に出力するトランジ
スタ・スイッチング電圧出力回路とを設けて成ることを
特徴とするものである。
（請求項３）は、上記請求項２の構成の不揮発性半導体
記憶装置において、その記憶内容を変更可能な記憶回路
と、該記憶回路の記憶内容に応じて、上記トランジスタ
・オン電圧またはオフ電圧を選択的に出力するトランジ
スタ・スイッチング電圧出力回路とを設けて成ることを
特徴とするものである。
【００２２】かかる本発明の不揮発性半導体記憶装置に
よれば、上記各メモリセルアレイブロック間に設けられ
るスイッチング・トランジスタにより、任意のブロック
間において、各ワード線を分断することができる。した
がって、読み出しと、書き込み・消去を同時に実行する
ブロック領域を任意に設定することができるものであ
る。更に、２個のワード線選択回路（行デコーダ）以外
に、各ブロック間にスイッチング・トランジスタ（ＭＯ
Ｓトランジスタ）を設けるのみでよい為、チップ・レイ
アウト面積の増大も非常に小さいものとすることができ
るものである。
よれば、上記各メモリセルアレイブロック間に設けられ
るスイッチング・トランジスタにより、任意のブロック
間において、各ワード線を分断することができる。した
がって、読み出しと、書き込み・消去を同時に実行する
ブロック領域を任意に設定することができるものであ
る。更に、２個のワード線選択回路（行デコーダ）以外
に、各ブロック間にスイッチング・トランジスタ（ＭＯ
Ｓトランジスタ）を設けるのみでよい為、チップ・レイ
アウト面積の増大も非常に小さいものとすることができ
るものである。
【００２３】また、スイッチング・トランジスタの制御
電圧の設定を任意に変更可能とすることにより、ワード
線分断位置の設定変更も任意に実施することができるも
のである。
電圧の設定を任意に変更可能とすることにより、ワード
線分断位置の設定変更も任意に実施することができるも
のである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき詳細に説明する。
て図面に基づき詳細に説明する。
【００２５】図１は、本発明の一実施形態である不揮発
性半導体記憶装置（ブロック一括消去型１チップ・フラ
ッシュメモリ）の回路構成図である。本実施形態に於い
ては、不揮発性メモリトランジスタとして、フローティ
ングゲートを有し、書き込みは、チャネルホットエレク
トロン注入により行い、消去は、ファウラーノードハイ
ム電流によるトンネル消去により行う構成とした、フロ
ーティングゲート型ＭＯＳトランジスタが用いられてい
る。
性半導体記憶装置（ブロック一括消去型１チップ・フラ
ッシュメモリ）の回路構成図である。本実施形態に於い
ては、不揮発性メモリトランジスタとして、フローティ
ングゲートを有し、書き込みは、チャネルホットエレク
トロン注入により行い、消去は、ファウラーノードハイ
ム電流によるトンネル消去により行う構成とした、フロ
ーティングゲート型ＭＯＳトランジスタが用いられてい
る。
【００２６】図において、ＢＬ１、ＢＬ２、…、ＢＬＫ
は、それぞれ、上記フローティングゲート型ＭＯＳトラ
ンジスタがマトリクス状に配列され、同一行のトランジ
スタのコントロールゲートが共通接続されてワード線
（Ｗ１−１、Ｗ１−２、…、Ｗ１−Ｍ）、（Ｗ２−１、
Ｗ２−２、…、Ｗ２−Ｍ）、…、（ＷＫ−１、ＷＫ−
２、…、ＷＫ−Ｍ）を構成し、同一列のトランジスタの
ドレインが共通接続されて、ビット線（Ｂ１−１、…、
Ｂ１−Ｎ）、（Ｂ２−１、…、Ｂ２−Ｎ）、…、（ＢＫ
−１、…、ＢＫ−Ｎ）を構成し、更に、マトリクスを構
成するすべてのトランジスタのソースが共通接続されて
共通ソースＳ１、…、ＳＫを構成するメモリセルアレイ
ブロックである。各メモリセルアレイブロックＢＬ１、
…、ＢＬＫは、それぞれ、データ書き込み・読み出し時
に、入力アドレス信号の列選択信号部分の信号値に応じ
て選択されたビット線を、データバスＤ−ＢＵＳ−１又
はＤ−ＢＵＳ−２に択一的に接続する列デコーダＹＤ
１、…、ＹＤＫを有する。また、各メモリセルアレイブ
ロックＢＬ１、…、ＢＬＫは、それぞれ、上記共通ソー
スＳ１、…、ＳＫに、書き込み時、消去時及び読み出し
時の所定印加電圧（書き込み時及び読み出し時はＧＮＤ
（接地電圧）、消去時はＶＨＨ（高電圧））を選択的に
出力するソース印加電圧選択出力回路ＳＶ１、…、ＳＶ
Ｋを有する。各ソース印加電圧選択出力回路ＳＶ１、
…、ＳＶＫは、それぞれ、高電圧ＶＨＨ印加用のＰチャ
ネルＭＯＳトランジスタＰ１１、…、ＰＫ１と、接地電
圧ＧＮＤ印加用のＮチャネルＭＯＳトランジスタＮ１
１、…、ＮＫ１とから成る。
は、それぞれ、上記フローティングゲート型ＭＯＳトラ
ンジスタがマトリクス状に配列され、同一行のトランジ
スタのコントロールゲートが共通接続されてワード線
（Ｗ１−１、Ｗ１−２、…、Ｗ１−Ｍ）、（Ｗ２−１、
Ｗ２−２、…、Ｗ２−Ｍ）、…、（ＷＫ−１、ＷＫ−
２、…、ＷＫ−Ｍ）を構成し、同一列のトランジスタの
ドレインが共通接続されて、ビット線（Ｂ１−１、…、
Ｂ１−Ｎ）、（Ｂ２−１、…、Ｂ２−Ｎ）、…、（ＢＫ
−１、…、ＢＫ−Ｎ）を構成し、更に、マトリクスを構
成するすべてのトランジスタのソースが共通接続されて
共通ソースＳ１、…、ＳＫを構成するメモリセルアレイ
ブロックである。各メモリセルアレイブロックＢＬ１、
…、ＢＬＫは、それぞれ、データ書き込み・読み出し時
に、入力アドレス信号の列選択信号部分の信号値に応じ
て選択されたビット線を、データバスＤ−ＢＵＳ−１又
はＤ−ＢＵＳ−２に択一的に接続する列デコーダＹＤ
１、…、ＹＤＫを有する。また、各メモリセルアレイブ
ロックＢＬ１、…、ＢＬＫは、それぞれ、上記共通ソー
スＳ１、…、ＳＫに、書き込み時、消去時及び読み出し
時の所定印加電圧（書き込み時及び読み出し時はＧＮＤ
（接地電圧）、消去時はＶＨＨ（高電圧））を選択的に
出力するソース印加電圧選択出力回路ＳＶ１、…、ＳＶ
Ｋを有する。各ソース印加電圧選択出力回路ＳＶ１、
…、ＳＶＫは、それぞれ、高電圧ＶＨＨ印加用のＰチャ
ネルＭＯＳトランジスタＰ１１、…、ＰＫ１と、接地電
圧ＧＮＤ印加用のＮチャネルＭＯＳトランジスタＮ１
１、…、ＮＫ１とから成る。
【００２７】本実施形態においては、２個の行デコーダ
ＸＤ１及びＸＤ２が設けられる。すなわち、ＸＤ１及び
ＸＤ２は、それぞれ、入力アドレス信号の行選択信号部
分の信号値に応じて、所定のワード線選択信号を出力す
る行デコーダであり、一方の行デコーダＸＤ１は、メモ
リセルアレイブロックＢＬ１の各ワード線Ｗ１−１、
…、Ｗ１−Ｍに接続されており、他方の行デコーダＸＤ
２は、メモリセルアレイブロックＢＬＫの各ワード線Ｗ
Ｋ−１、…、ＷＫ−Ｍに接続されている。
ＸＤ１及びＸＤ２が設けられる。すなわち、ＸＤ１及び
ＸＤ２は、それぞれ、入力アドレス信号の行選択信号部
分の信号値に応じて、所定のワード線選択信号を出力す
る行デコーダであり、一方の行デコーダＸＤ１は、メモ
リセルアレイブロックＢＬ１の各ワード線Ｗ１−１、
…、Ｗ１−Ｍに接続されており、他方の行デコーダＸＤ
２は、メモリセルアレイブロックＢＬＫの各ワード線Ｗ
Ｋ−１、…、ＷＫ−Ｍに接続されている。
【００２８】また、本実施形態においては、データの読
み出し動作と書き込み動作を同時実行させるために２組
のデータバスＤ−ＢＵＳ−１とＤ−ＢＵＳ−２とが設け
られる。Ｎ１及びＮ２は、それぞれ、データ書き込み時
に、データバスＤ−ＢＵＳ−１及びＤ−ＢＵＳ−２に所
定の書き込み用高電圧ＶＰＰを印加するためのＮチャネ
ルＭＯＳトランジスタ、ＳＡ１及びＳＡ２は、それぞ
れ、データ読み出し時に、データバスＤ−ＢＵＳ−１及
びＤ−ＢＵＳ−２の電流をセンスし、増幅して出力する
センスアンプ回路である。更に、ＭＵＸは、センスアン
プ回路ＳＡ１又はＳＡ２の出力信号を、制御信号に応じ
て選択的に出力するマルチプレクサ回路である。
み出し動作と書き込み動作を同時実行させるために２組
のデータバスＤ−ＢＵＳ−１とＤ−ＢＵＳ−２とが設け
られる。Ｎ１及びＮ２は、それぞれ、データ書き込み時
に、データバスＤ−ＢＵＳ−１及びＤ−ＢＵＳ−２に所
定の書き込み用高電圧ＶＰＰを印加するためのＮチャネ
ルＭＯＳトランジスタ、ＳＡ１及びＳＡ２は、それぞ
れ、データ読み出し時に、データバスＤ−ＢＵＳ−１及
びＤ−ＢＵＳ−２の電流をセンスし、増幅して出力する
センスアンプ回路である。更に、ＭＵＸは、センスアン
プ回路ＳＡ１又はＳＡ２の出力信号を、制御信号に応じ
て選択的に出力するマルチプレクサ回路である。
【００２９】更に、ＭＯＳ１、…、ＭＯＳ Ｋ−１は、
それぞれ、各メモリセルアレイブロック間に介挿され
る、すなわち、各ブロックのワード線間に介挿されるス
イッチングＭＯＳトランジスタ群であり、それぞれ、複
数のＮチャネルＭＯＳトランジスタ（ＮＴ１−１、…、
ＮＴ１−Ｍ）、…、（ＮＴ Ｋ−１−１、…、ＮＴ Ｋ−
１−Ｍ）から成る。各ＭＯＳトランジスタ群のゲート
は、それぞれ共通接続されて同一の制御電圧が印加され
る構成となっている。
それぞれ、各メモリセルアレイブロック間に介挿され
る、すなわち、各ブロックのワード線間に介挿されるス
イッチングＭＯＳトランジスタ群であり、それぞれ、複
数のＮチャネルＭＯＳトランジスタ（ＮＴ１−１、…、
ＮＴ１−Ｍ）、…、（ＮＴ Ｋ−１−１、…、ＮＴ Ｋ−
１−Ｍ）から成る。各ＭＯＳトランジスタ群のゲート
は、それぞれ共通接続されて同一の制御電圧が印加され
る構成となっている。
【００３０】ＣＯＮ１、…、ＣＯＮ Ｋ−１は、それぞ
れ、スイッチングＭＯＳトランジスタ群ＭＯＳ１、…、
ＭＯＳ Ｋ−１の共通接続ゲートに制御電圧Ｇ１、…、
Ｇ Ｋ−１を出力するコンフィギュレーション回路であ
り、それぞれ、レジスタＲ１、…、Ｒ Ｋ−１と、該レ
ジスタの記憶内容（”Ｈ”または”Ｌ”）に応じて、Ｇ
ＮＤまたはＶＸＸを選択的に出力するＣＭＯＳ回路ＣＭ
１、…、ＣＭ Ｋ−１とから成る。
れ、スイッチングＭＯＳトランジスタ群ＭＯＳ１、…、
ＭＯＳ Ｋ−１の共通接続ゲートに制御電圧Ｇ１、…、
Ｇ Ｋ−１を出力するコンフィギュレーション回路であ
り、それぞれ、レジスタＲ１、…、Ｒ Ｋ−１と、該レ
ジスタの記憶内容（”Ｈ”または”Ｌ”）に応じて、Ｇ
ＮＤまたはＶＸＸを選択的に出力するＣＭＯＳ回路ＣＭ
１、…、ＣＭ Ｋ−１とから成る。
【００３１】上記スイッチングＭＯＳトランジスタ群と
コンフィギュレーション回路とが、本発明に於ける特徴
的構成要素である。
コンフィギュレーション回路とが、本発明に於ける特徴
的構成要素である。
【００３２】以下、動作について説明する。
【００３３】メモリセルアレイブロックＢＬ１中のメモ
リセルＭ１−１１の記憶データを読み出しながら、メモ
リセルアレイブロックＢＬ２のメモリセルＭ２−２２に
書き込みを行う場合を例にとり、読み出しと書き込みの
並行動作を説明する。
リセルＭ１−１１の記憶データを読み出しながら、メモ
リセルアレイブロックＢＬ２のメモリセルＭ２−２２に
書き込みを行う場合を例にとり、読み出しと書き込みの
並行動作を説明する。
【００３４】まず、ブロックＢＬ１とブロックＢＬ２と
の間においてワード線を電気的に分離するために、コン
フィギュレーション信号線ＣＳＬを介して、レジスタＲ
１に”Ｈ”が、また、レジスタＲ２〜Ｒ Ｋ−１に、そ
れぞれ、”Ｌ”がセットされる。なお、このコンフィギ
ュレーション動作は、電源投入後にコマンドにより、カ
スタマがセットすることも可能であり、また、フラッシ
ュメモリ・メーカが出荷時に予めセットしておくことも
できる。
の間においてワード線を電気的に分離するために、コン
フィギュレーション信号線ＣＳＬを介して、レジスタＲ
１に”Ｈ”が、また、レジスタＲ２〜Ｒ Ｋ−１に、そ
れぞれ、”Ｌ”がセットされる。なお、このコンフィギ
ュレーション動作は、電源投入後にコマンドにより、カ
スタマがセットすることも可能であり、また、フラッシ
ュメモリ・メーカが出荷時に予めセットしておくことも
できる。
【００３５】レジスタＲ１に”Ｈ”がセットされたこと
により、ブロックＢＬ１のワード線Ｗ１−１、…、Ｗ１
−Ｍと、ブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２
−Ｍとの間にあるＭＯＳトランジスタ群ＭＯＳ１のゲー
ト制御電圧Ｇ１がＧＮＤレベルになり、該ＭＯＳトラン
ジスタ群ＭＯＳ１の各トランジスタＮＴ１−１、…、Ｎ
Ｔ１−Ｍが、オフ状態となって、ブロックＢＬ１のワー
ド線Ｗ１−１、…、Ｗ１−Ｍと、ブロックＢＬ２のワー
ド線Ｗ２−１、…、Ｗ２−Ｍとが、電気的に分離され
る。また、レジスタＲ２〜Ｒ Ｋ−１に”Ｌ”がセット
されたことにより、他のブロック間のＭＯＳトランジス
タ群ＭＯＳ２〜ＭＯＳ Ｋ−１のゲート制御電圧Ｇ２、
…、Ｇ Ｋ−１は全てＶＸＸとなり、該ＭＯＳトランジ
スタ群の各トランジスタは全てオン状態となり、他のブ
ロック間においては、ワード線は全て電気的に接続され
た状態となる。
により、ブロックＢＬ１のワード線Ｗ１−１、…、Ｗ１
−Ｍと、ブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２
−Ｍとの間にあるＭＯＳトランジスタ群ＭＯＳ１のゲー
ト制御電圧Ｇ１がＧＮＤレベルになり、該ＭＯＳトラン
ジスタ群ＭＯＳ１の各トランジスタＮＴ１−１、…、Ｎ
Ｔ１−Ｍが、オフ状態となって、ブロックＢＬ１のワー
ド線Ｗ１−１、…、Ｗ１−Ｍと、ブロックＢＬ２のワー
ド線Ｗ２−１、…、Ｗ２−Ｍとが、電気的に分離され
る。また、レジスタＲ２〜Ｒ Ｋ−１に”Ｌ”がセット
されたことにより、他のブロック間のＭＯＳトランジス
タ群ＭＯＳ２〜ＭＯＳ Ｋ−１のゲート制御電圧Ｇ２、
…、Ｇ Ｋ−１は全てＶＸＸとなり、該ＭＯＳトランジ
スタ群の各トランジスタは全てオン状態となり、他のブ
ロック間においては、ワード線は全て電気的に接続され
た状態となる。
【００３６】なお、上記列デコーダＹＤ１、…、ＹＤＫ
が、選択ビット線を、データバスＤ−ＢＵＳ−１とＤ−
ＢＵＳ−２の何れに接続するかの制御も、コンフィギュ
レーション回路中のレジスタの記憶内容に基づいて行わ
れており、”Ｈ”がセットされているレジスタが、レジ
スタＲｉ（ｉ＝１、…、Ｋ−１）であるとすると、ブロ
ックＢＬ１からＢＬｉまでの列デコーダは、選択ビット
線をデータバスＤ−ＢＵＳ−１に接続し、ブロックＢＬ
ｉ＋１からＢＬＫまでの列デコーダは、選択ビット線
をデータバスＤ−ＢＵＳ−２に接続する。
が、選択ビット線を、データバスＤ−ＢＵＳ−１とＤ−
ＢＵＳ−２の何れに接続するかの制御も、コンフィギュ
レーション回路中のレジスタの記憶内容に基づいて行わ
れており、”Ｈ”がセットされているレジスタが、レジ
スタＲｉ（ｉ＝１、…、Ｋ−１）であるとすると、ブロ
ックＢＬ１からＢＬｉまでの列デコーダは、選択ビット
線をデータバスＤ−ＢＵＳ−１に接続し、ブロックＢＬ
ｉ＋１からＢＬＫまでの列デコーダは、選択ビット線
をデータバスＤ−ＢＵＳ−２に接続する。
【００３７】メモリセルアレイブロックＢＬ１のメモリ
セルＭ１−１１から読み出しを行うために、制御信号Ｐ
／Ｒ１を”Ｈ”にして、トランジスタＮ１１をオンさ
せ、共通ソースＳ１をＧＮＤレベルに設定すると共に、
行デコーダＸＤ１からワード線Ｗ１−１に５Ｖ程度の読
み出し用電圧を印加し、列デコーダＹＤ１を介してデー
タバスＤ−ＢＵＳ−１とビット線Ｂ１−１を接続し、ビ
ット線Ｂ１−１に１Ｖ程度の電圧を印加して、その際に
流れる電流の強弱をセンスアンプ回路ＳＡ１で増幅する
ことで、読み出しが行われる。この際、ワード線Ｗ１−
１に印加した５Ｖは、ＭＯＳトランジスタＮＴ１がオフ
となっていることにより、ワード線Ｗ２−１以降に伝わ
ることは無い。
セルＭ１−１１から読み出しを行うために、制御信号Ｐ
／Ｒ１を”Ｈ”にして、トランジスタＮ１１をオンさ
せ、共通ソースＳ１をＧＮＤレベルに設定すると共に、
行デコーダＸＤ１からワード線Ｗ１−１に５Ｖ程度の読
み出し用電圧を印加し、列デコーダＹＤ１を介してデー
タバスＤ−ＢＵＳ−１とビット線Ｂ１−１を接続し、ビ
ット線Ｂ１−１に１Ｖ程度の電圧を印加して、その際に
流れる電流の強弱をセンスアンプ回路ＳＡ１で増幅する
ことで、読み出しが行われる。この際、ワード線Ｗ１−
１に印加した５Ｖは、ＭＯＳトランジスタＮＴ１がオフ
となっていることにより、ワード線Ｗ２−１以降に伝わ
ることは無い。
【００３８】上記読み出し動作と並行して、メモリセル
アレイブロックＢＬ２のメモリセルＭ２−２２に書き込
みを行うために、制御信号Ｐ／Ｒ２を”Ｈ”にして共通
ソースＳ２をＧＮＤレベルに設定すると共に、行デコー
ダＸＤ２によって、ワード線ＷＫ−２に１０Ｖ程度の書
き込み用高電圧を印加する。コンフィギュレーション回
路のＶＸＸの電圧値は、上記１０Ｖより若干高い１２Ｖ
程度に設定されている。レジスタＲ２、…、レジスタＲ
Ｋ−１には、”Ｌ”がセットされているので、上記１
２Ｖは、制御電圧Ｇ２〜Ｇ Ｋ−１に直接現れる。これ
により、メモリセルアレイブロックＢＬ２からＢＬ Ｋ
−１までの間にあるスイッチングＭＯＳトランジスタ群
の各トランジスタは全て導通するため、ワード線ＷＫ−
２に印加された１０Ｖは、そのまま、ワード線Ｗ２−２
に伝達される。なお、ワード線ＷＫ−２以外のワード線
ＷＫ−１、ＷＫ−３、…、ＷＫ−Ｍは、行デコーダＸＤ
２によって、全てＧＮＤレベルとなっているため、メモ
リセルアレイブロックＢＬ２のワード線Ｗ２−１、Ｗ２
−３、…、Ｗ２−Ｍも全てＧＮＤレベルとなる。このと
き、メモリセルアレイブロックＢＬ１とＢＬ２との間に
あるスイッチングＭＯＳトランジスタ群の制御電圧はＧ
ＮＤレベルとなっているため、該ＭＯＳトランジスタ群
の各トランジスタは全てオフとなっており、メモリセル
アレイブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−
Ｍの電圧が、メモリセルアレイブロックＢＬ１のワード
線に伝わることは無い。次に、制御信号ＰＧＥＮ２を”
Ｈ”にすることで、データバスＤ−ＢＵＳ−２に高電圧
が印加され、列デコーダＹＤ２を介して、ビット線Ｂ２
−２に６Ｖ程度の電圧が印加され、メモリセルＭ２−２
２に書き込みが行われる。メモリセルに正常に書き込ま
れたかどうかをベリファイするために、データバスＤ−
ＢＵＳ−２を介して、センスアンプ回路ＳＡ２を用いて
読み出しを行う。この読み出しの結果、正常に書き込み
が行われていなかったときは、再書き込みが実行され
る。
アレイブロックＢＬ２のメモリセルＭ２−２２に書き込
みを行うために、制御信号Ｐ／Ｒ２を”Ｈ”にして共通
ソースＳ２をＧＮＤレベルに設定すると共に、行デコー
ダＸＤ２によって、ワード線ＷＫ−２に１０Ｖ程度の書
き込み用高電圧を印加する。コンフィギュレーション回
路のＶＸＸの電圧値は、上記１０Ｖより若干高い１２Ｖ
程度に設定されている。レジスタＲ２、…、レジスタＲ
Ｋ−１には、”Ｌ”がセットされているので、上記１
２Ｖは、制御電圧Ｇ２〜Ｇ Ｋ−１に直接現れる。これ
により、メモリセルアレイブロックＢＬ２からＢＬ Ｋ
−１までの間にあるスイッチングＭＯＳトランジスタ群
の各トランジスタは全て導通するため、ワード線ＷＫ−
２に印加された１０Ｖは、そのまま、ワード線Ｗ２−２
に伝達される。なお、ワード線ＷＫ−２以外のワード線
ＷＫ−１、ＷＫ−３、…、ＷＫ−Ｍは、行デコーダＸＤ
２によって、全てＧＮＤレベルとなっているため、メモ
リセルアレイブロックＢＬ２のワード線Ｗ２−１、Ｗ２
−３、…、Ｗ２−Ｍも全てＧＮＤレベルとなる。このと
き、メモリセルアレイブロックＢＬ１とＢＬ２との間に
あるスイッチングＭＯＳトランジスタ群の制御電圧はＧ
ＮＤレベルとなっているため、該ＭＯＳトランジスタ群
の各トランジスタは全てオフとなっており、メモリセル
アレイブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−
Ｍの電圧が、メモリセルアレイブロックＢＬ１のワード
線に伝わることは無い。次に、制御信号ＰＧＥＮ２を”
Ｈ”にすることで、データバスＤ−ＢＵＳ−２に高電圧
が印加され、列デコーダＹＤ２を介して、ビット線Ｂ２
−２に６Ｖ程度の電圧が印加され、メモリセルＭ２−２
２に書き込みが行われる。メモリセルに正常に書き込ま
れたかどうかをベリファイするために、データバスＤ−
ＢＵＳ−２を介して、センスアンプ回路ＳＡ２を用いて
読み出しを行う。この読み出しの結果、正常に書き込み
が行われていなかったときは、再書き込みが実行され
る。
【００３９】以上のように、メモリセルアレイブロック
ＢＬ１のメモリセルから読み出しを行いつつ、メモリセ
ルアレイブロックＢＬ２のメモリセルに書き込みを行う
ことが可能となる。このように、各メモリセルアレイブ
ロック間にスイッチングＭＯＳトランジスタ群を配置す
ることで、メモリセルアレイブロックＢＬ１とＢＬ２と
を、完全に独立させて、読み出しと書き込みを同時実行
させることができる。なお、読み出しと書き込みを同時
実行させる場合を例にとり、動作説明をしたが、全く同
様に、読み出しと消去、あるいは、書き込みと消去を同
時実行させることも可能である。また、２つのメモリセ
ルアレイブロックへの書き込み動作を同時実行させるこ
とも可能なものである。更に、独立動作させるメモリセ
ルアレイブロックの設定も全く任意であり、例えば、メ
モリセルアレイブロックＢＬ２とＢＬ３とを独立動作さ
せたい場合は、レジスタＲ２（図示せず）に”Ｈ”をセ
ットし、それ以外のレジスタ、すなわち、レジスタＲ
１、Ｒ３、…、Ｒ Ｋ−１に”Ｌ”をセットすればよ
い。この場合、メモリセルアレイブロックＢＬ２とＢＬ
３との間のスイッチングＭＯＳトランジスタ群の各トラ
ンジスタがオフとなり、メモリセルアレイブロックＢＬ
２のワード線Ｗ２−１、…、Ｗ２−Ｍと、メモリセルア
レイブロックＢＬ３のワード線Ｗ３−１、…、Ｗ３−Ｍ
間が、電気的に切り離される。
ＢＬ１のメモリセルから読み出しを行いつつ、メモリセ
ルアレイブロックＢＬ２のメモリセルに書き込みを行う
ことが可能となる。このように、各メモリセルアレイブ
ロック間にスイッチングＭＯＳトランジスタ群を配置す
ることで、メモリセルアレイブロックＢＬ１とＢＬ２と
を、完全に独立させて、読み出しと書き込みを同時実行
させることができる。なお、読み出しと書き込みを同時
実行させる場合を例にとり、動作説明をしたが、全く同
様に、読み出しと消去、あるいは、書き込みと消去を同
時実行させることも可能である。また、２つのメモリセ
ルアレイブロックへの書き込み動作を同時実行させるこ
とも可能なものである。更に、独立動作させるメモリセ
ルアレイブロックの設定も全く任意であり、例えば、メ
モリセルアレイブロックＢＬ２とＢＬ３とを独立動作さ
せたい場合は、レジスタＲ２（図示せず）に”Ｈ”をセ
ットし、それ以外のレジスタ、すなわち、レジスタＲ
１、Ｒ３、…、Ｒ Ｋ−１に”Ｌ”をセットすればよ
い。この場合、メモリセルアレイブロックＢＬ２とＢＬ
３との間のスイッチングＭＯＳトランジスタ群の各トラ
ンジスタがオフとなり、メモリセルアレイブロックＢＬ
２のワード線Ｗ２−１、…、Ｗ２−Ｍと、メモリセルア
レイブロックＢＬ３のワード線Ｗ３−１、…、Ｗ３−Ｍ
間が、電気的に切り離される。
【００４０】以上のように、レジスタＲ１、…、Ｒ Ｋ
−１にセットするデータによって、独立動作する領域を
任意に設定し、また、その設定を変更することができ、
該独立動作領域間において、読み出し、書き込み、消去
を全く自由に同時実行させることができるものである。
−１にセットするデータによって、独立動作する領域を
任意に設定し、また、その設定を変更することができ、
該独立動作領域間において、読み出し、書き込み、消去
を全く自由に同時実行させることができるものである。
【００４１】これにより、１チップ・フラッシュメモリ
中にプログラム記憶部とデータ記憶部を設けることがで
き、更に、その領域設定も全く任意に行うことが可能と
なるものである。
中にプログラム記憶部とデータ記憶部を設けることがで
き、更に、その領域設定も全く任意に行うことが可能と
なるものである。
【００４２】以上で、第一の実施形態の説明を終わる。
【００４３】次に、本発明の第二の実施形態について説
明する。
明する。
【００４４】図２は、本発明の第二の実施形態の回路構
成図である。上記第一の実施形態との相違点は、メモリ
セルアレイブロック間に設けられるスイッチングＭＯＳ
トランジスタ群の構成にある。すなわち、上記第一の実
施形態においては、ＮチャネルＭＯＳトランジスタのみ
により構成していたが、これに加えて、ＰチャネルＭＯ
Ｓトランジスタ（ＰＴ１−１、…、ＰＴ１−Ｍ）、…、
（ＰＴ Ｋ−１−１、…、ＰＴ Ｋ−１−Ｍ）を並列に接
続する構成としている。また、上記の変更に基づき、各
コンフィギュレーション回路ＣＯＮ１、…、ＣＯＮ Ｋ
−１に、それぞれ、ＣＭＯＳ回路が更に１段（ＣＭ'
１、…、ＣＭ'Ｋ−１）追加されている。上記第一の実
施形態においては、スイッチングＭＯＳトランジスタ群
をＮチャネルＭＯＳトランジスタのみにより構成してい
たため、コンフィギュレーション回路への供給電圧ＶＸ
Ｘを、書き込み時のワード線電圧（１０Ｖ）より２Ｖ程
度高くする必要があったが（閾値電圧低下を防止するた
め）、本実施形態によれば、スイッチングＭＯＳトラン
ジスタ群がＣＭＯＳ構成となるため、コンフィギュレー
ション回路の供給電圧ＶＸＸを、書き込み時のワード線
電圧と同電位にすることができるものである。
成図である。上記第一の実施形態との相違点は、メモリ
セルアレイブロック間に設けられるスイッチングＭＯＳ
トランジスタ群の構成にある。すなわち、上記第一の実
施形態においては、ＮチャネルＭＯＳトランジスタのみ
により構成していたが、これに加えて、ＰチャネルＭＯ
Ｓトランジスタ（ＰＴ１−１、…、ＰＴ１−Ｍ）、…、
（ＰＴ Ｋ−１−１、…、ＰＴ Ｋ−１−Ｍ）を並列に接
続する構成としている。また、上記の変更に基づき、各
コンフィギュレーション回路ＣＯＮ１、…、ＣＯＮ Ｋ
−１に、それぞれ、ＣＭＯＳ回路が更に１段（ＣＭ'
１、…、ＣＭ'Ｋ−１）追加されている。上記第一の実
施形態においては、スイッチングＭＯＳトランジスタ群
をＮチャネルＭＯＳトランジスタのみにより構成してい
たため、コンフィギュレーション回路への供給電圧ＶＸ
Ｘを、書き込み時のワード線電圧（１０Ｖ）より２Ｖ程
度高くする必要があったが（閾値電圧低下を防止するた
め）、本実施形態によれば、スイッチングＭＯＳトラン
ジスタ群がＣＭＯＳ構成となるため、コンフィギュレー
ション回路の供給電圧ＶＸＸを、書き込み時のワード線
電圧と同電位にすることができるものである。
【００４５】次に、本発明の第三の実施形態について説
明する。
明する。
【００４６】図３は、本発明の第三の実施形態の回路構
成図である。
成図である。
【００４７】本実施形態においては、消去方式として、
ワード線負電圧印加方式を採っている。ワード線負電圧
印加消去方式とは、消去時に、ワード線に印加する電圧
を、通常方式のＧＮＤレベルから負電圧（−１０Ｖ程
度）としたものである。これにより、メモリトランジス
タのソースに印加する高電圧の電圧値のレベルダウンを
図るものであり、ソース部分に、耐圧向上のための二重
拡散を必要としない等の利点を有する。なお、消去方式
として、ワード線負電圧印加方式を採用したことに伴
い、ワード線も、負電圧消去に適した、グローバル・ワ
ード線（ＧＷ１−１、…、ＧＷ１−Ｍ）、…、（ＧＷＫ
−１、…、ＧＷＫ−Ｍ）と、ローカル・ワード線（ＬＷ
１−１、…、ＬＷ１−Ｍ）、…、（ＬＷＫ−１、…、Ｌ
ＷＫ−Ｍ）に別れた構成となっている。また、本実施形
態においては、それぞれ独立に一括消去されるメモリセ
ルアレイブロックのメモリセル数、換言すれば、ビット
線数が、ブロックによって異なっており、図において
は、メモリセルアレイブロックＢＬ１がビット線数Ｎ
本、メモリセルアレイブロックＢＬ２がビット線数Ｌ
本、…、メモリセルアレイブロックＢＬＫがビット線数
Ｊ本の例を示している。一般に、このメモリブロック構
成は、ブートブロックと呼ばれ、図１のような、メモリ
セル数が同一のブロックを並設したものは均等ブロック
と呼ばれている。なお、図３に示すブートブロック構成
を図１の構成（通常消去方式）に於いて用いることも可
能であり、逆に、図１で用いている均等ブロック構成を
図３（ワード線負電圧消去方式）に適用することも可能
である。
ワード線負電圧印加方式を採っている。ワード線負電圧
印加消去方式とは、消去時に、ワード線に印加する電圧
を、通常方式のＧＮＤレベルから負電圧（−１０Ｖ程
度）としたものである。これにより、メモリトランジス
タのソースに印加する高電圧の電圧値のレベルダウンを
図るものであり、ソース部分に、耐圧向上のための二重
拡散を必要としない等の利点を有する。なお、消去方式
として、ワード線負電圧印加方式を採用したことに伴
い、ワード線も、負電圧消去に適した、グローバル・ワ
ード線（ＧＷ１−１、…、ＧＷ１−Ｍ）、…、（ＧＷＫ
−１、…、ＧＷＫ−Ｍ）と、ローカル・ワード線（ＬＷ
１−１、…、ＬＷ１−Ｍ）、…、（ＬＷＫ−１、…、Ｌ
ＷＫ−Ｍ）に別れた構成となっている。また、本実施形
態においては、それぞれ独立に一括消去されるメモリセ
ルアレイブロックのメモリセル数、換言すれば、ビット
線数が、ブロックによって異なっており、図において
は、メモリセルアレイブロックＢＬ１がビット線数Ｎ
本、メモリセルアレイブロックＢＬ２がビット線数Ｌ
本、…、メモリセルアレイブロックＢＬＫがビット線数
Ｊ本の例を示している。一般に、このメモリブロック構
成は、ブートブロックと呼ばれ、図１のような、メモリ
セル数が同一のブロックを並設したものは均等ブロック
と呼ばれている。なお、図３に示すブートブロック構成
を図１の構成（通常消去方式）に於いて用いることも可
能であり、逆に、図１で用いている均等ブロック構成を
図３（ワード線負電圧消去方式）に適用することも可能
である。
【００４８】図３においては、消去時に負電圧がワード
線に印加されるため、スイッチングＭＯＳトランジスタ
としてＰチャネルＭＯＳトランジスタが用いられている
が、負電圧消去の場合においても、トリプルウェルプロ
セスを用いることが可能であれば、ＮチャネルＭＯＳト
ランジスタをＰウェルの中に作り込むことができ、Ｐウ
ェルの電位を、Ｐ基板とは独立に、所定の負電圧（消去
時のワード線負電圧よりも低い電圧）とすることができ
るため、図１と同様のＮチャネルＭＯＳトランジスタか
ら成るスイッチングＭＯＳトランジスタ群、或いは、図
２と同様のＣＭＯＳ構成のスイッチングＭＯＳトランジ
スタ群を用いることが可能である。
線に印加されるため、スイッチングＭＯＳトランジスタ
としてＰチャネルＭＯＳトランジスタが用いられている
が、負電圧消去の場合においても、トリプルウェルプロ
セスを用いることが可能であれば、ＮチャネルＭＯＳト
ランジスタをＰウェルの中に作り込むことができ、Ｐウ
ェルの電位を、Ｐ基板とは独立に、所定の負電圧（消去
時のワード線負電圧よりも低い電圧）とすることができ
るため、図１と同様のＮチャネルＭＯＳトランジスタか
ら成るスイッチングＭＯＳトランジスタ群、或いは、図
２と同様のＣＭＯＳ構成のスイッチングＭＯＳトランジ
スタ群を用いることが可能である。
【００４９】以下、動作について説明する。
【００５０】メモリセルアレイブロックＢＬ１中のメモ
リセルＭ１−１１から読み出しを行いつつ、メモリセル
アレイブロックＢＬ２を消去する場合を例にとり、読み
出しと消去の並行動作を説明する。
リセルＭ１−１１から読み出しを行いつつ、メモリセル
アレイブロックＢＬ２を消去する場合を例にとり、読み
出しと消去の並行動作を説明する。
【００５１】まず、グローバルワード線をブロックＢＬ
１とＢＬ２間において電気的に分離するために、レジス
タＲ１に”Ｌ”を、また、レジスタＲ２、…、Ｒ Ｋ−
１に”Ｈ”をセットする。
１とＢＬ２間において電気的に分離するために、レジス
タＲ１に”Ｌ”を、また、レジスタＲ２、…、Ｒ Ｋ−
１に”Ｈ”をセットする。
【００５２】負電圧消去方式を採る場合のワード線印加
電圧は以下の通りである。
電圧は以下の通りである。
【００５３】・読み出し時：５Ｖ、又はＧＮＤ ・書き込み時：１０Ｖ、又はＧＮＤ ・消 去 時：−１０Ｖ したがって、同時に実行される動作が何れの組み合わせ
の場合においても、グローバルワード線間を、導通又は
分離の何れか一方の状態に確定させるためには、コンフ
ィギュレーション回路への供給電圧ＶＸＸ及びＶＮＥＧ
を、例えば、１０Ｖ及び−１２Ｖ程度に設定する必要が
ある。かかる電圧の発生回路としては、チャージポンプ
回路等を用いることができる。
の場合においても、グローバルワード線間を、導通又は
分離の何れか一方の状態に確定させるためには、コンフ
ィギュレーション回路への供給電圧ＶＸＸ及びＶＮＥＧ
を、例えば、１０Ｖ及び−１２Ｖ程度に設定する必要が
ある。かかる電圧の発生回路としては、チャージポンプ
回路等を用いることができる。
【００５４】レジスタＲ１に”Ｌ”がセットされたこと
により、ブロックＢＬ１とＢＬ２間のスイッチングＭＯ
Ｓトランジスタ群ＭＯＳ１の制御電圧Ｇ１はＶＸＸ（＝
１０Ｖ）となり、該ＭＯＳトランジスタ群のＰチャネル
ＭＯＳトランジスタＰＴ１−１、…、ＰＴ１−Ｍはすべ
てオフとなる。また、他のレジスタには”Ｈ”がセット
されたことにより、ブロックＢＬ２、…、ＢＬＫ間のス
イッチングＭＯＳトランジスタ群ＭＯＳ２、…、ＭＯＳ
Ｋ−１のトランジスタはすべてオン状態となる。
により、ブロックＢＬ１とＢＬ２間のスイッチングＭＯ
Ｓトランジスタ群ＭＯＳ１の制御電圧Ｇ１はＶＸＸ（＝
１０Ｖ）となり、該ＭＯＳトランジスタ群のＰチャネル
ＭＯＳトランジスタＰＴ１−１、…、ＰＴ１−Ｍはすべ
てオフとなる。また、他のレジスタには”Ｈ”がセット
されたことにより、ブロックＢＬ２、…、ＢＬＫ間のス
イッチングＭＯＳトランジスタ群ＭＯＳ２、…、ＭＯＳ
Ｋ−１のトランジスタはすべてオン状態となる。
【００５５】まず、メモリセルＭ１−１１を読み出すた
めには、ローカルワード線ＬＷ１−１に５Ｖ程度の読み
出し用電圧を印加する必要がある。また、ブロックＢＬ
２を消去するためには、ブロックＢＬ２のすべてのロー
カルワード線ＬＷ２−１、…、ＬＷ２−Ｍを−１０Ｖ程
度の負電圧にする必要がある。ローカルワード線ＬＷ１
−１を５Ｖ程度にするためには、行デコーダＸＤ１によ
り、グローバルワード線ＧＷ１−１を５Ｖ程度にし、ロ
ーカルワード線ＬＷ１−１とグローバルワード線ＧＷ１
−１との間にあるＰチャネルＭＯＳトランジスタのゲー
ト電圧Ｌ１を、−２〜−５Ｖ程度の負電圧にする。ロー
カルワード線ＬＷ２−１、…、ＬＷ２−Ｍを−１０Ｖ程
度の負電圧にするためには、行デコーダＸＤ２により、
グローバルワード線ＧＷ２−１、…、ＧＷ２−Ｍを同様
に−１０Ｖ程度の負電圧にし、グローバルワード線ＧＷ
２−１、…、ＧＷ２−Ｍとローカルワード線ＬＷ２−
１、…、ＬＷ２−Ｍとの間にあるＰチャネルＭＯＳトラ
ンジスタのゲート電圧Ｌ２を−１０Ｖよりも若干低い電
圧、例えば−１２Ｖ程度にする必要がある。なお、他の
ブロックのグローバルワード線とローカルワード線との
間にあるＰチャネルＭＯＳトランジスタのゲート電圧Ｌ
３、…、ＬＫは、該トランジスタがオフとなる電圧、例
えば１０Ｖに設定されている。上記各ゲート電圧Ｌ１、
…、ＬＫの設定の制御は、並行動作をさせるブロックを
特定する情報と、該ブロックに於ける動作が、読み出
し、書き込み及び消去の何れであるかを示す情報とに基
づいて行われる。 以上のように、ワード線負電圧印加
消去方式を採用したフラッシュメモリに於いても、ワー
ド線を電気的に分離することが可能であり、レジスタＲ
１、…、Ｒ Ｋ−１にセットするデータによって、独立
動作する領域を任意に設定、変更することができ、該独
立動作領域間において、読み出し、書き込み、消去を全
く自由に同時実行させることができるものである。
めには、ローカルワード線ＬＷ１−１に５Ｖ程度の読み
出し用電圧を印加する必要がある。また、ブロックＢＬ
２を消去するためには、ブロックＢＬ２のすべてのロー
カルワード線ＬＷ２−１、…、ＬＷ２−Ｍを−１０Ｖ程
度の負電圧にする必要がある。ローカルワード線ＬＷ１
−１を５Ｖ程度にするためには、行デコーダＸＤ１によ
り、グローバルワード線ＧＷ１−１を５Ｖ程度にし、ロ
ーカルワード線ＬＷ１−１とグローバルワード線ＧＷ１
−１との間にあるＰチャネルＭＯＳトランジスタのゲー
ト電圧Ｌ１を、−２〜−５Ｖ程度の負電圧にする。ロー
カルワード線ＬＷ２−１、…、ＬＷ２−Ｍを−１０Ｖ程
度の負電圧にするためには、行デコーダＸＤ２により、
グローバルワード線ＧＷ２−１、…、ＧＷ２−Ｍを同様
に−１０Ｖ程度の負電圧にし、グローバルワード線ＧＷ
２−１、…、ＧＷ２−Ｍとローカルワード線ＬＷ２−
１、…、ＬＷ２−Ｍとの間にあるＰチャネルＭＯＳトラ
ンジスタのゲート電圧Ｌ２を−１０Ｖよりも若干低い電
圧、例えば−１２Ｖ程度にする必要がある。なお、他の
ブロックのグローバルワード線とローカルワード線との
間にあるＰチャネルＭＯＳトランジスタのゲート電圧Ｌ
３、…、ＬＫは、該トランジスタがオフとなる電圧、例
えば１０Ｖに設定されている。上記各ゲート電圧Ｌ１、
…、ＬＫの設定の制御は、並行動作をさせるブロックを
特定する情報と、該ブロックに於ける動作が、読み出
し、書き込み及び消去の何れであるかを示す情報とに基
づいて行われる。 以上のように、ワード線負電圧印加
消去方式を採用したフラッシュメモリに於いても、ワー
ド線を電気的に分離することが可能であり、レジスタＲ
１、…、Ｒ Ｋ−１にセットするデータによって、独立
動作する領域を任意に設定、変更することができ、該独
立動作領域間において、読み出し、書き込み、消去を全
く自由に同時実行させることができるものである。
【００５６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各ワード線に、消去ブロック単位に、単純なスイ
ッチング・トランジスタをシリーズに挿入することによ
り、レイアウト面積の増加を極力抑えつつ、読み出し、
書き込み、消去を全く独立して行うことのできるメモリ
ブロックを自由に選択し、変更することができる、極め
て有用な不揮発性半導体記憶装置を実現することができ
るものである。また、本発明によれば、ワード線を電気
的に分離し、ワード線の負荷容量が減少するため、読み
出し速度を上げることができる。例えば、図１におい
て、ブロックＢＬ１を、読み出し専用のプログラム（命
令コード）記憶部、ブロックＢＬ２〜ＢＬＫを、書き込
み、消去が行われるデータ記憶部とすれば、行デコーダ
ＸＤ１が駆動するワード線の負荷容量が減少するため、
ワード線の遷移速度を上げることができ、プログラム記
憶部の読み出し速度を上げることも可能になる。
れば、各ワード線に、消去ブロック単位に、単純なスイ
ッチング・トランジスタをシリーズに挿入することによ
り、レイアウト面積の増加を極力抑えつつ、読み出し、
書き込み、消去を全く独立して行うことのできるメモリ
ブロックを自由に選択し、変更することができる、極め
て有用な不揮発性半導体記憶装置を実現することができ
るものである。また、本発明によれば、ワード線を電気
的に分離し、ワード線の負荷容量が減少するため、読み
出し速度を上げることができる。例えば、図１におい
て、ブロックＢＬ１を、読み出し専用のプログラム（命
令コード）記憶部、ブロックＢＬ２〜ＢＬＫを、書き込
み、消去が行われるデータ記憶部とすれば、行デコーダ
ＸＤ１が駆動するワード線の負荷容量が減少するため、
ワード線の遷移速度を上げることができ、プログラム記
憶部の読み出し速度を上げることも可能になる。
【図１】本発明の第一の実施形態の構成図である。
【図２】本発明の第二の実施形態の構成図である。
【図３】本発明の第三の実施形態の構成図である。
【図４】従来の不揮発性半導体記憶装置の構成図であ
る。
る。
【図５】従来の不揮発性半導体記憶装置の構成図であ
る。
る。
【図６】従来の不揮発性半導体記憶装置の構成図であ
る。
る。
ＢＬ１、… メモリセルアレイブロック Ｗ１−１、… ワード線 ＧＷ１−１、… グローバルワード線 ＬＷ１−１、… ローカルワード線 Ｂ１−１、… ビット線 Ｓ１、… 共通ソース ＹＤ１、… 列デコーダ Ｄ−ＢＵＳ−１ データバス Ｄ−ＢＵＳ−２ データバス ＳＶ１、… ソース印加電圧選択出力回路 ＭＯＳ１、… スイッチングＭＯＳトランジスタ群 ＸＤ１、ＸＤ２ 行デコーダ Ｇ１、… ゲート制御電圧 ＣＯＮ１、… コンフィギュレーション回路 Ｒ１、… レジスタ ＣＭ１、… ＣＭＯＳ回路 ＣＭ'１、… ＣＭＯＳ回路
Claims (3)
- 【請求項１】 電気的に情報の書き込み、消去及び読み
出しが可能な不揮発性メモリトランジスタがマトリクス
状に配列され、同一行のトランジスタのコントロールゲ
ートが共通接続されてワード線を構成し、同一列のトラ
ンジスタのドレインが共通接続されてビット線を構成
し、すべてのトランジスタのソースが共通接続されたメ
モリセルアレイブロックであって、入力アドレス信号の
所定部分の信号値に応じて、上記複数のビット線を選択
的にデータバスに接続するビット線選択回路と、上記共
通接続されたソースに、書き込み時、消去時及び読み出
し時の所定印加電圧を選択的に出力するソース印加電圧
選択出力回路とを有する構成のメモリセルアレイブロッ
クを、単一集積回路上に複数個有する不揮発性半導体記
憶装置に於いて、 上記各ブロックの複数のワード線は、各ブロック間に設
けられる複数のスイッチング・トランジスタを介して、
それぞれ、隣接ブロックの対応するワード線に接続さ
れ、 入力アドレス信号の他の所定部分の信号値に応じて所定
のワード線選択信号を出力するワード線選択回路を２個
有し、 上記複数個のブロックの内、所定の２個のブロックの各
ワード線が、それぞれ、対応する上記ワード線選択回路
に接続され、 更に、上記ビット線選択回路が、入力アドレス信号の上
記所定部分の信号値に応じて選択されたビット線を、２
組のデータバスに択一的に接続する構成であることを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 上記各ブロック間に設けられる複数のス
イッチング・トランジスタのゲートは、各ブロック間毎
に、それぞれ共通接続され、それぞれ、所定のトランジ
スタ・オン電圧またはオフ電圧が印加されることを特徴
とする、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 その記憶内容を変更可能な記憶回路と、
該記憶回路の記憶内容に応じて、上記トランジスタ・オ
ン電圧またはオフ電圧を選択的に出力するトランジスタ
・スイッチング電圧出力回路とを設けて成ることを特徴
とする、請求項２に記載の不揮発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30226996A JPH10144086A (ja) | 1996-11-14 | 1996-11-14 | 不揮発性半導体記憶装置 |
| US08/947,086 US6081450A (en) | 1996-11-14 | 1997-10-08 | Non-volatile semiconductor memory device in which read, write and erase operations can be simultaneously performed in different memory cell array blocks |
| TW086114962A TW355844B (en) | 1996-11-14 | 1997-10-13 | Non-volatile semiconductor memory device |
| DE69726698T DE69726698T2 (de) | 1996-11-14 | 1997-10-23 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP97308480A EP0843316B1 (en) | 1996-11-14 | 1997-10-23 | Non-volatile semiconductor memory device |
| KR1019970063579A KR100287131B1 (ko) | 1996-11-14 | 1997-11-14 | 비휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30226996A JPH10144086A (ja) | 1996-11-14 | 1996-11-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144086A true JPH10144086A (ja) | 1998-05-29 |
Family
ID=17906986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30226996A Pending JPH10144086A (ja) | 1996-11-14 | 1996-11-14 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6081450A (ja) |
| EP (1) | EP0843316B1 (ja) |
| JP (1) | JPH10144086A (ja) |
| KR (1) | KR100287131B1 (ja) |
| DE (1) | DE69726698T2 (ja) |
| TW (1) | TW355844B (ja) |
Cited By (11)
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| US6465818B1 (en) | 1999-01-11 | 2002-10-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of performing data writing or erasing operation and data reading operation in parallel |
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| KR100560634B1 (ko) * | 1999-01-13 | 2006-03-16 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| KR100632330B1 (ko) | 2003-10-10 | 2006-10-11 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| JP2007128633A (ja) * | 2005-10-07 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びこれを備えた送受信システム |
| JP2007157331A (ja) * | 2007-03-16 | 2007-06-21 | Ricoh Co Ltd | 複合化フラッシュメモリ及びそれを搭載した携帯用機器 |
| US8687409B2 (en) | 2011-05-31 | 2014-04-01 | Panasonic Corporation | Variable resistance nonvolatile memory device |
| US9082515B2 (en) | 2011-05-24 | 2015-07-14 | Panasonic Intellectual Property Management Co., Ltd. | Variable resistance nonvolatile memory device and driving method of variable resistance nonvolatile memory device |
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| US6240040B1 (en) * | 2000-03-15 | 2001-05-29 | Advanced Micro Devices, Inc. | Multiple bank simultaneous operation for a flash memory |
| US6851026B1 (en) | 2000-07-28 | 2005-02-01 | Micron Technology, Inc. | Synchronous flash memory with concurrent write and read operation |
| KR100368590B1 (ko) * | 2000-04-17 | 2003-01-24 | 삼성전자 주식회사 | 비등분할 메모리 블록을 가진 반도체 메모리 장치 |
| US6594194B2 (en) * | 2001-07-11 | 2003-07-15 | Sun Microsystems, Inc. | Memory array with common word line |
| US7184307B2 (en) * | 2001-08-28 | 2007-02-27 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing program disturbance according to partial programming |
| US7177197B2 (en) | 2001-09-17 | 2007-02-13 | Sandisk Corporation | Latched programming of memory and method |
| US6741502B1 (en) | 2001-09-17 | 2004-05-25 | Sandisk Corporation | Background operation for memory cells |
| US20050185465A1 (en) * | 2003-03-11 | 2005-08-25 | Fujitsu Limited | Memory device |
| US7058754B2 (en) * | 2003-12-22 | 2006-06-06 | Silicon Storage Technology, Inc. | Nonvolatile memory device capable of simultaneous erase and program of different blocks |
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| WO2010090691A2 (en) * | 2009-02-09 | 2010-08-12 | Rambus Inc. | Multiple plane, non-volatile memory with synchronized control |
| KR102586179B1 (ko) * | 2018-10-04 | 2023-10-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN112634955A (zh) * | 2019-09-24 | 2021-04-09 | 长鑫存储技术有限公司 | Dram存储器 |
| JP2023141465A (ja) * | 2022-03-24 | 2023-10-05 | キオクシア株式会社 | 半導体記憶装置 |
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|---|---|---|---|---|
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