KR100207503B1 - 액티브 어레이 전원 공급회로 - Google Patents

액티브 어레이 전원 공급회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 액티브 어레이 전원 공급 회로에 관한 것으로, 회로는 차동증폭부, 제어신호부, VCCA공급부, D-AMP 인에이블 신호부 및 피드백 신호부를 포함하여 구성되어 있다. 메모리 셀로 공급되는 전원인 VCCA의 전압 레벨이 센스 앰프의 동작시 감소되는 것을 방지하기 위하여 센스 앰프 동작시 차동증폭부(401)의 기준 전압인 VREFA보다 낮은 전압 레벨을 나타내는 소정의 전압 신호(V1)를 차동증폭부(401)에 인가하도록 하여 전형적으로 발생되는 VCCA의 전압 레벨 감소를 보다 빨리 정상 레벨로 회복시키고 있다. 차동증폭부(401)로 인가되는 제어 신호는 D-AMP인에이블 신호부(404)에서 발생되는 것으로 센스 앰프가 인에이블되는 시점보다 액티브 어레이 전원 공급 회로에 의한 지연 시간 만큼 빨리 액티브된다. 이와 같은 액티브 어레이 전원 공급 회로는 VCCA 딥을 감소시키고 그에 따라 비트 라인의 회복 시간을 단축시키게 되어 반도체 메모리 장치의 고속 동작에 유리하게 된다.

Description

액티브 어레이 전원 공급 회로
본 발명은 전원 공급 회로에 관한 것으로 특히 반도체 메모리 장치에서 메모리 셀 어레이에 공급되는 액티브 어레이 전원 공급 회로에 관한 것이다.
반도체 메모리 장치에서 메모리 셀에 공급되는 어레이 전원은 셀(cell)에 저장된 데이타를 감지(sensing)할 때 발생되는 동작 전류를 감소시키고 셀 캐패시터에 가해지는 전계를 감소시킴으로써 셀 캐패시터를 구성하는 유전 물질이 스트레스를 적게 받도록 하기 위한 것으로, 반도체 메모리 장치의 외부로부터 공급되는 전원의 전압 레벨을 낮추어 공급함으로써 메모리 셀의 스토리지 캐패시터에 가해지는 전계를 감소시키도록 한다.
어레이 전원 공급 회로에는 스탠바이(standby) 어레이 전원 공급 회로와 액티브(active) 액티브 어레이 전원 공급 회로가 있는데, 스탠바이 어레이 공급 회로는 항시 작동하는 것임에 반하여 액티브 어레이 전원 공급 회로는 반도체 메모리 장치가 정상 동작 모드인 경우에만 작동하게 된다.
도 1은 액티브 어레이 전원 공급 회로의 응용예를 나타낸 도면으로, 반도체 메모리 장치의 셀 동작에 관련된 회로도이다. 반도체 메모리 셀은 각각 액세스 트랜지스터(102, 135)와 스토리지 캐패시터(103, 136)로 구성되고, 이퀄라이저는 NMOS 트랜지스터들(105, 106, 107, 131, 132, 133)로 구성되어 있으며 이퀄라이저 제어 신호 PEQ에 의해 제어되는 것으로서, 비트 라인 BL과 반전 비트 라인 /BL은 센싱 동작이 이루어지지 않는 경우 이퀄라이저에 의하여 VCCA/2의 전압 레벨을 유지하게 된다. 참조 부호 107, 108 및 125, 126은 고립 트랜지스터를 나타내며, 센스 증폭기(Sense Amplifier: 이하 SA라 한다)는 크로스 커플된 NMOS 래치 트랜지스터들(111, 112)로 이루어진 N-SA, 크로스 커플된 PMOS 트랜지스터들(109, 110)로 이루어진 P-SA, NMOS 트랜지스터들(121, 122, 123), LA 드라이버 트랜지스터(141), /LA 드라이버 트랜지스터(142)로 구성되어 있으며, 비트 라인에서 독출된 전압 신호를 외부로 전달할 구동 능력을 가진 전압 레벨로 증폭한다. 워드 라인 WL은 일정한 개수의 액세스 트랜지스터를 동시에 선택하기 위하여 다수의 액세스 트랜지스터의 게이트에 공통으로 접속되어 있다.
이와 같은 회로에서, LA 드라이버 트랜지스터(141)가 턴온되어 P-SA가 센싱을 시작하게 되면 액티브 어레이 전원 공급 회로에 의해 공급되는 VCCA 전압이 비트 라인(BL)으로 공급된다. 이때 VCCA를 공급하는 라인에는 다수의 BL이 연결되므로 비트 라인 캐패시턴스에 의해 VCCA의 전압 레벨이 낮아지게 된다.
VCCA이 일정하게 유지되지 아니하고 위에서 설명한 바와 같은 이유로 전압 레벨이 하강하게 되면, 메모리 장치의 오동작의 원인이 된다. 따라서, VCCA의 전압 레벨을 일정하게 유지시켜 줄 수 있는 액티브 어레이 전원 공급 회로가 필요하다.
도 2는 종래 기술에 따른 액티브 어레이 전원 공급 회로의 블럭도로서, 차동증폭부(201), 제어 신호부(202), VCCA 공급부(203)로 구성되어 있으며, VCCA의 공급 라인에 나타나는 전압을 피드백 신호로 입력하여 제어하는 방식을 사용하고 있다. 차동증폭부(201)는 소정의 어레이 기준 전압(이하 VREFA라 한다)과 메모리 셀로 공급되는 어레이 전원 전압(이하 VCCA라 한다) 및 DRA12 신호를 입력하여, DRA12 신호가 액티브된 경우에 VREFA와 VCCA신호의 차이에 따른 전압 레벨을 출력하고, 제어 신호부(202)는 아날로그 형태의 차동증폭부(201)의 출력을 로직 형태의 신호로 전환하여 출력하며, VCCA 공급부(203)는 제어 신호부(202)의 출력에 따라 메모리 셀로 공급되는 전원 전압인 VCCA가 외부로부터 공급되는 전원 전압(이하 VCC)으로 승압시키게 된다. 차동증폭부(201)의 인에이블 신호로서 인가되는 DRA12 신호는 PR 신호가 액티브된 시점에서 소정 시간 지연되어 액티브되고 PR 신호가 디액티브된 시점에서 소정 시간 지연되어 디액티브되는 신호이다. DRA12 신호의 기준이 되는 PR 신호는 반도체 메모리 장치의 외부에서 입력되는 로우 어드레스 스트로브 신호(이하 /RAS 신호라 한다)를 기준으로 발생되는 신호로서 /RAS 신호가 액티브되는 시점에서 소정 시간 지연되어 액티브되고 /RAS 신호가 디액티브된 시점에서 소정 시간 지연되어 디액티브되는 특성을 갖는다.
도 3은 종래 기술에 따른 액티브 어레이 전원 공급 회로에서의 /RAS 신호가 액티브인 경우에 각 신호들의 파형을 시뮬레이션하여 나타낸 도면이고, 도 4는 반도체 메모리 장치에서의 신호들의 흐름을 나타내기 위한 블럭도이다.
도 4를 참조하면, 반도체 메모리 장치의 외부에서 인가되는 로우 어드레스(RA)는 RA 버퍼(210)에 의해 버퍼링된 후 로우 프리디코더(211)로 인가된다. 로우 어드레스 스트로브 신호(Row Address Strobe: 이하 /RAS 라 한다)는 /RAS 버퍼(213)에 의하여 버퍼링되어 출력된다. RA 버퍼의 출력은 로우 프리디코더(211)에서 프리 디코드되고 로우 디코더에서 디코딩되어 워드 라인(WL)으로 인가된다. /RAS 버퍼(213)의 출력 신호인 PR은 로우 프리디코더(211)에서 소정 기간 지연되어 DRA12 신호로서 출력된다. 지연부(214)는 PR을 소정 기간 지연하여 PSE 신호를 출력하고 센싱 인에이블 신호부(215)는 DRA12 신호와 PSE 신호를 입력하여 PS를 출력하고 SA 인에이블 신호부(216)는 PS를 소정 시간 지연하여 LANG 신호를 출력하고 이를 반전하여 LAPG 신호를 출력한다. LANG 신호는 /LA 드라이버 트랜지스터(132)의 게이트에 인가되고 LAPG 신호는 LA 드라이버 트랜지스터(131)의 게이트로 인가된다.
도 5는 도 4에 도시된 센싱 인에이블 신호부의 구체적인 회로도이다. 도 5를 참조하면, 지연부(214)의 출력인 PSE 신호는 인버터들(230, 231, 232, 233, 234, 235, 236, 234)에 의해서 지연 반전되며 NAND 게이트(238) 및 인버터(239)에 의하여 인버터(237)의 출력 신호와 PSE 신호의 논리합 동작이 이루어지고 NAND 게이트(240)와 인버터(241)에 의하여 인버터(239)의 출력과 DRA12 신호의 논리합이 수행되어 PS 신호를 출력하게 된다.
다시 도 2를 참조하면, 종래의 액티브 어레이 전원 공급 회로는 VCCA가 P-SA가 인에이블되어 센싱 동작이 수행되는 경우에 전압 레벨이 감소한다는 점에 착안하여, P-SA를 동작시키는 LAPG 신호와 연동 되어 있는 DRA12 신호를 도 2에 도시한 차동증폭부(201)의 인에이블 신호로 인가한 것이다. 그러나, 이와 같은 종래의 액티브 어레이 전원 공급 회로는, 도 3의 시뮬레이션 파형도에서 나타난 바와 같이, 피드백 되어 인가되는 VCCA의 전압 레벨의 감소가 차동증폭부(201) 및 제어 신호부(202)에 의하여 인식되어 노드 205의 로직이 액티브로 되기까지 상당한 시간 지연이 발생하게 된다. 따라서, VCCA 전압 레벨은 VCCA 공급부(203)가 액티브되어 전압 레벨을 상승시키기 전까지는 지속적으로 전압 레벨이 감소하게 되어 도 3에 도시한 바와 같이 VCCA 딥(dip)이 커지는 문제점이 있다. VCCA 딥이 크면 반도체 메모리 셀 어레이의 스토리지 캐패시터를 VCCA 레벨로 회복(restore)시키는 시간이 증가하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 메모리 장치에서 P-SA 센싱 동작시 반도체 메모리 셀 어레이로 공급되는 전원인 VCCA의 전압 레벨의 하강 폭을 감소시킬 수 있는 액티브 어레이 전원 공급 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치에서 셀 스토리지 캐패시터의 회복 시간을 단축시킬 수 있는 액티브 어레이 전원 공급 회로를 제공하는 것이다.
도 1은 액티브 어레이 전원 공급 회로의 응용예를 나타낸 도면이다.
도 2는 종래 기술에 따른 액티브 어레이 전원 공급 회로의 블럭도이다.
도 3은 종래 기술에 따른 액티브 어레이 전원 공급 회로를 시뮬레이션한 각 신호들의 파형도이다.
도 4는 반도체 메모리 장치에서의 신호들의 흐름을 나타내기 위한 블럭도이다.
도 5는 도 4의 센싱 인에이블 신호부의 구체적인 회로도이다.
도 6은 본 발명에 따른 액티브 어레이 전원 공급 회로의 블럭도이다.
도 7은 도 6에 도시한 피드백 신호부의 구체적인 회로도이다.
도 8은 도 6에 도시된 D-AMP 인에이블 신호부의 구체적인 회로도이다.
도 9는 도 8에 도시한 PVCAE 신호부의 구체적인 회로도이다.
도 10은 도 7에 도시한 PVCAED 신호부의 구체적인 회로도이다.
도 11은 도 6에 도시된 차동증폭부, 제어 신호부 및 VCCA 공급부를 구체적으로 나타낸 회로도이다.
도 12는 본 발명에 따른 액티브 어레이 전원 공급 회로에서의 각 신호들의 타이밍도이다.
도 13은 본 발명에 따른 액티브 어레이 전원 공급 회로에서 각 신호들을 시뮬레이션한 결과를 나타낸 파형도이다.
도면의 주요 부분에 대한 부호의 설명
401...차동 증폭부 402...제어 신호부
403...VCCA 공급부 404...D-AMP 인에이블 신호부
410...피드백 신호부
상기 목적을 달성하기 위하여 본 발명에 따른 액티브 어레이 전원 공급 회로는 메모리 셀 어레이를 포함하고, 데이타가 전달되는 비트 라인, 비트 라인에 연결된 센스 앰프를 포함하는 반도체 메모리 장치에 있어서, 2개의 입력 단자를 구비하고 그 하나의 입력 단자로는 소정의 기준 전압 VREFA가 인가되어 다른 입력 단자로 수신되는 입력 신호와 VREFA의 차이를 증폭하여 출력하는 차동증폭부; 상기 메모리 셀 어레이로 인가되는 어레이 전원 VCCA를 피드백 하여 입력하고 상기 VREFA 보다 낮은 전압 레벨을 갖는 소정의 전압 신호 V1을 입력하여 상기 센스 앰프가 액티브되는 시점에서는 V1을 출력하고 그로부터 소정 기간 경과 후에는 VCCA를 출력하여 상기 차동증폭부의 다른 입력 단자로 인가하는 피드백 신호부; 아날로그 형태의 상기 차동증폭부의 출력을 로직 레벨의 신호로 변환하여 전원 공급 제어 신호를 출력하는 제어 신호부; 상기 전원 공급 제어 신호가 액티브되는 경우에 상기 어레이 전원 VCCA를 소정의 공급 전원 전압 레벨로 승압시키는 VCCA 공급부; 및 상기 센스 앰프가 액티브되는 시점보다 소정 기간 빨리 액티브되는 신호를 상기 차동증폭부의 인에이블 신호로서 인가하는 D-AMP 인에이블 신호부를 포함하여 구성된다.
D-AMP 인에이블 신호부는 반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호를 버퍼링하여 소정 기간 지연한 신호인 PSF 신호와 반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호와 로우 어드레스에 연동되어 액티브되는 DRA12 신호를 로직 AND 하여 PVCAE 신호를 출력하는 PVCAE 신호부와 상기 PVCAE 신호부의 출력과 상기 DRA12 신호를 로직 AND 하기 위한 NAND 게이트 및 인버터로 구성된다. 피드백 신호부는 PVCAE 신호를 소정 기간 지연하는 PVCAED 신호부; PVCAED 신호와 상기 PVCAE 신호를 로직 NAND 하여 출력하는 NAND 게이트; NAND 게이트의 출력에 연결된 PMOS 풀업 트랜지스터 및 NMOS 풀다운 트랜지스터를 구비하며, PMOS 풀업 트랜지스터의 드레인은 VCCA에 연결되고 NMOS 풀다운 트랜지스터는 VREFA 보다 낮은 전압 레벨을 갖는 V1에 연결되어 있다.
이어서 첨부한 도면을 이용하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 6은 본 발명에 따른 액티브 어레이 전원 공급 회로의 블럭도로서, 차동증폭부(401), 제어 신호부(402), VCCA 공급부(403), 피드백 신호부(410) 및 D-AMP 인에이블 신호부(404)로 구성되어 있다. D-AMP 인에이블 신호부(404)는 DRA12 신호를 그대로 인가하는 것이 아니라, 종래 기술에서 반도체 메모리 셀 어레이에서 데이타를 감지하기 위하여 LA 드라이버 및 /LA 드라이버를 제어하는 신호인 LAPG 및 LANG 신호를 발생하는 과정에서 발생되는 PSF 신호를 이용하고 있다.(도 5 참조) PSF 신호는 반도체 메모리 장치의 외부로부터 인가되는 /RAS(로우 어드레스 스트로브 신호) 신호가 버퍼링되고 소정 기간 지연되어 발생되는 신호이며, DRA12 신호는 /RAS 신호 및 반도체 메모리 장치의 외부로부터 인가되는 로우 어드레스(RA)에 연동되어 액티브되는 신호이다. 도 8은 이와 같은 D-AMP 인에이블 신호부를 구체적으로 나타낸 회로도로서, PVCAE 신호부(421), NAND 게이트(422) 및 인버터(423)로 이루어져 있다. 도 9는 도 8에 도시된 PVCAE 신호부(421)의 구체적인 회로도로서, NAND 게이트(431) 및 인버터(432)는 PSF 신호와 DRA12 신호를 로직 AND 하여 PVCAE 신호를 출력한다. PVCAE 신호와 DRA12 신호는 도 8에 도시한 바와 같이, NAND 게이트(422)와 인버터(423)에 의하여 로직 AND 되어 PDE 신호를 출력하여 이를 도 6에 도시한 바와 같이 차동증폭부(401)의 인에이블 신호로서 인가한다. 이와 같이 차동증폭부(401)를 인에이블시키는 신호인 PDE는, 도 4 및 도 5에 나타낸 바와 같이, 센싱 인에이블 신호인 PS가 액티브되는 시점보다 빠른 시점에서 액티브되는 신호인 PSF 사용함으로써 반도체 메모리 장치의 센스 앰프가 액티브되는 시점 보다 빨리 차동증폭부가 인에이블되도록 하였다.
다시 도 6을 참조하면, 피드백 신호부(410)는 PVCAE 신호(도 8 및 도 9 참조)에 따라 메모리 셀의 어레이 전원인 VCCA 와 차동증폭부(401)의 기준 전압인 VREFA보다 낮은 전압 레벨을 갖는 V1 중 어느 하나를 택일하여 차동증폭부(401)로 인가한다. 도 7은 이와 같은 피드백 신호부(410)의 구체적인 회로도로서 PVCAED 신호부(441), NAND 게이트(442), PMOS 트랜지스터(443) 및 NMOS 트랜지스터(444)를 포함한다. 도 11은 도 7에 도시된 PVCAED 신호부를 구체적으로 나타낸 것으로 지연 기능을 수행하는 다수의 인버터들(451, 452, 453, 454)과 NAND 게이트(455) 및 인버터(456)로 구성되어 있다. PVCAE 신호는 도 8 및 도 9에서 알 수 있는 바와 같이, 반도체 메모리 셀 어레이에서 센싱 인에이블이 되기 이전에 액티브되는 신호이다. 도 7을 참조하면, PVCAE 신호는 PVCAED 신호부(441)에 의하여 소정 기간 지연되어 PVCAED 신호로 출력되고 PVCAED신호는 PVCAE 신호와 NAND 게이트(442)에 의하여 논리곱되어 PMOS 풀업 트랜지스터(443)의 게이트 및 NMOS 풀다운 트랜지스터(444)의 게이트로 인가된다. 그리하여, NAND 게이트(442)의 출력이 로직 하이인 경우에는 NMOS 트랜지스터(444)가 온되어 V1이 출력되고, NAND 게이트(442)의 출력이 로직 로우인 경우에는 PMOS 트랜지스터(443)가 온되어 셀 어레이로 공급되는 전원인 VCCA가 피드백되어 차동증폭부(401)로 인가되도록 되어 있다. 도 10을 참조하면, PVCAED 신호부(441)는 다수의 인버터들(451, 452, 453, 454)에 의하여 소정 기간 지연하고, NAND 게이트(455) 및 인버터(456)에 의하여 논리합하여 PVCAED 신호를 출력한다. 따라서, NAND 게이트(442)의 출력은 메모리 셀 어레이가 센싱 인에이블될 때 액티브되며,(도 4, 도 5, 도 7, 도 10 참조) 그에 따라 피드백 신호부(410)는, 메모리 셀 어레이가 센싱 인에이블되어 셀 어레이로 공급되는 전원 전압 VCCA가 전압 강하되는 시점보다 VCCA 회로 자체 지연 시간 만큼 빠른 시점에서, 차동증폭부(401)의 기준 전압인 VREFA보다 낮은 전압 레벨을 갖는 V1을 차동증폭부(401)로 인가하게 된다.
도 11은 도 6에 도시된 차동증폭부, 제어 신호부 및 VCCA 공급부를 구체적으로 나타낸 회로도로서, 차동증폭부(401)는 PMOS 트랜지스터들(501, 502)로 구성된 전류 미러(current mirror)와 2개의 NMOS 트랜지스터들(503, 504) 및 PDE 신호를 게이트로 입력하고 소스가 접지(VSS)에 연결되어 있는 NMOS 트랜지스터(505)로 구성되어 있다. 제어 신호부(402)는 차동증폭부(401)의 출력을 반전하는 인버터(511), 인버터(511)의 출력에 의하여 게이팅되는 NMOS 트랜지스터(514)를 포함하며, NMOS 트랜지스터(514)의 드레인은 PMOS 트랜지스터들(512, 513)로 이루어진 노드에 연결되어 있다. NMOS 트랜지스터(520)의 게이트는 PMOS 트랜지스터들(515, 516)과 NMOS 트랜지스터들(517, 518, 519)에 의하여 인버터(511)의 출력이 반전되어 인가된다. 따라서, 노드 406의 전압 레벨이 인버터(511)의 트립포인트(Trip point)보다 높으면 NMOS 트랜지스터(514)의 게이트는 로직 로우가 되고 노드 407은 로직 하이가 되어 VCCA 공급부(403)의 PMOS 구동 트랜지스터(541)가 오프이므로 캐패시터(542)에 축적되어 있는 전하에 의하여 나타나는 전압이 VCCA로서 메모리 셀 어레이로 인가된다. 반면에, 노드 406의 전압 레벨이 인버터(511)의 트립포인트보다 낮으면 노드 407은 로직 로우가 되어 VCCA 공급부(403)의 PMOS 구동 트랜지스터(541)가 턴온되어 메모리 셀로 공급되는 전원은 VCC 레벨로 승압된다.
도 12는 본 발명에 따른 액티브 어레이 전원 공급 회로에서의 각 신호들의 타이밍도이고, 도 13은 본 발명에 따른 액티브 어레이 전원 공급 회로에서 각 신호들을 시뮬레이션한 결과를 나타낸 파형도이다. 도 12에서 알 수 있는 바와 같이 액티브 어레이 전원 공급 회로의 각부 신호들은 /RAS, PR 및 DRA12 신호들에 근거하여 일련의 과정을 거쳐 발생되고 있다. 이는 VCCA 전압 레벨이 전형적으로 반도체 메모리 셀 동작중 P-SA 센싱 동작에서 발생한다는 사실에 근거한 것이며, 외부로부터 인가되는 /RAS 신호에 트리거(trigger)되어 이루어지는 반도체 메모리 셀 동작과 그에 수반되어 발생되는 전압 레벨 강하를 방지하기 위한 것이다. 도 13을 참조하면, 본 발명에 따른 액티브 어레이 전원 공급 회로는 종래 기술에 비하여 VCCA 딥이 감소하였으며(도 3에 도시된 종래 기술의 시뮬레이션 결과와 대비하여 볼 때 0.17 V 감소하였음), 그에 따라 비트 라인의 회복 시간도 2.25 V를 기준으로 할 때63.5 ns로 되어 5.5 ns의 개선 효과가 있다.
상술한 바와 같이, 본 발명에 따른 액티브 어레이 전원 공급 회로는 메모리 셀 어레이로 공급되는 전원의 전압 레벨을 일정하게 유지시키며, 특히 센스 앰프가 동작시 비트 라인으로 공급되는 전원 전압 레벨에 나타나는 VCCA 딥을 감소시키고 그에 의하여 비트 라인의 회복 시간을 단축시키는 이점이 있다. 비트 라인의 회복 시간이 단축되면 메모리의 고속 동작에 유리하게 된다.

Claims (7)

  1. 메모리 셀 어레이를 포함하고, 데이타가 전달되는 비트 라인, 비트 라인에 연결된 센스 앰프를 포함하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이로 인가되는 어레이 전원 VCCA를 소정의 기준 전압 VREFA의 차이를 증폭하여 출력하는 차동증폭부;
    아날로그 형태의 상기 차동증폭부의 출력을 로직 레벨의 신호로 변환하여 전원 공급 제어 신호를 출력하는 제어신호부;
    상기 전원 공급 제어 신호가 액티브되는 경우에 상기 어레이 전원 VCCA를 소정의 공급 전원 전압 레벨로 승압시키는 VCCA 공급부; 및
    상기 센스 앰프가 액티브되는 시점보다 소정 기간 빨리 액티브되는 신호를 상기 차동증폭부의 인에이블 신호로서 인가하는 D-AMP 인에이블 신호부를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  2. 제1항에 있어서, 상기 D-AMP 인에이블 신호부는
    반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호를 버퍼링하여 소정 기간 지연한 신호인 PSF 신호와 반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호와 로우 어드레스에 연동되어 액티브되는 DRA12 신호를 로직 AND 하여 출력하는 PVCAE 신호부;
    상기 PVCAE 신호부의 출력과 상기 DRA12 신호를 로직 NAND 하여 출력하는 제1 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력을 반전하는 제1 인버터를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  3. 제2항에 있어서, 상기 PVCAE 신호 발생부는 상기 PSF 신호와 상기 DRA12 신호를 로직 NAND하는 제2 NAND 게이트; 및
    상기 제2 NAND 게이트의 출력을 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  4. 메모리 셀 어레이를 포함하고, 데이타가 전달되는 비트 라인, 비트 라인에 연결된 센스 앰프를 포함하는 반도체 메모리 장치에 있어서,
    2개의 입력 단자를 구비하고 그 하나의 입력 단자로는 소정의 기준 전압 VREFA가 인가되어 다른 입력 단자로 수신되는 입력 신호와 VREFA의 차이를 증폭하여 출력하는 차동증폭부;
    상기 메모리 셀 어레이로 인가되는 어레이 전원 VCCA를 피드백하여 입력하고 상기 VREFA 보다 낮은 전압 레벨을 갖는 소정의 전압 신호 V1을 입력하여 상기 센스 앰프가 액티브되는 시점에서는 V1을 출력하고 그로부터 소정 기간 경과 후에는 VCCA를 출력하여 상기 차동증폭부의 다른 입력 단자로 인가하는 피드백 신호부;
    아날로그 형태의 상기 차동증폭부의 출력을 로직 레벨의 신호로 변환하여 전원 공급 제어 신호를 출력하는 제어 신호부;
    상기 전원 공급 제어 신호가 액티브되는 경우에 상기 어레이 전원 VCCA를 소정의 공급 전원 전압 레벨로 승압시키는 VCCA 공급부; 및
    상기 센스 앰프가 액티브되는 시점에서 액티브되는 액티브되는 신호를 상기 차동증폭부의 인에이블 신호로서 인가하는 D-AMP 인에이블 신호부를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  5. 제4항에 있어서, 상기 D-AMP 인에이블 신호부는
    반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호를 버퍼링하여 소정 기간 지연한 신호인 PSF 신호와 반도체 메모리 장치의 외부로부터 인가되는 /RAS 신호와 로우 어드레스에 연동되어 액티브되는 DRA12 신호를 로직 AND 하여 PVCAE 신호를 출력하는 PVCAE 신호부;
    상기 PVCAE 신호부의 출력과 상기 DRA12 신호를 로직 NAND 하여 출력하는 제3 NAND 게이트; 및
    상기 제3 NAND 게이트의 출력을 반전하는 제3 인버터를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  6. 제5항에 있어서, 상기 피드백 신호부는 상기 PVCAE 신호를 소정 기간 지연하는 PVCAED 신호부;
    상기 PVCAED 신호와 상기 PVCAE 신호를 로직 NAND 하여 출력하는 제4 NAND 게이트;
    드레인이 상기 VCCA에 연결되고, 게이트가 상기 제4 NAND 게이트의 출력에 연결되어 있는 PMOS 풀업 트랜지스터;
    소스가 상기 V1에 연결되고, 드레인이 상기 PMOS 풀업 트랜지스터의 소스에 연결되고, 게이트가 상기 제4 NAND 게이트의 출력에 연결되어 있는 NMOS 풀다운 트랜지스터를 구비하고,
    상호 연결되어 있는 상기 PMOS 풀업 트랜지스터의 소스와 상기 NMOS 풀다운 트랜지스터의 드레인 단자가 상기 차동증폭부의 다른 입력 단자로 연결되는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
  7. 제6항에 있어서, 상기 PVCAED 신호부는 상기 PVCAE 신호를 지연하는 직렬로 연결된 다수의 인버터들;
    상기 직렬 연결된 다수의 인버터들의 최종 출력과 상기 PVCAE 신호를 로직 NAND하는 제5 NAND 게이트; 및
    상기 제5 NAND 게이트의 출력을 반전하는 제4 인버터를 구비하는 것을 특징으로 하는 액티브 어레이 전원 공급 회로.
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