JPH04125962A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04125962A JPH04125962A JP2246207A JP24620790A JPH04125962A JP H04125962 A JPH04125962 A JP H04125962A JP 2246207 A JP2246207 A JP 2246207A JP 24620790 A JP24620790 A JP 24620790A JP H04125962 A JPH04125962 A JP H04125962A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳＲＡＭやＤＲＡＭ等のメモリ装置に関し、特
にその複数のビット線が導電層により形成されるメモリ
装置に関する。
にその複数のビット線が導電層により形成されるメモリ
装置に関する。
本発明は、マトリクス状にメモリセルか形成され、その
各メモリセルに接続するビット線か平行に延長されてな
るメモリ装置において、隣合うビット線同士を互いに異
なる導電層からなる構造とすることにより、メモリセル
のサイズの縮小化等を実現するものである。
各メモリセルに接続するビット線か平行に延長されてな
るメモリ装置において、隣合うビット線同士を互いに異
なる導電層からなる構造とすることにより、メモリセル
のサイズの縮小化等を実現するものである。
半導体集積回路を用いたメモリ装置は、微細加工技術の
進歩に伴い、その高集積化が進められている。
進歩に伴い、その高集積化が進められている。
ところで、一般にメモリ装置は、データの記憶のための
メモリセルがマトリクス状に配列され、その各メモリセ
ルにセル選択のためのワード線及びビット線が接続され
る。ワード線は、アクセストランジスタのゲート電極と
なるため、ポリシリコン層等の材料で構成されることが
多く、また、ビット線はアルミ配線層等の配線材料によ
り構成される。
メモリセルがマトリクス状に配列され、その各メモリセ
ルにセル選択のためのワード線及びビット線が接続され
る。ワード線は、アクセストランジスタのゲート電極と
なるため、ポリシリコン層等の材料で構成されることが
多く、また、ビット線はアルミ配線層等の配線材料によ
り構成される。
第４図は従来のメモリ装置の平面図である。図中、略正
方形の破線か囲む領域ＩＯはメモリセルの領域であり、
各メモリセルて一対のビット線ＢＬｌ、ＢＬ２かＹ方向
に延在されている。これらビット線ＢＬＩ、ＢＬ２は、
メモリセル上で同一のアルミ配線層をパターニングして
形成されており、それぞれ線幅がり。とされ、その間隔
かＳ。
方形の破線か囲む領域ＩＯはメモリセルの領域であり、
各メモリセルて一対のビット線ＢＬｌ、ＢＬ２かＹ方向
に延在されている。これらビット線ＢＬＩ、ＢＬ２は、
メモリセル上で同一のアルミ配線層をパターニングして
形成されており、それぞれ線幅がり。とされ、その間隔
かＳ。
とされている。
一般に、ビット線の線幅や間隔は、一定のデザインルー
ルによって決められたものとされ、メモリセルのサイズ
も、そのデザインルールによって大きさが決定される。
ルによって決められたものとされ、メモリセルのサイズ
も、そのデザインルールによって大きさが決定される。
ところが、メモリ装置の高集積化を図る場合では、その
デザインルールに対して限界に近いセルサイズが採用さ
れているため、さらに集積度を高める時では、ビット線
の断線やビット線同士の短絡等の問題か発生する。
デザインルールに対して限界に近いセルサイズが採用さ
れているため、さらに集積度を高める時では、ビット線
の断線やビット線同士の短絡等の問題か発生する。
そこで、本発明は上述の技術的な課題に鑑み、メモリセ
ルのサイズの縮小化を実現するようなメモリ装置の提供
を目的とする。
ルのサイズの縮小化を実現するようなメモリ装置の提供
を目的とする。
上述の目的を達成するために、本発明のメモリ装置は、
マトリクス状に複数のメモリセルか配列され、データを
書き込み且つ読み出すためのビット線が各メモリセルに
接続されるメモリ装置において、上記ビット線は互いに
平行に延長され、且つ隣合うビット線同士は互いに異な
る導電層から形成されていることを特徴とする。
マトリクス状に複数のメモリセルか配列され、データを
書き込み且つ読み出すためのビット線が各メモリセルに
接続されるメモリ装置において、上記ビット線は互いに
平行に延長され、且つ隣合うビット線同士は互いに異な
る導電層から形成されていることを特徴とする。
本発明のメモリ装置では、ビット線を同一の導電層によ
り形成せずに、隣合うビット線同士を異なる導電層より
なる構造とする。このためビット線の間隔を例えば１つ
おきの広いものにすることができ、換言すれば、ビット
線の間隔を詰めることが可能となる。
り形成せずに、隣合うビット線同士を異なる導電層より
なる構造とする。このためビット線の間隔を例えば１つ
おきの広いものにすることができ、換言すれば、ビット
線の間隔を詰めることが可能となる。
本発明の好適な実施例を図面を参照しなから説明する。
第１の実施例
本実施例は、２つの配線層によりビット線が形成される
ＳＲＡＭの例である。
ＳＲＡＭの例である。
まず、初めに、その回路構成について、第２図を参照し
ながら簡単に説明する。本実施例のＳＲＡＭは、ｎＭＯ
３）ランジスタを駆動トランジスタとする高抵抗負荷型
のメモリセルからなる。第２図に示すように、そのメモ
リセルの構造は、駆動トランジスタをなすように、ソー
スが共通に接地された一対のｎＭＯ３）ランジスタ１．
１を有し、その各ドレインは互いに他のｎＭＯ３）ラ
ンジスタｌのゲートに接続される。これらｎＭＯＳトラ
ンジスタ１．１のドレインには、さらに負荷用の抵抗素
子２，２がそれぞれ接続されると共に選択トランジスタ
３，３の一方のソース・トレインがそれぞれ接続する。
ながら簡単に説明する。本実施例のＳＲＡＭは、ｎＭＯ
３）ランジスタを駆動トランジスタとする高抵抗負荷型
のメモリセルからなる。第２図に示すように、そのメモ
リセルの構造は、駆動トランジスタをなすように、ソー
スが共通に接地された一対のｎＭＯ３）ランジスタ１．
１を有し、その各ドレインは互いに他のｎＭＯ３）ラ
ンジスタｌのゲートに接続される。これらｎＭＯＳトラ
ンジスタ１．１のドレインには、さらに負荷用の抵抗素
子２，２がそれぞれ接続されると共に選択トランジスタ
３，３の一方のソース・トレインがそれぞれ接続する。
抵抗素子２，２の他端には、電源電圧が供給される。抵
抗素子２，２とｎＭＯＳトランジスタ１．１で一対のイ
ンバーターか構成されフリップフロップ回路として機能
する。
抗素子２，２とｎＭＯＳトランジスタ１．１で一対のイ
ンバーターか構成されフリップフロップ回路として機能
する。
そして、選択トランジスタ３．３のゲートは、ワード線
ＷＬとされ、選択トランジスタ３，３の他方のソース・
ドレインに各メモリセルて一対とされるビット線ＢＬＩ
、ＢＬ２がそれぞれ接続される。これらビット線ＢＬＩ
、ＢＬ２は、ビット線の延長方向に隣接するセルで共通
に使用され、セルに書き込むべきデータ若しくは読み出
されたデータが転送される。
ＷＬとされ、選択トランジスタ３，３の他方のソース・
ドレインに各メモリセルて一対とされるビット線ＢＬＩ
、ＢＬ２がそれぞれ接続される。これらビット線ＢＬＩ
、ＢＬ２は、ビット線の延長方向に隣接するセルで共通
に使用され、セルに書き込むべきデータ若しくは読み出
されたデータが転送される。
このような回路構成からなる本実施例のメモリ装置は、
第１図に示すビット線のレイアウトを有している。
第１図に示すビット線のレイアウトを有している。
図中、破線で示す略正方形状の領域は、メモリセル１０
の領域であり、各メモリセル１０のそれぞれで一対のビ
ット線ＢＬ１．ＢＬ２がＹ方向にほぼ真っ直ぐに延在さ
れている。各メモリセル１０内には、図示を省略してい
るが、ＭＯ３Ｉ−ランジスタや抵抗素子等が半導体基板
上に形成される。
の領域であり、各メモリセル１０のそれぞれで一対のビ
ット線ＢＬ１．ＢＬ２がＹ方向にほぼ真っ直ぐに延在さ
れている。各メモリセル１０内には、図示を省略してい
るが、ＭＯ３Ｉ−ランジスタや抵抗素子等が半導体基板
上に形成される。
これらビット線ＢＬＩ、ＢＬ２は、同一の導電層をパタ
ーニングして形成されたものではな（、ビット線ＢＬＩ
か第１層目の導電層からなり、ビット線ＢＬ２か第２層
目の導電層からなる。ビット線ＢＬＩは線幅Ｌ１を有し
、ビット線ＢＬ２は線幅Ｌ２を有する。ここで、ビット
線の配線の間隔について着目とすると、図中Ｘ方向にお
いて、同一の第１層目の導電層からなるビット線ＢＬＩ
と他のビット線ＢＬＩの間の間隔はＳｌとされ、同一の
第２層目の導電層からなるビット線ＢＬ２と他のビット
線ＢＬ２の間の間隔はＳ２とされる。
ーニングして形成されたものではな（、ビット線ＢＬＩ
か第１層目の導電層からなり、ビット線ＢＬ２か第２層
目の導電層からなる。ビット線ＢＬＩは線幅Ｌ１を有し
、ビット線ＢＬ２は線幅Ｌ２を有する。ここで、ビット
線の配線の間隔について着目とすると、図中Ｘ方向にお
いて、同一の第１層目の導電層からなるビット線ＢＬＩ
と他のビット線ＢＬＩの間の間隔はＳｌとされ、同一の
第２層目の導電層からなるビット線ＢＬ２と他のビット
線ＢＬ２の間の間隔はＳ２とされる。
これら間隔Ｓ１．Ｓ２は、共に間に一本のビット線を挟
む程の広い間隔となり、例えば従来例における第４図中
の間隔Ｓ０よりは広い間隔となり得る。
む程の広い間隔となり、例えば従来例における第４図中
の間隔Ｓ０よりは広い間隔となり得る。
従って、余裕をもって各導電層をパターニングできるこ
とになり、その精度が向上する。また、間隔Ｓ、、Ｓ、
が余裕をもったものとなるために、各線幅Ｌ１．Ｌ２を
広く採ることが可能となり、メモリセルの綻小化を図っ
た場合の断線等の発生を未然に防止できる。異なる導電
層からなるビット線ＢＬＩとビット線ＢＬ２の間隔は、
従来のメモリ装置（第４図参照。）に比較して狭くなる
か、導電層自体が異なるため、短絡の問題は生じない。
とになり、その精度が向上する。また、間隔Ｓ、、Ｓ、
が余裕をもったものとなるために、各線幅Ｌ１．Ｌ２を
広く採ることが可能となり、メモリセルの綻小化を図っ
た場合の断線等の発生を未然に防止できる。異なる導電
層からなるビット線ＢＬＩとビット線ＢＬ２の間隔は、
従来のメモリ装置（第４図参照。）に比較して狭くなる
か、導電層自体が異なるため、短絡の問題は生じない。
すなわち、導電層間に薄い層間絶縁膜等を配することで
、短絡の問題は同一の導電層間のみて発生し、間隔Ｓ、
、Ｓ、か余裕をもったものとなるために、短絡も未然に
防止される。
、短絡の問題は同一の導電層間のみて発生し、間隔Ｓ、
、Ｓ、か余裕をもったものとなるために、短絡も未然に
防止される。
このようなビット線ＢＬＩ、ＢＬ２は、例えば第１層目
のアルミ配線層と第２層目のアルミ配線層により形成さ
れるか、これに限定されず、シリサイド、ポリサイド、
高融点金属、その他各種の配線層であっても良い。異な
る層の導電層か異なる材料層であっても良い。また、本
実施例では、第１．第２層目の導電層でビット線を形成
するか、さらに多くの導電層でビット線を構成するよう
にしても良い。また、メモリ装置は、単体のメモリのみ
ならず、マイクロプロセッサ−やその他の信号処理ＩＣ
等に内蔵されているメモリであっても良い。
のアルミ配線層と第２層目のアルミ配線層により形成さ
れるか、これに限定されず、シリサイド、ポリサイド、
高融点金属、その他各種の配線層であっても良い。異な
る層の導電層か異なる材料層であっても良い。また、本
実施例では、第１．第２層目の導電層でビット線を形成
するか、さらに多くの導電層でビット線を構成するよう
にしても良い。また、メモリ装置は、単体のメモリのみ
ならず、マイクロプロセッサ−やその他の信号処理ＩＣ
等に内蔵されているメモリであっても良い。
第２の実施例
本実施例は、第１の実施例の変形例であり、対となるビ
ット線同士が重なるレイアウトを有する例である。なお
、メモリセルの構造は、第２図に示したものと同様の構
造を有するため、その詳しい説明は省略する。
ット線同士が重なるレイアウトを有する例である。なお
、メモリセルの構造は、第２図に示したものと同様の構
造を有するため、その詳しい説明は省略する。
第３図に示すように、本実施例のメモリ装置は、破線で
示した略正方形状の領域からなるメモリセル１０を有し
、各メモリセルＩＯにそれぞれ一対のビット線ＢＬＩ、
ＢＬ２がＹ方向にほぼ真っ直ぐに延在されている。本実
施例のメモリセルでは、これらビット線ＢＬＩ、ＢＬ２
は、−都電なり合ったパターンとされ、ビット線ＢＬＩ
が第１層目の導電層からなり、ビット線ＢＬ２が第２層
目の導電層からなる。ビット線ＢＬＩは線幅り、を有し
、ビット線ＢＬ２は線幅Ｌ４を有する。また、ビット線
の配線の間隔について着目とすると、図中Ｘ方向におい
て、同じ第１層目の導電層からなるビット線ＢＬＩと他
のビット線ＢＬＩＯ間の間隔はＳ、とされ、同じ第２層
目の導電層からなるビット線ＢＬ２と他のビット線ＢＬ
２の間の間隔はＳ４とされる。これらビット線ＢＬＩと
ビット線ＢＬ２の間には、図示を省略しているか、層間
絶縁膜が配設される。
示した略正方形状の領域からなるメモリセル１０を有し
、各メモリセルＩＯにそれぞれ一対のビット線ＢＬＩ、
ＢＬ２がＹ方向にほぼ真っ直ぐに延在されている。本実
施例のメモリセルでは、これらビット線ＢＬＩ、ＢＬ２
は、−都電なり合ったパターンとされ、ビット線ＢＬＩ
が第１層目の導電層からなり、ビット線ＢＬ２が第２層
目の導電層からなる。ビット線ＢＬＩは線幅り、を有し
、ビット線ＢＬ２は線幅Ｌ４を有する。また、ビット線
の配線の間隔について着目とすると、図中Ｘ方向におい
て、同じ第１層目の導電層からなるビット線ＢＬＩと他
のビット線ＢＬＩＯ間の間隔はＳ、とされ、同じ第２層
目の導電層からなるビット線ＢＬ２と他のビット線ＢＬ
２の間の間隔はＳ４とされる。これらビット線ＢＬＩと
ビット線ＢＬ２の間には、図示を省略しているか、層間
絶縁膜が配設される。
この第２の実施例のパターンのメモリ装置でも、同様に
、同一の導電層からなるビット線の間の間隔Ｓ、、Ｓ、
を従来例（第４図参照。）に比べて拡げることができる
ため、ビット線間の短絡を防止することができる。また
、ビット線間の間隔か拡がるために、逆に、ビット線Ｂ
ＬＩ、ＢＬ２の線幅を広げられる。従って、ビット線の
断線等が未然に防止されることになる。
、同一の導電層からなるビット線の間の間隔Ｓ、、Ｓ、
を従来例（第４図参照。）に比べて拡げることができる
ため、ビット線間の短絡を防止することができる。また
、ビット線間の間隔か拡がるために、逆に、ビット線Ｂ
ＬＩ、ＢＬ２の線幅を広げられる。従って、ビット線の
断線等が未然に防止されることになる。
なお、本実施例においても、導電層の材料は、アルミ配
線層、シリサイド、ポリサイド、高融点金属、その他の
材料により構成でき、ビット線も２層からだけでなく、
さらに多くの配線層からなるようにすることもできる。
線層、シリサイド、ポリサイド、高融点金属、その他の
材料により構成でき、ビット線も２層からだけでなく、
さらに多くの配線層からなるようにすることもできる。
また、異なる層の導電層が異なる材料からなるようにし
ても良い。また、メモリ装置は、単体のメモリのみなら
ず、マイクロプロセッサ−やその他の信号処理ＩＣ等に
内蔵されているメモリであっても良い。
ても良い。また、メモリ装置は、単体のメモリのみなら
ず、マイクロプロセッサ−やその他の信号処理ＩＣ等に
内蔵されているメモリであっても良い。
本発明のメモリ装置は、上述のように、隣合うビット線
が異なる導電層からなる構造とされるため、ビット線の
間隔を余裕をもって広げることかでき、さらにビット線
自体の線幅も広げることかできる。従って、セルの縮小
化を図った場合に、ビット線の間隔等による規制か緩和
されることになり、十分な縮小化を図ることができる。
が異なる導電層からなる構造とされるため、ビット線の
間隔を余裕をもって広げることかでき、さらにビット線
自体の線幅も広げることかできる。従って、セルの縮小
化を図った場合に、ビット線の間隔等による規制か緩和
されることになり、十分な縮小化を図ることができる。
第１図は本発明のメモリ装置の一例のビット線のレイア
ウトを示す図、第２図は本発明のメモリ装置にかかる要
部回路図、第３図は本発明のメモリ装置の他の一例のビ
ット線のレイアウトを示す図、第４図は従来のメモリ装
置の一例のビット線のレイアウトを示す図である。 １０・・・メモリセル ＢＬＩ、ＢＬ２・・・ビット線 第３図 従来ダＪ 第４図
ウトを示す図、第２図は本発明のメモリ装置にかかる要
部回路図、第３図は本発明のメモリ装置の他の一例のビ
ット線のレイアウトを示す図、第４図は従来のメモリ装
置の一例のビット線のレイアウトを示す図である。 １０・・・メモリセル ＢＬＩ、ＢＬ２・・・ビット線 第３図 従来ダＪ 第４図
Claims (1)
- マトリクス状に複数のメモリセルが配列され、データを
書き込み且つ読み出すためのビット線が各メモリセルに
接続されるメモリ装置において、上記ビット線は互いに
平行に延長され、且つ隣合うビット線同士は互いに異な
る導電層から形成されていることを特徴とするメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246207A JPH04125962A (ja) | 1990-09-18 | 1990-09-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246207A JPH04125962A (ja) | 1990-09-18 | 1990-09-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125962A true JPH04125962A (ja) | 1992-04-27 |
Family
ID=17145113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246207A Pending JPH04125962A (ja) | 1990-09-18 | 1990-09-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125962A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340271A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH07202030A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体記憶装置 |
| JP2010171103A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | クロスポイント型半導体メモリ装置及びその製造方法 |
| JP2011519476A (ja) * | 2008-04-04 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 磁気抵抗ランダムアクセスメモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＭＲＡＭ）ビットセルのアレイ・ストラクチャル・デザイン（ａｒｒａｙｓｔｒｕｃｔｕｒａｌｄｅｓｉｇｎ） |
-
1990
- 1990-09-18 JP JP2246207A patent/JPH04125962A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340271A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH07202030A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体記憶装置 |
| JP2011519476A (ja) * | 2008-04-04 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 磁気抵抗ランダムアクセスメモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＭＲＡＭ）ビットセルのアレイ・ストラクチャル・デザイン（ａｒｒａｙｓｔｒｕｃｔｕｒａｌｄｅｓｉｇｎ） |
| US8625341B2 (en) | 2008-04-04 | 2014-01-07 | Qualcomm Incorporated | Array structural design of Magnetoresistive Random Access Memory (MRAM) bit cells |
| JP2010171103A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | クロスポイント型半導体メモリ装置及びその製造方法 |
| US8116113B2 (en) | 2009-01-21 | 2012-02-14 | Sony Corporation | Cross-point semiconductor memory device and method of manufacturing the same |
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