JPS63217460A - バツフア制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ２つのバッファメモリと、どちらのバッファメモリにデ
ータを書き込んだかをアドレス毎に記憶するアクセス制
御レジスタを持ち、同時にデータの書き込みと読み出し
ができるようにしたバッファ制御回路。

〔産業上の利用分野〕

本発明は、データを書き込み、書き込んだデータを読み
出すバッファの制御回路に関する。

計算機システムにおいては、主記憶装置ＭＳと入出力装
置Ｉ１０の間で大量のデータ転送を行なう、これらのデ
ータ転送は、中央処理装置ＣＰＵの指令により、チャネ
ル装置が制御する。近年、テクノロジーの進歩により、
中央処理装置および主記憶装置の処理速度は著しく向上
している。しかしながら、入出力装置のデータ転送速度
は十分には向上していない。そこで、入出力装置の台数
はＣＰＵ、ＭＳの性能向上に比例して多くなり、また、
入出力装置を制御するチャネル装置の台数も多くなる。

そして、超高速の主記憶装置と高速あるいは低速の入出
力装置の間のデータ転送速度の調整をするためにデータ
バッファが必要となる。

チャネル装置には当然ながらデータバッファがある。さ
らに多数のチャネル装置と主記憶装置の間のデータ転送
を制御する制御装置が必要となり、この装置にも高速の
データバッファが必要となってくる。これらのデータバ
ッファを、効率良くしかも高速に制御するバッファ制御
回路が必要となってきた。

〔従来の技術〕

従来のバッファ制御回路を第３図に示す。図中、１はバ
ッファメモリ、４は書き込みデータレジスタ、５は読み
出しデータレジスタ、６は書き込みアドレスレジスタ、
７は読み出しアドレスレジスタ、９はマルチプレクサで
ある。

バッファメモリ１へデータを書き込む場合、書き込みア
ドレスＷＡを書き込みアドレスレジスタ６にセントし、
書き込みデータＷＤを書き込みデータレジスタ４にセン
トする。次に、マルチプレクサ９は書き込みアドレスレ
ジスタ６を選択し、その内容即ちアドレスでアクセスし
て書き込みデータレジスタ４の内容（書き込みデータ）
をバッファメモリ１に書き込む。バッファメモリ１から
データを読み出す場合は、読み出しアドレスＲＡを読み
出しアドレスレジスタ７にセントする。次に、マルチプ
レクサ９は読み出しアドレスレジスタ７を選択し、その
内容即ちアドレスでアクセスしてバッファメモリ１から
データを読み出し、読み出しデータＲＤを読み出しデー
タレジスタ５にセットする。

メモリは同時に書き込みと読み出しを行なうことはでき
ないから、この従来方式ではバッファメモリ１へのデー
タ書き込みとデータ読み出しの要求が同時に発生した場
合は、書き込みアドレスレジスタ６と読み出しアドレス
レジスタ７の間で優先順位が取られ、どちらか一方が選
択されてメモリは書き込み又は読み出しの一方が行なわ
れる。

そして、もう一方は待たされる。

〔発明が解決しようとする問題点〕

従来のバッファ制御回路では、書き込みと読み出しが同
時には出来ないため次の２つの問題がある。

１つは、転送データがこのデータバッファを通過するた
めには書き込みと読み出しが必要であるが、書き込みと
読み出しが同時にできないと該通過に２サイクルが専有
されるため（１ワード／２サイクル）、このデータバッ
ファを介して行なうデータ転送は処理能力が低いことで
ある。

もう１つは、複数ワードを連続して書き込みあるいは読
み出したや時に、もう一方を待たせるために、その待た
せるサイクル分だけの書き込みおよび読み出しデータレ
ジスタが必要となり、更に待たせるための制御回路も必
要となることである。

この連続書き込み／読み出しは、例えば１回の転送単位
が複数ワード（８バイトス４回＝３２バイト）になる場
合に必要になる。

本発明はか＼る点を改善し、データ転送能力の大きい、
待たさずに済むバッファ回路を提供しようとするもので
ある。

〔問題点を解決するための手段〕

第１図に示すように本発明ではバッファメモリを２と３
の２１固設ける。そしてこれらのバッファの切替制御を
するため、アクセス制御レジスタ１３、アクセス制御ビ
ット１４、上記レジスタ１３の選択回路１５、および上
記レジスタ１３の更新制御回路１６を設ける。

〔作用〕

このバッファ回路で、バッファメモリからデータを読み
出す場合は、アクセス制御レジスタ１３を参照してデー
タがバッファメモリ２．３のどちらに書き込まれている
かを知り、それをアクセス制御ビットエ４にセントする
。そして、アクセス制御ビット１４の値に従ってバッフ
ァメモリ２あるいはへ′ソファメモリ３からデータを読
み出す。

この時、同時にデータを書き込む場合には、アクセス制
御ビット１４で読み出しを指示していない方のバッファ
メモリ２あるいはバッファメモリ３にデータを書き込み
、アクセス制御レジスタ１３の該当ビットを更新する。

以上の様にして、データの書き込みとデータの読み出し
が同時に実行できる。

〔実施例〕

第１図は本発明の実施例である。前記のように２と３は
バッファメモリ、４は書き込みデータレジスタ、５は読
み出しデータレジスタ、６は書き込みアドレスレジスタ
、７と８は読み出しアドレスレジスタ、１０〜１２はマ
ルチプレクサ、１３はアクセス制御レジスタ、１４はア
クセス制御ビット、１５はアクセス制御血レジスタ１３
の選択回路、１６はアクセス制御レジスタ１３の更新制
御回路である。

バッファメモリの読み出しでは、最初に読み出しアドレ
スレジスタ８から読み出しアドレスレジスタフに読み出
しアドレスＲＡを移す。この時、アクセス制御レジスタ
１３から選択回路１５を介して読み出しアドレスに対応
したビットをセレクトしてアクセス制御ビット１４にセ
ントする。次にアクセス制御ビット１４が“０”であれ
ばマルチプレクサＩＩにレジスタ７を選択させてその内
容（ＲＡ）をバッファメモリ２へ送り、該アドレスでバ
ッファメモリ２を読み出し、“１”であればマルチプレ
クサ１０にレジスタ７を選択させてその内容（ＲＡ）を
バッファメモリ３へ送り、該アドレスでバッファメモリ
３を読み出し、メモリ読み出しデータＲＤをマルチプレ
クサ１２でセレクトして読み出しデータレジスタ５にセ
ットする。

この時、書き込み要求が同時に発生すると、アクセス制
御ビット１４が“０”であればマルチプレクサ１０にレ
ジスタ６を選択させその内容（ＷＡ）をバッフ１メモリ
３へ、また“１”であればマルチプレクサ１１にレジス
タ６を選択させてその内容（ＷＡ）をバッファメモリ２
へ送らせ、書き込みデータレジスタ４の書き込みデータ
ＷＤをバッファメモリ２あるいはバッファメモリ３の該
アドレス（ＷＡ）に書き込む。さらに、アクセス制御レ
ジスタ１３の書き込みアドレスレジスタ６に対応したビ
ットに、アクセス制御ビット１４を反転したビットを更
新制御回路１６を介してセントする。以上の制御により
、バッファメモリの読み出しと書き込みが同時に、繰り
返し、実行できる。

バッファメモリ２．３へのデータ書き込み／読み取りの
一例を第２図に示す。こ＼ではデータＤＯ，ＤＩ、Ｄ２
．・・・・・・を転送するとしている。これらのデータ
は１チヤネルのデータであってもまた複数チャネルのデ
ータであってもよく、唯ＤＯ。

ＤＩ、Ｄ２．・・・・・・の順で転送すると仮定する。

転送はバッファメモリへデータを書き込み、それを読み
出すという作業で行なわれ、最初はＤＯをＢｕＦＰへ、
続（ＤＩもＢｕＦＰの書き込んだとする。バッファメモ
リに書き込みが行なわれると次は読み出しに移るが、こ
＼では２サイクル遅れてこの読み出しが始ったとする。

読み出しは書き込んだ順ＤＯ，Ｄｉ、・・・・・・で行
なわれるから、最初はＢｕＦＰの０番地が読出し対象に
なる。そしてＢｕＦＰが読み出し対象になるとこのバッ
ファメモリへは書き込みは行なえないから、続くデータ
Ｄ２はＢｕＦＳの２番地へ書く。次はＢｕＦＰの１番地
のデータＤ１が読み出し対象であるから、次のデータＤ
３はＢｕＦＳの３番地へ書（。以下これに準する。

読み出しアドレスＲＡはこの０番地、１番地、２番地、
・・・・・・を言い、書き込みアドレスＷＡも同様であ
る。アクセス制御レジスタ１３にはデータＤＯ，Ｄｉ、
Ｄ２．・・・・・・がどちらのバッファメモリに書き込
まれているかを示すフラグが書き込まれている。このフ
ラグＡＣＢは１ピントでよく、上記のように０ならＢｕ
ＦＰ　（バッファメモリ２）、１ならＢｕＦＳ　（バッ
ファメモリ３）である。従ってＡＣＢ＝Ｏならマルチプ
レクサ１１は７を選択、１０は６を選択、１２は２を選
択し、ＡＣＢ＝１なら１１は６を、１０は７を、１２は
３を選択する。そして、ＡＣＢ＝ＯでＢｕＦＰを読み出
し、このときＷＤをＢｕＦＳに書き込んだとすると、ア
クセス制御レジスタ１３へ書き込むフラグはＡＣＢ＝０
を反転したものでよい。

読み出しはＤＯ，Ｄｉ、Ｄ２．・・・・・・の順に限る
ことはなく、書き込まれているデータであればそのアド
レスを指定して読み出すことができる。この場合も、そ
のデータＤｉはどちらのメモリに書き込まれているかは
レジスタ１３の内容により知ることができる。

バッファメモリへの書き込みは０番地、１番地、２番地
、・・・・・・の順でな（でもよく、例えばチャネル１
は０〜９番地、チャネル２は１０〜１９番地、・・・・
・・を使用、などとチャネル毎に分けて使用してもよい
。

〔発明の効果〕

本発明によれば、バッファメモリの書き込みと読み出し
が同時に出来ることにより、簡単な制御により高性能の
データバッファが実現できる。さらに、複数ワードの連
続アクセスも、任意の時に待ち時間なしに実行できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はバ
ッファメモリ書き込み要領を示す説男図、 第３図は従来例を示すブロック図である。 第１図において、１〜３はバッファメモリ、４は書き込
みデータレジスタ、５は読み出しデータレジスタ、６は
書き込みアドレスレジスタ、７と８は読み出しアドレス
レジスタ、９〜１２はマルチプレクサ、１３はアクセス
制御レジスタ、１４はアクセス制御ビット、１５はアク
セス制御レジスタの選択回路、１６はアクセス制御レジ
スタの更新制御回路である。

Claims (1)

1. 【特許請求の範囲】 データを書き込み、書き込んだデータを読み出してデー
   タ転送を行なうバッファ制御回路において、 同時に別々のアドレスでアクセス可能な２つのバッファ
   メモリ（２、３）と、前記バッファメモリのどちらにデ
   ータを書き込んだかをアドレス毎に記憶するアクセス制
   御レジスタ（１３）を持ち、データをバッファメモリか
   ら読み出す場合には、アクセス制御レジスタの内容によ
   りデータの書き込まれているバッファメモリからデータ
   を読み出し、データをバッファメモリへ書き込む場合は
   、データの読み出しに使用していないバッファメモリに
   書き込み、かつその書き込んだアドレスに対応したアク
   セス制御レジスタのビット（ＡＣＢ）を更新することを
   特徴としたバッファ制御回路。