JPS6353579B2 - - Google Patents

Info

Publication number
JPS6353579B2
JPS6353579B2 JP59049457A JP4945784A JPS6353579B2 JP S6353579 B2 JPS6353579 B2 JP S6353579B2 JP 59049457 A JP59049457 A JP 59049457A JP 4945784 A JP4945784 A JP 4945784A JP S6353579 B2 JPS6353579 B2 JP S6353579B2
Authority
JP
Japan
Prior art keywords
memory
chip
data
chips
cache
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP59049457A
Other languages
English (en)
Other versions
JPS59216269A (ja
Inventor
Heizu Deiru Furederitsuku
Tajen Ringu Daniiru
Edowaado Mateitsuku Richaado
Jei Makuburaido Denisu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS59216269A publication Critical patent/JPS59216269A/ja
Publication of JPS6353579B2 publication Critical patent/JPS6353579B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Multi Processors (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Information Transfer Systems (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ処理システム、詳細には、デ
ータ処理システムの他の部分とインタフエースす
るメモリ・システムを持つタイプのデータ処理シ
ステムに関する。
［従来技術］ 従来、メモリ共有形式を用いたコンピユータ・
システムについては多くの例がある。
米国特許第4096571号の「任意の優先順位づけ
により待ち時間及びブレーキング・タイを比較す
ることにより、プロセツサ間のメモリ・アクセス
衝突を解決し、メモリへアクセスするプロセツサ
の待ち時間を最少にするシステム」には、４つの
プロセツサ・モジユールと４つのメモリ・モジユ
ールのコンピユータ・システムが記載されてい
る。プロセツサは時間分割に基づいてメモリ・モ
ジユールを共有する。メモリ及びプロセツサ間の
二方向データ転送が、データを転送及び供給する
アドレス／データ・バスと呼ばれる共通信号線の
グループを用いて達成される。
米国特許第4257095号の「システム・バスの仲
裁、回路及び方法」には、システム・バス、複数
のデジタル・プロセツサ、入出力装置及びメモリ
を、システム・バスの優先度の高いユザーがシス
テム・バスを活発的にアクセスしていない時間は
優先度の低いプロセツサ又はユザーがシステム・
バスをアクセスすることを可能にするバス制御回
路、調整方法及び調整器を用いることにより、効
率的かつ知的な態様で共有することが記載されて
いる。
これら２つの従来技術は典型的な共有バス・シ
ステムであり、この発明の連結されたメモリの概
念からは区別される。
米国特許第4212057号の「共有メモリ・マルチ
−マイクロプロセツサ・コンピユータ・システ
ム」には、それ自身のバス形式相互結合構造と他
のプロセツサの正常な操作を干渉せずにどのプロ
セツサによつてもアクセス可能な共有メモリとを
各々有する２つまたはそれ以上の独立なプロセツ
サを持つコンピユータ・システムが記載されてい
る。共有されたメモリは、必要ならば、メモリを
共有する２以上のプロセツサの各々に対して、プ
ロセツサの全メモリ容量の異なるセクシヨンとし
て見えるようにしてもよい。
この従来技術はこの発明とは全く違う共有メモ
リ・システムを開示している。この発明において
は、共有は特別なメモリ・チツプを用いて達成さ
れ、各プロセツサは分離されたメモリ配列へのア
クセスを有する。これら配列間の通信は、配列間
で非常に広いデータ径路幅を可能にするオン・チ
ツプ行バツフアを介して伝達される。
米国特許第4212057号には、２つのプロセツサ
が１つの共通のメモリ配列を、競争又は、優先権
を基礎にして２つのプロセツサにより共通の配列
へアクセスする回路と共に、共有することが記載
されている。
米国特許第4280197号の「複数アクセス記憶」
には、この発明とは全く異なるメモリ・セルを同
時に読出し／書込みできる機能が記載されてい
る。
上述の従来技術に加えて、米国特許出願S.
N.393996号の「擬似２ポート・メモリ」には256
×256ビツト配列がそこへ入力される行アドレス
と共に記載されている。列アドレスはセンス増幅
器と行バツフアとに入力される。第２のポートが
設けられてデータ転送の効率改善のために用いら
れている。
［発明が解決しようとする問題点］ 典型的なプロセツサ環境ではメモリ・システム
は、一般にシステムの他の部分と１以上の論理イ
ンタフエースを持つている。例えば、メイン・メ
モリは同時にキヤツシユ（CPU）とＩ／Ｏ（デイ
スク）とにインタフエースしなければならない。
同様にキヤツシユはCPUとメイン・メモリに
インタフエースしなければならない。このような
インタフエースは、メモリ又はキヤツシユに設け
られている通常のポートを経て行なわれる。今日
のコンピユータ・システムの優れた性能は、多数
の方法、例えば多重処理、共有メモリ及びキヤツ
シユの広範囲の使用などにより、得られている。
この結果、より大きな帯域幅と容量がメモリ・シ
ステムに要求される。しかし、帯域幅は深刻な障
害となつてきている。標準のランダム・アクセ
ス・メモリ組織を用いた従来の方法による帯域幅
の改良の試みは、要求を満足することができなく
なつている。この発明の１つの目的は、この障害
を除去するために新しいランダム・アクセス・メ
モリ・チツプ構成（通信用RAM）とシステム組
織を提供することである。
他の従来例においては、帯域幅は第2I／Ｏポー
トを設けることにより効果的に増加するが、しか
し、一方ではコストが高くなる。
この発明は、メモリが共有される所及び（又
は）高速のメモリ−メモリ間の転送が必要とされ
る所に適用される費用効果的なメモリ帯域幅増加
手段である新規なメモリ構成に関する。
この発明の他の目的は、データがメモリ間を転
送される通信用ランダム・アクセス・メモリ・シ
ステムを提供することである。
この発明のさらに他の目的は、各プロセツサが
分離したメモリ配列にアクセスし、通信がオン・
チツプ行バツフア回路を経て行なわれる、通信用
多重プロセツサ・ランダム・アクセス・メモリ・
システムを提供することである。
［問題点を解決するための手段］ 実際の２ポート・メモリの帯域幅にほとんど近
い帯域幅を与えるがずつと低コストな擬似２ポー
ト通信用メモリを用いることにより、費用効果性
が達成される。実際の２ポート・メモリは同じ情
報に対して別々の２つの配列を用いるか、又はず
つと複雑なメモリ・セルを用いるであろう。通信
用RAMは、行バツフア・レジスタが付加される
と共に普通256又は512のセンス増幅器を保持する
ための制御を有する通常のダイナミツク・メモ
リ・チツプと、行バツフアを選択するため及び
（又は）行バツフアを通常のメモリ操作から隔離
するためのアイソレータ（FETスイツチ）とを
使用している。
［実施例］ 通信用RAMの概念は、３つの異なつているが
関連のある構成手段により定義される。
第１の構成手法は、同一（共有）データへの高
速でほとんど同時のアクセスを与える。メモリの
一部を共有することが必要なシステムに対して、
１つの行バツフアを持つ通信用RAMは、分離さ
れたメモリ間で共有されたデータの部分を転送可
能にするための大変大きなオン・チツプ・データ
径路を与える。この実施例は第１図、第２図及び
第４図に関連して説明される。第３図はこの概念
の一変形である。
第２の構成手法は、主ポートに加えて、同じメ
モリ内の異なるデータの高速で同時にアクセスす
ることを可能にする。デコーダを持つた２つのオ
ン・チツプ行バツフアは、２つの独立で非同期の
副ポートを与える。
第３の構成は、第１と第２の構成手法の組合せ
手法である。２つの別の独立な行バツフアが異な
るデータに同時にアクセスすることを可能にする
間、１つの行バツフアが共有されたデータをメモ
リ間に高速に転送することを可能にするインタフ
エースを行う。この手法は第５図に関連して説明
される。
第１図は、64Kビツトを有するメモリ・チツプ
を用いた通信用メモリの構成の一変形をブロツク
図で示すものである。チツプは、概念的に、各々
256ビツト長のワードから成る１又は複数のビツ
ト配列を持つている。
より詳細には、第１図に示すように、各メモ
リ・チツプは各々異なる論理メモリ・アイランド
に属する２つのビツト配列１０及び１２を有す
る。16個のチツプは従つて２つの64Kバイト・メ
モリを与え、16チツプの上方のアイランドは１方
のメモリであり、16チツプの下方のアイランドは
他方メモリである。チツプ外へ出される２つの
Ｉ／Ｏポート１４及び１６は両方とも従来の主ポ
ートであり、各々のメモリに対応する。バツフア
が設けられた副ポートがチツプの全体に設けられ
ている。16個のチツプでは、２つのメモリ間の転
送が１時に512バイト（即ち、16×256ビツト）で
生ずることができる。行バツフア１８には単純な
FETスイツチなどの選択隔離器が設けられてい
て、１つのメモリがフリーである時にデータを読
出すことができ他のメモリがフリーな時にデータ
を書込むことができるようになつている。従つ
て、全体の転送は、チツプ−チツプ間の転送が無
く“見えない”ように行うことができる。オン・
チツプ制御器がこの機能を行うために必要であ
る。
第６図は、第１図に示す64Kビツトのメモリ・
チツプを16個接続した状態を示す一実施例で、各
メモリ・チツプの第１ビツト配列１０のＩ／Ｏポ
ート１４は一のプロセツサのデータ・バス１０５
へ接続され、第２ビツト配列１２のＩ／Ｏポート
１６は他のプロセツサのデータ・バス１０６に接
続される。また、各メモリ・チツプの第１ビツト
配列１０の列アドレスは列アドレス・バツフア１
０１を介して、また行アドレスは行アドレス・バ
ツフア１０２を介して、一のプロセツサのアドレ
ス・バスへ接続される。各メモリ・チツプの第２
ビツト配列１２の列アドレス・バツフア１０４を
介して、また行アドレスは行アドレス・バツフア
１０３を介して他のプロセツサのアドレス・バス
へ接続される。この接続状態において、16個のメ
モリ・チツプは、独立した64Kバイトの第１メモ
リ・アイランドと64Kバイトの第２メモリ・アイ
ライドとを構成し、それぞれ、これら第１と第２
メモリ・アイランドは、別々のプロセツサへ接続
されている。これらメモリ・アイライドは各チツ
プ上のバツフア１８を介して同一チツプ上で相互
にデータの転送が可能である。
第１図に示される通信用RAMの概念の１つの
特別な応用は、２つのバス指向マイクロプロセツ
サがあるメモリを共有することを必要とする時に
生ずる。１つの解決策は、両方のマイクロプロセ
ツサ及びそれらのメモリを１つの共通なバスに置
くことである。しかしながら、これによると利用
可能なバスの帯域幅が半分になり、そしてシステ
ムの性能は悪影響を受けるであろう。別の解決策
は、共有されたメモリを、各プロセツサの各々の
専用バスへインタフエース・ユニツトを通じて結
合される共通バス上に取付けることである。しか
しそれでも、両方のプロセツサが同時に共有され
たメモリを読出すことが必要な場合、バスを競合
する問題がある。第１図のような構成のメモリ・
チツプを用いると、第２図に示されるようなシス
テムが提供される。２つのプロセツサ２０及び２
２は、それらのメモリ３０，３２及びバス２６及
び２８と共に、ランダム・アクセス・メモリ・チ
ツプを用いた共有メモリ２４により連結される。
プロセツサ２０は共有されたメモリの半分に書込
んで転送を始めることができる。データは、広い
オン・チツプ・データ経路を渡つて非常に高速で
転送される。転送が完了すると、両方のプロセツ
サ２０及び２２は競合することなく同時にデータ
を読むことができる。もしプロセツサ２２がデー
タを修飾する必要がある場合、プロセツサ２２は
メモリのその半分に書込むことができ、別の転送
を開始することができる。第１図に示されるよう
に各々が構成された16個の64Kビツト・チツプを
用いると、各プロセツサは共有されたメモリの内
の64Kバイトを有する。メモリ全体の転送は128
メモリ・サイクル時間で行うことができ、そして
メモリのより少ない量の転送は相対的に少ない時
間で行うことができる。オン・チツプ制御ユニツ
ト（３４、第１図）が、転送プロセスを監視し、
そして２つのプロセツサに状態情報を与えるため
に必要である。
複雑な制御器が、転送操作の際にデータを再配
置することもできるであろう。即ち、メモリの一
半分中のＫ番目の256ビツト行は他半分の同じ行
に複写される必要がない。この連結されたメモリ
構成は、処理が別々の汎用又は特殊目的のプロセ
ツサによる工程で達成される場合に特に有用であ
る。プロセツサ“ｎ”により処理されたデータは
プロセツサ“ｎ＋１”へ高速で転送され、そして
プロセツサ“ｎ”は即座に新しいデータの処理を
開始することができる。従つて、複数のプロセツ
サが、データ転送時にのみ同期化を生じながら非
同期的に実行を行なうようにしてもよい。高性能
グラフイツク・デイスプレイ・システムがこのよ
うな構成の理想的な媒体と考えられる。
第１図の構成のチツプを用いた通信用RAM
は、256ビツトを直接に転送することができてチ
ツプ・チツプ間のデータ転送をなくすこと及び行
バツフア上でのデコーデイングの必要性をなくす
ことができるため、魅力的である。もし必要なら
ば、転送のため各チツプ上の256ビツトのある部
分のみを選ぶためにデコーダを用いることができ
る。しかし、もしメモリ・システムの構成がデー
タをメモリ・チツプ間で転送しなければならない
場合、行バツフアがまだ有用であることに注意す
べきである。例えば、第３図に示すように８つの
チツプの一列から２つの分離されたメモリの各々
が成ると仮定すると、これらの間のデータ転送
は、まず最初に８つのチツプ上の256ビツト行バ
ツフア８０に入力することから成る。そしてデー
タが分離された２方向バス上を第２列の８つのチ
ツプの行バツフア８０に転送される。これが行な
われる速度は、Ｉ／Ｏピンの数と第３図に示すよ
うに２列のチツプ対間の副ポートを結ぶバス線ns
とに依存している。もしチツプ対間に64のような
線（即ち、ns＝64）があるとすると、256ビツト
を第１列の８つのチツプの各々から第２列の８つ
のチツプの各々へ転送するのに行バツフアで４サ
イクルが必要とされる。また、各行バツフアへの
読出し／書込み制御信号に加えて、256から64を
選ぶためのデコーダ８１が必要とされるであろ
う。このような転送が生ずる間、普通の読出し／
書込みが同時に主ポート８３を経由して生ずるこ
とができる。
第４図には通信用RAMを用いた別の例が示さ
れている。ここでは、キヤツシユ・メモリ・チツ
プが第１図のように構成されている（注：キヤツ
シユ・チツプはより高速にするために異なる技術
で製造してもよい）。この構成は、主メモリ４４
の共有と、これに加えて行バツフア・インタフエ
ース５０により接続されたそれぞれ自身のキヤツ
シユ４６及び４８を有する２つのプロセツサ４０
及び４２から成る（主メモリとキヤツシユとの間
の接続は後述の２つのオン・チツプ行バツフアを
経由してもできる）。キヤツシユは、情報の最新
の変化がキヤツシユ内にのみ存在するストア・イ
ン・モードで動作する。これらの変化は、キヤツ
シユ・ミス及び引き続く“ブロツク書き戻し”が
生ずる時にのみ主メモリに書き戻される。この場
合、もしプロセツサ４０がキヤツシユ・ミスを持
つている場合、プロセツサは最初にキヤツシユ４
８のダイレクトリイに所望のブロツクが他のキヤ
ツシユ４８に存在するかどうかを調べるために問
合せなければならない。もし答えが“yes”なら
ば、所望のブロツクはキヤツシユ４８からキヤツ
シユ４６へ転送されなければならない。この転送
は、第１図に示す行バツフア・インタフエイス構
成をインタフエイス５０としてキヤツシユ・メモ
リ・チツプが有する場合、非常に容易に行なうこ
とができる。オン・チツプ制御ユニツトは、プロ
セツサ４２が単に１キヤツシユ読出しサイクルの
間だけそのキヤツシユからロツク・アウトされる
ように、１サイクルでその適当なキヤツシユ・ブ
ロツクを転送することができる。メモリ・ビツト
配列の大きさ及びビツト配列アスペクト・レシオ
はキヤツシユ・ブロツクの大きさ及びキヤツシユ
全体の大きさに留意して設計されなければならな
いことに注意すべきである。また、適当なインタ
ロツク機構が必要である。第２図及び第４図の実
施例は、単に１つの行バツフアを持つた通信用
RAMを共有の特別なモードで使用している。付
加的な融通性を与えるために２又はそれ以上の行
バツフアをオン・チツプに組込むことができるこ
とは明らかである。例えば、２つの行バツフア・
オン・チツプは第２図及び第４図の２つの機構が
他のメモリと同時にデータを共用することを可能
にするだろう。第５図にこのような一般的概念の
もう１つの特別に重要な応用が示されている。こ
こでは、２つ（又はそれ以上）のプロセツサ５
２，５４が主メモリ５６を共有していて、そして
各プロセツサがそれ自身の専用のキヤツシユ５
８，６０を有している多重処理環境からなつてい
る。
２つ又はそれ以上のプロセツサを用いた従来技
術のシステムでは、両方のプロセツサが主メモリ
を同時にアクセスすることを試みる時に競合が生
ずる。この競合の問題は主メモリが第５図のよう
な構成のシステムとチツプとを用いると非常に減
少する。キヤツシユ５８，６０は、キヤツシユ内
のどんな情報に対しても変化が生ずる時はいつで
も主メモリ５６への書戻しが必要なストア・スル
ーであると仮定する。この条件では、もしプロセ
ツサ５２がキヤツシユ・ミスを有すると、メモリ
から新しいキヤツシユ・ブロツクを得る必要があ
る。プロセツサ５４もそのキヤツシユ内の情報が
変わる時はいつでも主メモリ５６にアクセスする
必要がある。キヤツシユが128バイト・ブロツク
を使用し、キヤツシユ５８，６０と主メモリ５６
との間のバス６２，６４が８バイト幅であり、主
メモリ５６が各々16チツプのスタツクを有すると
仮定する。プロセツサ５２がキヤツシユ・ミスを
有する時、プロセツサ５２は主メモリ５６にアド
レスして、１読出しサイクル時間中に４つのキヤ
ツシユ・ブロツクを行バツフアに入力する。所望
のキヤツシユ・ブロツクはそしてデコードされ、
データ・バス６２上に置かれる。データ・バスが
64ビツト幅であるから各チツプはデータ・バス上
の４ビツトを置くことに注意すべきである。プロ
セツサ５４は、単に１読出しアクセス・サイクル
の間のみ主メモリからロツク・アウトされる。も
し、16K×４ビツトとして構成された従来のメモ
リ・チツプが使用される場合、プロセツサ５４は
16読出しサイクルの間ロツク・アウトされるだろ
う。無効データがどのプロセツサにも与えられな
いように適当なインタロツクが設けられなければ
ならない。このインタロツクは応用に依存してい
てこれ以上の説明はしない。この構成はこのよう
に多重処理環境中のストア・スルー・キヤツシユ
に対して帯域幅の顕著な改善を与える。
本質的な概念は同じであるが詳細部分が異なる
他の同様の応用がある。例えば、キヤツシユを持
たずにマイクロプロセツサの配例を使用したシス
テムにおいて、いくつかのプロセツサはメモリ中
の情報の異なるブロツクに同時にアクセスする必
要が時々ある。第５図の構成は、このような多く
の応用において有用であることがわかる。
第１図と第５図の原理を結合することにより、
より一般的な通信用RAMの構成を得ることがで
きることは明らかである。第１図に示すような、
行バツフア・インタフエース１８を経て参加する
２つの別々のメモリを持つチツプは、この第１図
のメモリのどちらか１方又は両方から入力される
第５図に示すような２つの付加的な新しいバツフ
アを持つことができる。このような場合、それら
の別々の行バツフアの各々の内にある異なるデー
タへ同時にアクセスすることは、共有されたデー
タが２つのメモリ間をインタフエース行バツフア
を用いて同時に転送される時に生ずることができ
る。第１図中のメモリの２半分の共有は、次に示
すようにインタフエース行バツフア１８の代りに
２つの独立な行バツフア（第５図のような）と共
に行うことができる。各々の行バツフアは単純な
マルチプレクサによりメモリ１又は２から独立に
入力されることができる。CPUがメモリ２中に
ある共有されたデータを要求する時、データが最
初にアクセス権のため検査され、そしてもし許可
されると、行バツフア１内に入力される。そし
て、CPU／キヤツシユ１はこのデータへアクセ
スする。このような設計の限界は行バツフア１が
メモリ２から入力される毎度、例えそのデータが
以前に照会されたとしても、アクセス権が検査さ
れなければならないことである。これは時間の浪
費であり、不便である。メモリ２から１へ１時に
共有されたデータの全部分をブロツク入力して、
CPU／キヤツシユ１を全データに自由にアクセ
スすることにする方が好ましい。
以上説明してきたものは、オン・チツプ行バツ
フアと制御とを有するダイナミツク・メモリ・チ
ツプを用いた通信用ランダム・アクセス・メモリ
を備えた擬似２ポート・メモリ・システムであ
る。メモリ・システムの特別な実施例が主メモリ
を共有したメモリと、共有されたデータ径路がチ
ツプ外へ行ことのできるメモリ共有と、２つのキ
ヤツシユがCPUと主メモリをインタフエースす
るストア・イン・キヤツシユを用いたメモリ共
有、及び同じメモリ内の異なるデータへ同時にア
クセスすることを可能にするため２つの行バツフ
アが設けられた実施例について説明した。
［発明の効果］ 以上説明してきたようにこの発明によれば、低
コストでメモリ帯域幅を増加できるという効果が
得られる。
【図面の簡単な説明】
第１図はこの発明の実施例による共有された通
信用メモリ・チツプ構成のブロツク図、第２図は
第１図の共有メモリ構成を用いた計算システムの
ブロツク図、第３図はこの発明の実施例を示す
図、第４図は共有されたメモリがストア・イン・
キヤツシユであつて２つのキヤツシユがCPU及
び主メモリにインタフエースしなければならない
もう一つの共有メモリ構成を示すこの発明の実施
例のブロツク図、及び第５図は同じメモリ内の異
なるデータに同時にアクセスすることを可能にす
るため２つの行バツフアが設けられた第１図の実
施例の変形を示すブロツク図である。第６図は、
第１図に示すこの発明のメモリ・チツプを16個接
続して構成した通信用共有ランダム・アクセス・
メモリの一実施例を示す概略図である。 １０……第１メモリ・ビツト配列、１２……第
２メモリ・ビツト配列、１４……第１入出力ポー
ト、１６……第２入出力ポート、１８……バツフ
ア手段、３４……制御手段。

Claims (1)

  1. 【特許請求の範囲】 １ 多重プロセツサ・システムの複数プロセツサ
    間でデータを転送するため前記プロセツサに接続
    された通信用共有ランダム・アクセス・メモリで
    あつて複数の相互接続されたランダム・アクセ
    ス・メモリ・チツプから成るものにおいて、 前記チツプの各々に設けられたＭビツト長のＮ
    ワード記憶場所を持つ第１及び第２の別々のメモ
    リ・ビツト配列と、 前記各チツプ上の前記第１及び第２のメモリ・
    ビツト配列間に接続されたＭビツト・バツフア手
    段と、 前記各チツプ上の前記第１メモリ・ビツト配列
    に接続されて前記チツプへデータを外部から入出
    力するための第１入出力ポートと、 前記各チツプ上の前記第２メモリ・ビツト配列
    に接続されて前記チツプへデータを外部から入出
    力するための第２入出力ポートと、 前記第１及び第２メモリ・ビツト配列と前記第
    １及び第２入出力ポートとの間でデータを転送す
    るため、前記第１及び第２メモリ・ビツト配列と
    前記Ｍビツト・バツフア手段とに接続された前記
    各チツプ上の制御手段と、 を有することを特徴とする、通信用共有ランダ
    ム・アクセス・メモリ。
JP59049457A 1983-05-20 1984-03-16 通信用共有ランダム・アクセス・メモリ Granted JPS59216269A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US496726 1983-05-20
US06/496,726 US4616310A (en) 1983-05-20 1983-05-20 Communicating random access memory

Publications (2)

Publication Number Publication Date
JPS59216269A JPS59216269A (ja) 1984-12-06
JPS6353579B2 true JPS6353579B2 (ja) 1988-10-24

Family

ID=23973857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59049457A Granted JPS59216269A (ja) 1983-05-20 1984-03-16 通信用共有ランダム・アクセス・メモリ

Country Status (4)

Country Link
US (1) US4616310A (ja)
EP (1) EP0126976B1 (ja)
JP (1) JPS59216269A (ja)
DE (1) DE3483495D1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030845B2 (en) 2003-04-02 2021-06-08 Cantor Index Llc System and method for wagering based on the movement of financial markets
US11068975B2 (en) 2004-03-05 2021-07-20 Cantor Index, Llc Computer graphics processing methods and systems for validating one wager based on another
US11380167B2 (en) 2004-03-05 2022-07-05 Cantor Index, Llc System and method for offering intraday wagering in a financial market environment

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4823259A (en) * 1984-06-29 1989-04-18 International Business Machines Corporation High speed buffer store arrangement for quick wide transfer of data
US4819205A (en) * 1985-03-25 1989-04-04 Motorola, Inc. Memory system having memory elements independently defined as being on-line or off-line
JPS61243561A (ja) * 1985-04-19 1986-10-29 Yokogawa Electric Corp 二重化処理システム
JPS6221357A (ja) * 1985-07-22 1987-01-29 Toshiba Corp メモリシステム
US4853850A (en) * 1985-09-10 1989-08-01 Krass Jr James E Vehicle computer diagnostic interface apparatus
US4725987A (en) * 1985-10-23 1988-02-16 Eastman Kodak Company Architecture for a fast frame store using dynamic RAMS
US4843542A (en) * 1986-11-12 1989-06-27 Xerox Corporation Virtual memory cache for use in multi-processing systems
US4875157A (en) * 1987-03-18 1989-10-17 International Telesystems Corporation Alternate memory addressing for information storage and retrieval
US4979060A (en) * 1987-04-06 1990-12-18 Tandy Electronic Japan, Ltd. Tape change mechanism for cassette apparatus
US4894770A (en) * 1987-06-01 1990-01-16 Massachusetts Institute Of Technology Set associative memory
FR2624631B1 (fr) * 1987-12-14 1990-05-04 Centre Nat Rech Scient Systeme multiprocesseur, procede d'echange d'informations mis en oeuvre et composant memoire multiport serie susceptible d'equiper ledit systeme
US6112287A (en) 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US5113510A (en) * 1987-12-22 1992-05-12 Thinking Machines Corporation Method and apparatus for operating a cache memory in a multi-processor
US5136691A (en) * 1988-01-20 1992-08-04 Advanced Micro Devices, Inc. Methods and apparatus for caching interlock variables in an integrated cache memory
ATE109910T1 (de) * 1988-01-20 1994-08-15 Advanced Micro Devices Inc Organisation eines integrierten cachespeichers zur flexiblen anwendung zur unterstützung von multiprozessor-operationen.
FR2626692B1 (fr) * 1988-02-01 1995-01-13 Busby George Architecture parallele multiprocesseur
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
US5247649A (en) * 1988-05-06 1993-09-21 Hitachi, Ltd. Multi-processor system having a multi-port cache memory
EP0349123B1 (en) * 1988-06-27 1995-09-20 Digital Equipment Corporation Multi-processor computer systems having shared memory and private cache memories
JP2993671B2 (ja) * 1989-01-07 1999-12-20 三菱電機株式会社 半導体記憶装置
CA2011518C (en) * 1989-04-25 1993-04-20 Ronald N. Fortino Distributed cache dram chip and control method
US5202980A (en) * 1989-06-30 1993-04-13 Nec Corporation Information processing system capable of readily taking over processing of a faulty processor
US4967398A (en) * 1989-08-09 1990-10-30 Ford Motor Company Read/write random access memory with data prefetch
DE68925696D1 (de) * 1989-12-22 1996-03-28 Ibm Elastischer konfigurierbarer Pufferspeicher zum Puffern von asynchronen Daten
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5317708A (en) * 1990-06-29 1994-05-31 Digital Equipment Corporation Apparatus and method for an improved content addressable memory
US5446843A (en) * 1990-12-20 1995-08-29 Alcatel Italia Spa Interface unit for dynamically configuring a buffer in different modes to store data transfers based upon different connection details of connected processing units
JP3169639B2 (ja) * 1991-06-27 2001-05-28 日本電気株式会社 半導体記憶装置
FR2692698A1 (fr) * 1992-06-19 1993-12-24 Sgs Thomson Microelectronics Procédé pour partager une mémoire à accès direct entre deux processeurs asynchrones et circuit électronique pour la mise en Óoeuvre de ce procédé.
US5359557A (en) * 1992-12-04 1994-10-25 International Business Machines Corporation Dual-port array with storage redundancy having a cross-write operation
WO1996012229A1 (en) * 1994-10-14 1996-04-25 Silicon Graphics, Inc. Indexing and multiplexing of interleaved cache memory arrays
US5523979A (en) * 1995-04-13 1996-06-04 Cirrus Logic, Inc. Semiconductor memory device for block access applications
US5909702A (en) * 1995-09-29 1999-06-01 Intel Corporation Memory address translations for programs code execution/relocation
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US7269088B2 (en) * 2005-05-17 2007-09-11 Intel Corporation Identical chips with different operations in a system
US20120317376A1 (en) * 2011-06-10 2012-12-13 Advanced Micro Devices, Inc. Row buffer register file

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212057A (en) * 1976-04-22 1980-07-08 General Electric Company Shared memory multi-microprocessor computer system
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
US4309691A (en) * 1978-02-17 1982-01-05 California Institute Of Technology Step-oriented pipeline data processing system
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
US4280197A (en) * 1979-12-07 1981-07-21 Ibm Corporation Multiple access store
US4412313A (en) * 1981-01-19 1983-10-25 Bell Telephone Laboratories, Incorporated Random access memory system having high-speed serial data paths
US4541075A (en) * 1982-06-30 1985-09-10 International Business Machines Corporation Random access memory having a second input/output port

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030845B2 (en) 2003-04-02 2021-06-08 Cantor Index Llc System and method for wagering based on the movement of financial markets
US11068975B2 (en) 2004-03-05 2021-07-20 Cantor Index, Llc Computer graphics processing methods and systems for validating one wager based on another
US11380167B2 (en) 2004-03-05 2022-07-05 Cantor Index, Llc System and method for offering intraday wagering in a financial market environment

Also Published As

Publication number Publication date
EP0126976A3 (en) 1987-10-07
EP0126976A2 (en) 1984-12-05
JPS59216269A (ja) 1984-12-06
US4616310A (en) 1986-10-07
DE3483495D1 (de) 1990-12-06
EP0126976B1 (en) 1990-10-31

Similar Documents

Publication Publication Date Title
JPS6353579B2 (ja)
KR100928852B1 (ko) 다중 메모리 허브 모듈들을 포함하는 다중 프로세서 시스템및 방법
US5557768A (en) Functional pipelined virtual multiport cache memory with plural access during a single cycle
CA2050950C (en) Memory controller for direct or interleave memory accessing
KR19990007287A (ko) 반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법
US5060186A (en) High-capacity memory having extended addressing capacity in a multiprocessing system
JP3039557B2 (ja) 記憶装置
EP1381957A2 (en) Data processing apparatus and system and method for controlling memory access
US6266751B1 (en) Continuously sliding window method and apparatus for sharing single-ported memory banks between two agents
US6256256B1 (en) Dual port random access memories and systems using the same
US6222786B1 (en) Dynamic random access memory with write-without-restore and systems and methods using the same
US5963468A (en) Low latency memories and systems using the same
GB2345770A (en) Data processing memory system with dual-port first-level memory
EP0420339A2 (en) Multi-plane random access memory system
JPH0546527A (ja) デユアルポートメモリ回路
JPH05151769A (ja) マルチポートメモリ
JPH024020B2 (ja)
CN117389767A (zh) 基于soc芯片的共享存储池的数据交换方法及装置
US20050071576A1 (en) Data processing apparatus and system and method for controlling memory access
JPH0221376A (ja) 画像処理システム
JPS6258349A (ja) 複数ポ−トメモリ−装置
JPH11203252A (ja) 並列プロセッサおよびメモリ制御方法
JPH0563825B2 (ja)
JPS5995661A (ja) 記憶システム
JPS63123152A (ja) メモリアクセス方式