JPS635432A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS635432A JPS635432A JP61150350A JP15035086A JPS635432A JP S635432 A JPS635432 A JP S635432A JP 61150350 A JP61150350 A JP 61150350A JP 15035086 A JP15035086 A JP 15035086A JP S635432 A JPS635432 A JP S635432A
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- JP
- Japan
- Prior art keywords
- bit
- data
- instruction
- buffer
- microprocessor
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 230000015654 memory Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 210000003739 neck Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ）ランジスタ等によって、集積回路とし
て構成されたマイクロプロセッサに関する。
て構成されたマイクロプロセッサに関する。
最近、オフィス内の情報処理装置としてパーソナルコン
ピュータが著しく普及してきた。主として、これらのコ
ンピュータのＣＰＵとして使用されるマイクロプロセッ
サの高性能製品の開発競争が激しくなっている。
ピュータが著しく普及してきた。主として、これらのコ
ンピュータのＣＰＵとして使用されるマイクロプロセッ
サの高性能製品の開発競争が激しくなっている。
従来、マイクロプロセッサを高速化する技術として、内
部における命令実行スピードを改善するため内部演算装
置の処理ビット数を外部よりアクセスされるデータ幅の
２倍にすること等の方法が採用されてきた。
部における命令実行スピードを改善するため内部演算装
置の処理ビット数を外部よりアクセスされるデータ幅の
２倍にすること等の方法が採用されてきた。
集積回路技術の進歩によって、１チツプの中に集積され
るトランジスタ数は急速に増加させることが可能になり
、パイプライン制御等の各種の並列処理法によってマイ
クロプロセッサ内部の演算装置のスピードは著しく向上
してきた。その結果、マイクロプロセッサにおいても、
内部の演算スピードに比べ、バス使用効率の向上に伴う
バス使用待ち時間が無視出来ない要素となってきた。
るトランジスタ数は急速に増加させることが可能になり
、パイプライン制御等の各種の並列処理法によってマイ
クロプロセッサ内部の演算装置のスピードは著しく向上
してきた。その結果、マイクロプロセッサにおいても、
内部の演算スピードに比べ、バス使用効率の向上に伴う
バス使用待ち時間が無視出来ない要素となってきた。
いわゆる“パスネック”の発生である。
パスネックを解消する方法として、従来のマイクロプロ
セッサはキャッシュメモリの採用等があるが、最つども
単純な方法としてデータバス幅の拡大を行ってきた。
セッサはキャッシュメモリの採用等があるが、最つども
単純な方法としてデータバス幅の拡大を行ってきた。
−般にパスネック解消のためデータバスを拡大したとき
、従来のマイクロプロセッサではその効率追求の結果、
内部処理データビット数もデータバス幅のビット数に等
しくしてしまい命令アーキテクチャ−も新規にする場合
が多く、そのため既存のソフトウェアが使用できず、従
ってソフトウェア財産の継承が困難となるという問題点
かある。
、従来のマイクロプロセッサではその効率追求の結果、
内部処理データビット数もデータバス幅のビット数に等
しくしてしまい命令アーキテクチャ−も新規にする場合
が多く、そのため既存のソフトウェアが使用できず、従
ってソフトウェア財産の継承が困難となるという問題点
かある。
本発明の目的は、従来のマイクロプロセッサ上で走るソ
フトウェア財産をそのまま継承することが出来、かつよ
り高性能なマイクロプロセッサを提供することにある。
フトウェア財産をそのまま継承することが出来、かつよ
り高性能なマイクロプロセッサを提供することにある。
〔問題点を解決するための手段〕゛
本発明の装置は、−度に処理できるワード長がｎビット
（ｎは自然数）の命令実行手段と、ビット幅がｎ×ｋビ
ット（ｋは自然数）すなわちにワードのデータバスと、
ｋワードの容量を有する命令キュバッファと、ｋワード
の容量を有する少なくとも１つのデータレジスタバッフ
ァと、制御信号をワード単位で独立に発生し、前記デー
タバスと前記命令キュバッファまたは前記データレジス
タバッファの少なくとも１つとの間で任意のワード数で
のデータの授受を制御し、前記命令実行手段と前記命令
キュバッファまたは前記データレジスタバッファの少な
くとも１つとの間でワード単位での任意のワードデータ
の授受を制御する制御手段とを含んで構成される。
（ｎは自然数）の命令実行手段と、ビット幅がｎ×ｋビ
ット（ｋは自然数）すなわちにワードのデータバスと、
ｋワードの容量を有する命令キュバッファと、ｋワード
の容量を有する少なくとも１つのデータレジスタバッフ
ァと、制御信号をワード単位で独立に発生し、前記デー
タバスと前記命令キュバッファまたは前記データレジス
タバッファの少なくとも１つとの間で任意のワード数で
のデータの授受を制御し、前記命令実行手段と前記命令
キュバッファまたは前記データレジスタバッファの少な
くとも１つとの間でワード単位での任意のワードデータ
の授受を制御する制御手段とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図のマイクロプロセッサは、従来の命令アーキテクチ
ャを実行する命令実行ユニット２と、命令実行ユニット
２の内部処理ワードの整数倍に拡大されたデータバス３
と、命令実行ユニット２とデータバス３との間に置かれ
た命令キュバッファ１１およびデータレジスタバッファ
１２と１３、そして命令キュバッファ１１およびデータ
レジスタバッファ１２．１３をコントロールし、ワード
単位のデータバス１５の制御信号をコントロールするコ
ントロール部１４を含むバスサイクル制御ユニット１を
有している。
１図のマイクロプロセッサは、従来の命令アーキテクチ
ャを実行する命令実行ユニット２と、命令実行ユニット
２の内部処理ワードの整数倍に拡大されたデータバス３
と、命令実行ユニット２とデータバス３との間に置かれ
た命令キュバッファ１１およびデータレジスタバッファ
１２と１３、そして命令キュバッファ１１およびデータ
レジスタバッファ１２．１３をコントロールし、ワード
単位のデータバス１５の制御信号をコントロールするコ
ントロール部１４を含むバスサイクル制御ユニット１を
有している。
命令キュバッファ１１は、従来の命令実行ユニット２で
処理されるワード長の整数倍の幅をもつデータバス３に
よってアクセスされた命令を一時蓄え、順に命令実行ユ
ニット２へ送り出す機能を有する。
処理されるワード長の整数倍の幅をもつデータバス３に
よってアクセスされた命令を一時蓄え、順に命令実行ユ
ニット２へ送り出す機能を有する。
データレジスタバッファ１２は、命令以外のデータを一
時貯蓄するバッファであり、メモリとの間のリード／ラ
イト時のバッファ機能を有し、同時に命令実行ユニット
２がバッファ内の任意のワードをリード／ライト出来る
構造になっている。もし、従来の命令実行ユニット２が
メモリとメモリの間の演算命令をもつ場合、データレジ
スタバッファ１３を更にもうけデータレジスタバッファ
１２とともにソースレジスタ用およびデスティネーショ
ン用として使用される。
時貯蓄するバッファであり、メモリとの間のリード／ラ
イト時のバッファ機能を有し、同時に命令実行ユニット
２がバッファ内の任意のワードをリード／ライト出来る
構造になっている。もし、従来の命令実行ユニット２が
メモリとメモリの間の演算命令をもつ場合、データレジ
スタバッファ１３を更にもうけデータレジスタバッファ
１２とともにソースレジスタ用およびデスティネーショ
ン用として使用される。
ここで、命令実行ユニット２は前述のように従来の命令
アーキテクチャ−に基づくソフトウェアを実行するユニ
ットであり、８ビツトのワード長をもつものとする。
アーキテクチャ−に基づくソフトウェアを実行するユニ
ットであり、８ビツトのワード長をもつものとする。
マイクロプロセッサとしてのデータバス３は、３２ビツ
トの幅をもっている。
トの幅をもっている。
命令コードをアクセスした場合、３２ビツトが一度に得
られ命令キュバッファ１１に格納されて、８ビツトづつ
命令実行ユニット２へ出力される。
られ命令キュバッファ１１に格納されて、８ビツトづつ
命令実行ユニット２へ出力される。
もし、命令がメモリとメモリの演算の場合、最初のメモ
リアクセスによって３２ビツトのデータがデスティネー
ションデータとしてデータレジスタバッファ１２に格納
され、次のメモリアクセスによって別なメモリロケーシ
ョンの３２とットデータがソースデータとしてデータレ
ジスタバッファ１３に格納される。次のステップで命令
実行ユニット２へ８ビツトに分割されて出力され、演算
結果がデータレジスタバッファ１２へ返されてくる。バ
ッファが満たされた段階で３２ビツト分−度にメモリへ
ライトすることが出来る。
リアクセスによって３２ビツトのデータがデスティネー
ションデータとしてデータレジスタバッファ１２に格納
され、次のメモリアクセスによって別なメモリロケーシ
ョンの３２とットデータがソースデータとしてデータレ
ジスタバッファ１３に格納される。次のステップで命令
実行ユニット２へ８ビツトに分割されて出力され、演算
結果がデータレジスタバッファ１２へ返されてくる。バ
ッファが満たされた段階で３２ビツト分−度にメモリへ
ライトすることが出来る。
もちろん、バス制御信号が８ビツトのワード毎に独立に
出力可能なため、命令によっては必要なワード数のみを
リード／ライトすることが出来る。これはコントロール
部１４により制御される。
出力可能なため、命令によっては必要なワード数のみを
リード／ライトすることが出来る。これはコントロール
部１４により制御される。
このように本実施例ではデータバス幅は従来より拡大す
るが命令実行のデータ幅を従来通りとし既存のソウトウ
エアを使用することができる。
るが命令実行のデータ幅を従来通りとし既存のソウトウ
エアを使用することができる。
以上説明したように本発明は、マイクロプロセッサのデ
ータバスの幅を従来の命令実行ユニットの処理ビット数
の整数倍にすることにより、従来の命令アーキテクチャ
に基づいて貯蓄されたソフトウェア財産をそっくり継承
しながら、集積回路技術の進歩に沿ってマイクロプロセ
ッサを高速化し、外部メモリに対するアクセスを減少さ
せることによってバスネックを解消することが出来ると
いう効果がある。
ータバスの幅を従来の命令実行ユニットの処理ビット数
の整数倍にすることにより、従来の命令アーキテクチャ
に基づいて貯蓄されたソフトウェア財産をそっくり継承
しながら、集積回路技術の進歩に沿ってマイクロプロセ
ッサを高速化し、外部メモリに対するアクセスを減少さ
せることによってバスネックを解消することが出来ると
いう効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・バスサイクル制御ユニット、２・・・命令実行
ユニット、３・・・データバス、１１・・・命令キュバ
ッファ、１２．１３・・・データレジスタバッファ、１
４・・・コントロール部、１５・・・内部バス。
ユニット、３・・・データバス、１１・・・命令キュバ
ッファ、１２．１３・・・データレジスタバッファ、１
４・・・コントロール部、１５・・・内部バス。
Claims (1)
- 【特許請求の範囲】 一度に処理できるワード長がｎビット（ｎは自然数）の
命令実行手段と、 ビット幅がｎ×ｋビット（ｋは自然数）すなわちｋワー
ドのデータバスと、 ｋワードの容量を有する命令キュバッファと、ｋワード
の容量を有する少なくとも１つのデータレジスタバッフ
ァと、 制御信号をワード単位で独立に発生し、前記データバス
と前記命令キュバッファまたは前記データレジスタバッ
ファの少なくとも１つとの間で任意のワード数でのデー
タの授受を制御し、前記命令実行手段と前記命令キュバ
ッファまたは前記データレジスタバッファの少なくとも
１つとの間でワード単位での任意のワードデータの授受
を制御する制御手段とを含むことを特徴とするマイクロ
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150350A JPS635432A (ja) | 1986-06-25 | 1986-06-25 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150350A JPS635432A (ja) | 1986-06-25 | 1986-06-25 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635432A true JPS635432A (ja) | 1988-01-11 |
Family
ID=15495069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150350A Pending JPS635432A (ja) | 1986-06-25 | 1986-06-25 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6460135B1 (en) | 1998-10-02 | 2002-10-01 | Nec Corporation | Data type conversion based on comparison of type information of registers and execution result |
| US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
-
1986
- 1986-06-25 JP JP61150350A patent/JPS635432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
| US6460135B1 (en) | 1998-10-02 | 2002-10-01 | Nec Corporation | Data type conversion based on comparison of type information of registers and execution result |
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