JPS6145343A - スワツプ制御方式 - Google Patents
スワツプ制御方式Info
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- JPS6145343A JPS6145343A JP59166814A JP16681484A JPS6145343A JP S6145343 A JPS6145343 A JP S6145343A JP 59166814 A JP59166814 A JP 59166814A JP 16681484 A JP16681484 A JP 16681484A JP S6145343 A JPS6145343 A JP S6145343A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）産業上の利用分野
本発明は書き込みデータおよび読み出しデータを時分割
で転送する記憶装置のスワップ制御方式（２）従来の技
術 ］ンピュータなどによってデータ処理を行う場合、超高
速処理を行うために記憶装置は超高速に読み出しおよび
書き込みができる超高速半導体メモリなどが望ましい。
で転送する記憶装置のスワップ制御方式（２）従来の技
術 ］ンピュータなどによってデータ処理を行う場合、超高
速処理を行うために記憶装置は超高速に読み出しおよび
書き込みができる超高速半導体メモリなどが望ましい。
しかし、一般に超高速半導体メモリは記憶容量に対する
価格が高価であり、大容量記憶装置には向かない。一方
、高速半導体メモリは中容量の記憶に向いている。そこ
で、第３図に示すように前記超高速半導体メモリなどに
代表される超高速小容量記憶装置１ （以下、バフファ
ストレージ−ＢＳと略す）と、前記高速半導体メモリな
どに代表される高速中容量記憶装置２（以下、メインス
トレージユニット＝ＭＳＵと略す）とを組み合わせ、そ
れぞれのデータ処理において必要なデータのみをＭＳＵ
からＢＳに移し超高速処理を行った後、そのデ、−タＳ
ＢＳからＭＳＵにデータを移し、次のデータをＭＳＵか
らＢＳへ移してくるという方式が良く用いられる。
価格が高価であり、大容量記憶装置には向かない。一方
、高速半導体メモリは中容量の記憶に向いている。そこ
で、第３図に示すように前記超高速半導体メモリなどに
代表される超高速小容量記憶装置１ （以下、バフファ
ストレージ−ＢＳと略す）と、前記高速半導体メモリな
どに代表される高速中容量記憶装置２（以下、メインス
トレージユニット＝ＭＳＵと略す）とを組み合わせ、そ
れぞれのデータ処理において必要なデータのみをＭＳＵ
からＢＳに移し超高速処理を行った後、そのデ、−タＳ
ＢＳからＭＳＵにデータを移し、次のデータをＭＳＵか
らＢＳへ移してくるという方式が良く用いられる。
その場合、ＢＳとＭＳＵのメモリ領域を最大限に利用す
るため、に、ＢＳにおいて処理の終ったデータをＭＳＵ
に返して代りのデータをＭＳＵから持ってきて、ＢＳと
ＭＳＵのデータを置き換えるというような制御が行われ
る。そのような制御をスワップ制御と呼ぶが、このスワ
ップ制御をいかに効率良く行うかはデータ処理を高速で
行うためにも重要な課題である。
るため、に、ＢＳにおいて処理の終ったデータをＭＳＵ
に返して代りのデータをＭＳＵから持ってきて、ＢＳと
ＭＳＵのデータを置き換えるというような制御が行われ
る。そのような制御をスワップ制御と呼ぶが、このスワ
ップ制御をいかに効率良く行うかはデータ処理を高速で
行うためにも重要な課題である。
従来のスワップ制御方式について以下に概説する。まず
、ＢＳとＭＳＵはデータバスで結ばれている（第３図）
。すなわち、ＢＳからＭＳＵへのデータ転送と、ＭＳＵ
からＢＳへのデータ転送はＮバイト単位で行うことがで
きる。そして、ＭＳＵは読み出し用（ＭＵＳ−４ＢＳ）
のＭＸＮバイトの容量を持つデータレジスタと、書き込
み用（ＢＳ−ＭＳＵ）の同容量のデータレジスタを持ち
、ＢＳとＭＳＵの間のスワップ動作は上記２つのデータ
レジスタを介してＭＸＮバイトを単位として時分割にＮ
バイト単位のデータ転送をＭ回繰り返すことにより、読
み出しおよび書き込みが行われる。
、ＢＳとＭＳＵはデータバスで結ばれている（第３図）
。すなわち、ＢＳからＭＳＵへのデータ転送と、ＭＳＵ
からＢＳへのデータ転送はＮバイト単位で行うことがで
きる。そして、ＭＳＵは読み出し用（ＭＵＳ−４ＢＳ）
のＭＸＮバイトの容量を持つデータレジスタと、書き込
み用（ＢＳ−ＭＳＵ）の同容量のデータレジスタを持ち
、ＢＳとＭＳＵの間のスワップ動作は上記２つのデータ
レジスタを介してＭＸＮバイトを単位として時分割にＮ
バイト単位のデータ転送をＭ回繰り返すことにより、読
み出しおよび書き込みが行われる。
第４図にその動作概念を示す。ＣＰＵ （中央処理装置
）がスワップ制御命令を出すと、まずＭＳＵに対して始
めのＭＸＮバイトのデータ読み出し命令が出される。こ
れによりＭＳＵはまずｔｌからｔ２の時間に読み出しレ
ジスタにＭＸＮバイトのデータをメモリから読み出す。
）がスワップ制御命令を出すと、まずＭＳＵに対して始
めのＭＸＮバイトのデータ読み出し命令が出される。こ
れによりＭＳＵはまずｔｌからｔ２の時間に読み出しレ
ジスタにＭＸＮバイトのデータをメモリから読み出す。
そしてｔ２からｔｓの時間に読み出しレジスタに読み出
されたＭＸＮバイトのデータをＢＳへ転送する。
されたＭＸＮバイトのデータをＢＳへ転送する。
ＢＳにおいてはｔ４からｔｌの時間にＭＳＵから転送さ
れてきたＭＸＮバイトのデータを高速に取り込む。これ
により１回目の読み出し動作Ｒｏとデータ転送が終了す
る。続いてＭＳＵにはデータ書き込み命令が出され、ま
ずＢＳはｔｅからｔｌの時間にＭＸＮバイトのデータを
高速に取り出し、ＭＳＵに転送する。ＭＳＵにおいては
転送されてきたＭＸＮバイトのデータをｔｓからｔｌの
時間に書き込みレジスタに取り込む。そしてＭＸＮバイ
トのデータをすべて取り込んだら、続（ｔｓからｔｌＯ
の時間に書き込みレジスタに取り込まれたＭＸＮバイト
のデータをメモリに書き込む。これにより１回目の読み
出し動作Ｒｏに対応する書き込み動作Ｗｏが終了する。
れてきたＭＸＮバイトのデータを高速に取り込む。これ
により１回目の読み出し動作Ｒｏとデータ転送が終了す
る。続いてＭＳＵにはデータ書き込み命令が出され、ま
ずＢＳはｔｅからｔｌの時間にＭＸＮバイトのデータを
高速に取り出し、ＭＳＵに転送する。ＭＳＵにおいては
転送されてきたＭＸＮバイトのデータをｔｓからｔｌの
時間に書き込みレジスタに取り込む。そしてＭＸＮバイ
トのデータをすべて取り込んだら、続（ｔｓからｔｌＯ
の時間に書き込みレジスタに取り込まれたＭＸＮバイト
のデータをメモリに書き込む。これにより１回目の読み
出し動作Ｒｏに対応する書き込み動作Ｗｏが終了する。
以上の読み出し動作Ｒｏと書き込み動作Ｗｏによって１
回目のスワップ動作が終了する。続いて行われる２回目
のスワップ動作も１回目のスワップ動作と同様に行われ
る。
回目のスワップ動作が終了する。続いて行われる２回目
のスワップ動作も１回目のスワップ動作と同様に行われ
る。
（３）発明が解決しようとする問題点
以上が従来のスワップ制御方式の動作概念である。上記
のようなスワップ制御方式の場合、例えばｔ２からｔｏ
の時間はデータ転送のための時間でＭＳＵのメモリは動
作していないにもかかわらず、ＭＳＵからのビジー信号
によりＣＰＵはＭＳＵが動作中であると認識しており、
ＭＳＵに対して次のスワップ動作を行わせることができ
ない。すなわち、ＣＰＵは１回目のスワップ動作が終了
する時刻ｔ９まで次のスワップ動作をＭＳＵに対して行
うことができない。そして、ｔｅからｔｌおよびｔｌか
らｔｌＯまでのＭＳＵのメモリ動作時間はＭＳＵの動作
速度がＢＳに対し低速であるため長いものとなってしま
い、その間ＢＳは何も動作しない時間となってしまう。
のようなスワップ制御方式の場合、例えばｔ２からｔｏ
の時間はデータ転送のための時間でＭＳＵのメモリは動
作していないにもかかわらず、ＭＳＵからのビジー信号
によりＣＰＵはＭＳＵが動作中であると認識しており、
ＭＳＵに対して次のスワップ動作を行わせることができ
ない。すなわち、ＣＰＵは１回目のスワップ動作が終了
する時刻ｔ９まで次のスワップ動作をＭＳＵに対して行
うことができない。そして、ｔｅからｔｌおよびｔｌか
らｔｌＯまでのＭＳＵのメモリ動作時間はＭＳＵの動作
速度がＢＳに対し低速であるため長いものとなってしま
い、その間ＢＳは何も動作しない時間となってしまう。
それにより全体のスワップ動作時間が長くなってしまう
という問題点があった。
という問題点があった。
本発明は上記問題点を除くために、データ転送時間にお
いてもＭＳＵのメモリ動作を行わせることができるよう
にすることによって、スワップ制御を効率的に行わせる
ことのできる記憶装置を提供することを目的とする。
いてもＭＳＵのメモリ動作を行わせることができるよう
にすることによって、スワップ制御を効率的に行わせる
ことのできる記憶装置を提供することを目的とする。
（４）問題を解決するための手段
上記目的は、上位記憶装置との間でスワップ動作を行う
記憶装置において、複数のデータを一時記憶する書き込
みデータレジスタと、複数のデータを一時記憶する読み
出しデータレジスタと制御装置とを有し、データ書き込
み動作は前記上位記憶装置から前記記憶装置へ転送され
てきた複数の書き込みデータを前記書き込みデータレジ
スタに格納後、前記記憶装置内のメ舌す分の書き込み動
作を行い、データ読み出し動作は前記メモリからの読み
出し動作を行いそれにより複数のデ二りを前記読み出し
レジスタに読み出し格納後、前記上位記憶装置への転送
を行い、前記メモリからの読み出し動作後または前記メ
モリへの書き込み動作前のデータ転送時間に、前記制御
装置が前記メモリが書き込みまたは読み出し動作をして
いないのを認識し、次のスワップ動作における前記メモ
リからの読み出し動作を行うことを特徴とする記憶装置
を提供することにある。
記憶装置において、複数のデータを一時記憶する書き込
みデータレジスタと、複数のデータを一時記憶する読み
出しデータレジスタと制御装置とを有し、データ書き込
み動作は前記上位記憶装置から前記記憶装置へ転送され
てきた複数の書き込みデータを前記書き込みデータレジ
スタに格納後、前記記憶装置内のメ舌す分の書き込み動
作を行い、データ読み出し動作は前記メモリからの読み
出し動作を行いそれにより複数のデ二りを前記読み出し
レジスタに読み出し格納後、前記上位記憶装置への転送
を行い、前記メモリからの読み出し動作後または前記メ
モリへの書き込み動作前のデータ転送時間に、前記制御
装置が前記メモリが書き込みまたは読み出し動作をして
いないのを認識し、次のスワップ動作における前記メモ
リからの読み出し動作を行うことを特徴とする記憶装置
を提供することにある。
（５）発明の実施例
以下、本発明の実施例について詳細に説明を行う。
第１図は本発明によるＢＳとＭＳＵの全体的な構成図で
ある。まずＢＳＩは制御回路１１．メモリ１２．書き込
みレジスタ１３．および読み出しレジスタ１４からなり
、書き込みレジスタ１３は制御書き込み１１と制御線１
１１で接続され、またデータバス４およびメモリ１２に
接続される。読み出しレジスタ１４は制御回路１１と制
御線１１３で接続され、またデータバス３およびメモリ
１２に接続される。また、メモリ１２は制御回路１１と
制御線１１２で接続される。次にＭＳＵ２は制御回路２
１．メモリ２２１．２２２． ・・・、２２Ｍ’、書
き込みレジスタ２３１．２３２． ・・・、２３Ｍ’
、および読み出しレジスタ２４１．２４２． ・・・
、２４Ｍ’からなり、書き込みレジスタ２３１．２３２
． ・・・。
ある。まずＢＳＩは制御回路１１．メモリ１２．書き込
みレジスタ１３．および読み出しレジスタ１４からなり
、書き込みレジスタ１３は制御書き込み１１と制御線１
１１で接続され、またデータバス４およびメモリ１２に
接続される。読み出しレジスタ１４は制御回路１１と制
御線１１３で接続され、またデータバス３およびメモリ
１２に接続される。また、メモリ１２は制御回路１１と
制御線１１２で接続される。次にＭＳＵ２は制御回路２
１．メモリ２２１．２２２． ・・・、２２Ｍ’、書
き込みレジスタ２３１．２３２． ・・・、２３Ｍ’
、および読み出しレジスタ２４１．２４２． ・・・
、２４Ｍ’からなり、書き込みレジスタ２３１．２３２
． ・・・。
２３Ｍ゛は制御回路２１とそれぞれ制御線２１１１．２
１１２、・・・、 ２１１Ｍ’で接続され、またデータ
バス３およびメモリ２２１．２２２． ・・・、２２
Ｍ”にそれぞれ接続される。読み出しレジスタ２４１．
２４２． ・・・、２４Ｍ’は制御回路２１とそれぞ
れ制御線２１３１、２１３２． ・・・、 ２１３Ｍ
”で接続され、またデータバス４およびメモリ２２１．
２２２． ・・・、２２Ｍ’にぞれぞれ接続される。
１１２、・・・、 ２１１Ｍ’で接続され、またデータ
バス３およびメモリ２２１．２２２． ・・・、２２
Ｍ”にそれぞれ接続される。読み出しレジスタ２４１．
２４２． ・・・、２４Ｍ’は制御回路２１とそれぞ
れ制御線２１３１、２１３２． ・・・、 ２１３Ｍ
”で接続され、またデータバス４およびメモリ２２１．
２２２． ・・・、２２Ｍ’にぞれぞれ接続される。
またメモリ２２１．２２２． ・・・、２２Ｍ′は制
御回路２１と制御線２１２１．２１２２゜・・・、 ２
１２＋’ｌ’で接続される。５はＢＳＩとＭＳＵ２との
間のスワ・ノブ動作等を行う制御装置である。
御回路２１と制御線２１２１．２１２２゜・・・、 ２
１２＋’ｌ’で接続される。５はＢＳＩとＭＳＵ２との
間のスワ・ノブ動作等を行う制御装置である。
以上のような構成の記憶装置の動作について、第２図の
説明図を用いながら説明を行う。まず、第１図において
ＢＳＩとＭＳＵ２を結ぶデータバス３および４は例えば
Ｎバイト単位の並列バスである。そして、ＢＳＩの書き
込みレジスタ１３および読み出しレジスタ１４はＮバイ
トのバッファレジスタである。また、ＭＳＵ２の書き込
みレジスタ２３１．２３２． ・・・、２３Ｍ’装置
のそれぞれはデータバス３と同サイズの並列バッファ
（この場合はＮバイト）で、従来は８バイト程度であっ
たのに対し、６４バイト程度と大きくとる。読み出しレ
ジスタ２４１．２４２． ・・・、２４Ｍ’も同様で
ある。
説明図を用いながら説明を行う。まず、第１図において
ＢＳＩとＭＳＵ２を結ぶデータバス３および４は例えば
Ｎバイト単位の並列バスである。そして、ＢＳＩの書き
込みレジスタ１３および読み出しレジスタ１４はＮバイ
トのバッファレジスタである。また、ＭＳＵ２の書き込
みレジスタ２３１．２３２． ・・・、２３Ｍ’装置
のそれぞれはデータバス３と同サイズの並列バッファ
（この場合はＮバイト）で、従来は８バイト程度であっ
たのに対し、６４バイト程度と大きくとる。読み出しレ
ジスタ２４１．２４２． ・・・、２４Ｍ’も同様で
ある。
以下、第１図と第２図を順次参照しながら説明する。ま
ずＣＰＵ （第１図では図示せず）がスワップ制御命令
を出すと、まず制御装置５よりＭＳＵ２の制御回路２１
に始めのＭＸＮバイトのデータ読み出し命令が出され、
それにより制御線２１２１、２１２２． ・・・、
２１２Ｍ′（これらはアドレス線も含む）を介して、メ
キリ２２１．２２２． ・・・。
ずＣＰＵ （第１図では図示せず）がスワップ制御命令
を出すと、まず制御装置５よりＭＳＵ２の制御回路２１
に始めのＭＸＮバイトのデータ読み出し命令が出され、
それにより制御線２１２１、２１２２． ・・・、
２１２Ｍ′（これらはアドレス線も含む）を介して、メ
キリ２２１．２２２． ・・・。
２２Ｍ゛にデータ読み出し命令が出される。これにより
、まずｔ＋’からｔ２′の時間にＭＳＵ２の読み出しレ
ジスタ２４１，２４２．・・・、２４Ｍ’にＭ×ＮＸＮ
バイトータがメモリ２２１．２２２． ・・・。
、まずｔ＋’からｔ２′の時間にＭＳＵ２の読み出しレ
ジスタ２４１，２４２．・・・、２４Ｍ’にＭ×ＮＸＮ
バイトータがメモリ２２１．２２２． ・・・。
２２Ｍ′から読み出される。そして、続くｔ２゛がらｔ
３’の時間に制御線 ２１３１．２１３２． ・・・
。
３’の時間に制御線 ２１３１．２１３２． ・・・
。
２１３Ｍ ”を介して読み出しレジスタ２４１．２４２
． ・・・、２４Ｍ’に順次転送命令が出されて、Ｍ
ＸＮハイドのデータがＮバイトずつデータバス４を介し
てＢＳｌへ転送される。ＢＳＩにおいてはまず、制御回
路１１が制御装置５から転送開始の信号を受は取る。そ
してＬｍ”からＬ 、 Ｈの時間にＭＳＵ２から転送さ
れて、きたＮバイトずつのデータが書き込みレジスタ１
３に入力され、その都度高速にメモリ１２に取り込まれ
、計ＭＸＮバイトが取り込まれる。なお、この動作は制
御回路１１がら制御線１１１および制御線１１２ （
’アドレス線も含む）に出力される信号によって制御さ
れる。次にＢＳ１は逆にＭＳＵ２への転送開始信号をＭ
ＳＵ２へ制御線５を介して出した後、ｔａ’からｔｔ′
の時間にメモリ１２からＮバイトずつ計ＭＸＮバイトの
データを読み出しレジネタ１．４ ％介してデータバス
３に出力し、ＭＳＵ２へ転送する。この動作は制御回路
１１から制御線１１２（アドレス線も含む）および制御
線１１３に出力される信号によって、制御される。、Ｍ
ＳＵ２においては制御回路２１が制御装置５から転送開
始信号を受は取った後、制御線２１１１．２１１２．
・・・、 ２１１Ｍ’を介して書き込みレジスタ２３
１．２３２． ・・・、２３Ｍ’に順次指令を与え、
ＢＳＩから転送されてきたデータをｔＩ＋’からｔ９’
の時間に書き込みレジスタ２３１゜２３２、・・・、２
３Ｍ’にＮバイトずつ取り込む。全部取り込んだら、続
（ｔ９′からｔｌＯ′の時間に書き込みレジスタ２３１
．２３２． ・・・、２３Ｍ’の内容をメモリ２２１
．２２２． ・・・、２２Ｍ”に書き込む。この動作
は制御回路２１から制御線２１１１．。
． ・・・、２４Ｍ’に順次転送命令が出されて、Ｍ
ＸＮハイドのデータがＮバイトずつデータバス４を介し
てＢＳｌへ転送される。ＢＳＩにおいてはまず、制御回
路１１が制御装置５から転送開始の信号を受は取る。そ
してＬｍ”からＬ 、 Ｈの時間にＭＳＵ２から転送さ
れて、きたＮバイトずつのデータが書き込みレジスタ１
３に入力され、その都度高速にメモリ１２に取り込まれ
、計ＭＸＮバイトが取り込まれる。なお、この動作は制
御回路１１がら制御線１１１および制御線１１２ （
’アドレス線も含む）に出力される信号によって制御さ
れる。次にＢＳ１は逆にＭＳＵ２への転送開始信号をＭ
ＳＵ２へ制御線５を介して出した後、ｔａ’からｔｔ′
の時間にメモリ１２からＮバイトずつ計ＭＸＮバイトの
データを読み出しレジネタ１．４ ％介してデータバス
３に出力し、ＭＳＵ２へ転送する。この動作は制御回路
１１から制御線１１２（アドレス線も含む）および制御
線１１３に出力される信号によって、制御される。、Ｍ
ＳＵ２においては制御回路２１が制御装置５から転送開
始信号を受は取った後、制御線２１１１．２１１２．
・・・、 ２１１Ｍ’を介して書き込みレジスタ２３
１．２３２． ・・・、２３Ｍ’に順次指令を与え、
ＢＳＩから転送されてきたデータをｔＩ＋’からｔ９’
の時間に書き込みレジスタ２３１゜２３２、・・・、２
３Ｍ’にＮバイトずつ取り込む。全部取り込んだら、続
（ｔ９′からｔｌＯ′の時間に書き込みレジスタ２３１
．２３２． ・・・、２３Ｍ’の内容をメモリ２２１
．２２２． ・・・、２２Ｍ”に書き込む。この動作
は制御回路２１から制御線２１１１．。
２１１２、 ・・・、 ２１１Ｍ’ 、および制御線
２１２１．２１２２゜・・・、 ２１２Ｍ′（アドレス
線も含む）に出力される信号によって制御される。以上
、ＭＳＵ２からＢＳＩへのＭＸＮバイトのデータ転送、
およびＢＳｌからＭＳＵ２へのＭＸＮバイトのデータ転
送という動作が１回目のスワップ動作であるが、ｔ２’
からｔ９’の破線で示した時間はデータ転送時間であり
、ＭＳＵ２のメモリ２２１．２２２． ・・・、２２
Ｍ’はメモリ動作を行っていない。このような場合制御
回路２１は、ビジー信号（メモリが動作中であることを
示す信号）を制御装置５へ出力しないようにする。従っ
て、ＣＰＵは制御装置６を介してビジー信号が出力され
ていなければ、２回目のスワップ動作に対するデータ読
み出し動作Ｒ１を行うことができる。すなわち、時間ｔ
２′からｔ９”の間の時刻ｔ＋＋’において１回目の一
スワンプ動作に対するデータ書き込み動作Ｗｏが行われ
る前に、２回目のスワップ動作命令が制御装置６に出さ
れる。これによってｔ２’からｔ９′のデータ転送時間
内の時間ｔ＋＋’からｔ１２′の間に２回目のデータ読
み出し動作Ｒ＋が１回目の場合と同様にして行われ、新
しいＭＸＮバイトのデータがメモリ２２１．２２２．
・・・、２２Ｍ”から読み出しレジスタ２４１．２４
２． ・・・、２４Ｍ’に読み出される。このとき、
もし読み出し開始時刻ｔ１２′が１回目のＭＳＵ２から
ＢＳＩへのデータ転送終了時刻ｔｏ’より前にきてはな
らない。
２１２１．２１２２゜・・・、 ２１２Ｍ′（アドレス
線も含む）に出力される信号によって制御される。以上
、ＭＳＵ２からＢＳＩへのＭＸＮバイトのデータ転送、
およびＢＳｌからＭＳＵ２へのＭＸＮバイトのデータ転
送という動作が１回目のスワップ動作であるが、ｔ２’
からｔ９’の破線で示した時間はデータ転送時間であり
、ＭＳＵ２のメモリ２２１．２２２． ・・・、２２
Ｍ’はメモリ動作を行っていない。このような場合制御
回路２１は、ビジー信号（メモリが動作中であることを
示す信号）を制御装置５へ出力しないようにする。従っ
て、ＣＰＵは制御装置６を介してビジー信号が出力され
ていなければ、２回目のスワップ動作に対するデータ読
み出し動作Ｒ１を行うことができる。すなわち、時間ｔ
２′からｔ９”の間の時刻ｔ＋＋’において１回目の一
スワンプ動作に対するデータ書き込み動作Ｗｏが行われ
る前に、２回目のスワップ動作命令が制御装置６に出さ
れる。これによってｔ２’からｔ９′のデータ転送時間
内の時間ｔ＋＋’からｔ１２′の間に２回目のデータ読
み出し動作Ｒ＋が１回目の場合と同様にして行われ、新
しいＭＸＮバイトのデータがメモリ２２１．２２２．
・・・、２２Ｍ”から読み出しレジスタ２４１．２４
２． ・・・、２４Ｍ’に読み出される。このとき、
もし読み出し開始時刻ｔ１２′が１回目のＭＳＵ２から
ＢＳＩへのデータ転送終了時刻ｔｏ’より前にきてはな
らない。
これは以下の理由による。
読み出し動作（Ｒｏ、Ｒ＋）にかかる時間は。
制御回路２１よりメモリ２２１〜２２Ｍ′にアドレス指
定をするための信号（ＲＡＳ、ＣＡＳ、アドレス信号等
）を送信するための時間である。従って、メモリ２２１
〜２２Ｍ′よりレジスタ２４１〜２４Ｍ′にデータが読
み出されるのはｔ１２という点である。
定をするための信号（ＲＡＳ、ＣＡＳ、アドレス信号等
）を送信するための時間である。従って、メモリ２２１
〜２２Ｍ′よりレジスタ２４１〜２４Ｍ′にデータが読
み出されるのはｔ１２という点である。
従って、ｔ８よりｔ１２が前にこないように制御を行う
。書き込みＷｏ、Ｗ’＋についても同じことがいえる。
。書き込みＷｏ、Ｗ’＋についても同じことがいえる。
以上のようにして読み出された２回目のＭＸＮバイトの
データはｔ１２′からｔ１３′の時間にデータバス４を
介してＢＳＩへ転送される。これにより、ＩＪＳＩは１
回目の書き込みデータをＭＳＵ２へ転送し終った時刻ｔ
７”の直後に、ＭＳＵｌから制御線５を介して転送開始
信号を得て、ｔ ＋４ ’からｔｒｉ’の時間にＭＳＵ
２からの２回目のＭＸＮバイトのデータをメモリ１２に
取り込むことができる。そして、ＢＳＩにおいては。
データはｔ１２′からｔ１３′の時間にデータバス４を
介してＢＳＩへ転送される。これにより、ＩＪＳＩは１
回目の書き込みデータをＭＳＵ２へ転送し終った時刻ｔ
７”の直後に、ＭＳＵｌから制御線５を介して転送開始
信号を得て、ｔ ＋４ ’からｔｒｉ’の時間にＭＳＵ
２からの２回目のＭＸＮバイトのデータをメモリ１２に
取り込むことができる。そして、ＢＳＩにおいては。
ｔ１６′からｔ１７′の時間に２回目のＭＸＮバイトの
書き込みデータをＭＳＵ２ヘデータバス３を介して転送
する。このとき、ＭＳＵ２においてはビジー信号は出力
されていないので、前記したようにｔｓ’からｔｏｏ’
の時間に１回目のスワップ動作に対する書き込み動作Ｗ
ｅが行われる。
書き込みデータをＭＳＵ２ヘデータバス３を介して転送
する。このとき、ＭＳＵ２においてはビジー信号は出力
されていないので、前記したようにｔｓ’からｔｏｏ’
の時間に１回目のスワップ動作に対する書き込み動作Ｗ
ｅが行われる。
そして、その間にＢＳＩから転送されてきた２回目のＭ
ＸＮバイトの書き込みデータがｔ１８′からｔ１９′の
時間にＭＳＵ２の書き込みレジスタ２３１、２３２．
・・・、２３Ｍ”に順次取り込まれる。
ＸＮバイトの書き込みデータがｔ１８′からｔ１９′の
時間にＭＳＵ２の書き込みレジスタ２３１、２３２．
・・・、２３Ｍ”に順次取り込まれる。
以上のようにして取り込まれた２回目のデークーはｔ１
９′からｔ ２０’ の時間にメモリ２２１．２２２
゜・・・、２２Ｍ’に書き込まれ、２回目のスワン、プ
動作を終了する。以後、同様にデータ転送時間を利用し
て次のスワップ動作に対する読み出し動作が行われる。
９′からｔ ２０’ の時間にメモリ２２１．２２２
゜・・・、２２Ｍ’に書き込まれ、２回目のスワン、プ
動作を終了する。以後、同様にデータ転送時間を利用し
て次のスワップ動作に対する読み出し動作が行われる。
以上のようにデータ転送時間においてもＭＳＵ２のメモ
リ動作を行わせるようにすることによって、スワップ動
作を高速に行うことができる。
リ動作を行わせるようにすることによって、スワップ動
作を高速に行うことができる。
（６）発明の効果
本発明によれば、ＭＳＵのメモリが動作していないデー
タ転送時間に、次のスワップ動作におけるメモリ読み出
し動作を行うようにすることによりＢＳ・の遊計時間を
滅ぼすことができ、効率の高いスワップ動作を行わせる
ことが可能となる。
タ転送時間に、次のスワップ動作におけるメモリ読み出
し動作を行うようにすることによりＢＳ・の遊計時間を
滅ぼすことができ、効率の高いスワップ動作を行わせる
ことが可能となる。
第１図は本発明によるスワップ動作の動作説明図、第２
図は本発明による記憶装置の全体的な構成図、第３図は
ＢＳとＭＳＵの間のスワップ動作の説明図、第４図は従
来のスワップ動作の動作説明図である。 １・・−−−−・−ＢＳ、 ２−・−・−・Ｍ
ＳＵ。 １１．２１−−−−−・・−制御回路、 ２２１
，２２２． ・・ ・、２３Ｍ’−・・−・−メモリ
、 ２３１，２３２． ・・・、２３Ｍ’・
・−−−−−−一書き込みレジスタ。 ２４１、２４２． ・・・、２４Ｍ’−・・−・・−
・読み出しレジスタ、 ５・・−一−−−−−制
御装置。
図は本発明による記憶装置の全体的な構成図、第３図は
ＢＳとＭＳＵの間のスワップ動作の説明図、第４図は従
来のスワップ動作の動作説明図である。 １・・−−−−・−ＢＳ、 ２−・−・−・Ｍ
ＳＵ。 １１．２１−−−−−・・−制御回路、 ２２１
，２２２． ・・ ・、２３Ｍ’−・・−・−メモリ
、 ２３１，２３２． ・・・、２３Ｍ’・
・−−−−−−一書き込みレジスタ。 ２４１、２４２． ・・・、２４Ｍ’−・・−・・−
・読み出しレジスタ、 ５・・−一−−−−−制
御装置。
Claims (1)
- 上位記憶装置と、複数のデータを一時記憶する書き込み
データレジスタ、複数のデータを一時記憶する読み出し
データレジスタを有する記憶装置と、該上位記憶装置と
該記憶装置との間のスワップ動作を制御する制御装置と
で構成され、データ書き込み動作は前記上位記憶装置か
ら前記記憶装置へ転送されてきた複数の書き込みデータ
を前記書き込みデータレジスタに格納後、前記記憶装置
内のメモリへの書き込み動作を行い、データ読み出し動
作は前記メモリからの読み出し動作を行いそれにより複
数のデータを前記読み出しレジスタに読み出し格納後、
前記上位記憶装置への転送を行うシステムにおいて、前
記メモリからの読み出し動作後または前記メモリへの書
き込み動作前のデータ転送時間に、前記制御装置が前記
メモリが書き込みまたは読み出し動作をしていないこと
を該制御装置が認識し、かつ、次のスワップ動作におけ
る前記メモリからの読み出し動作を行うことを特徴とす
るスワップ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166814A JPS6145343A (ja) | 1984-08-09 | 1984-08-09 | スワツプ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166814A JPS6145343A (ja) | 1984-08-09 | 1984-08-09 | スワツプ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145343A true JPS6145343A (ja) | 1986-03-05 |
Family
ID=15838154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166814A Pending JPS6145343A (ja) | 1984-08-09 | 1984-08-09 | スワツプ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03189845A (ja) * | 1989-12-13 | 1991-08-19 | Internatl Business Mach Corp <Ibm> | 階層メモリ・システムおよびキヤツシユ・メモリ・サブシステム |
| US6342759B1 (en) | 1997-06-03 | 2002-01-29 | Hitachi, Ltd. | Color cathode ray tube having an improved phosphor screen |
-
1984
- 1984-08-09 JP JP59166814A patent/JPS6145343A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03189845A (ja) * | 1989-12-13 | 1991-08-19 | Internatl Business Mach Corp <Ibm> | 階層メモリ・システムおよびキヤツシユ・メモリ・サブシステム |
| JPH0574103B2 (ja) * | 1989-12-13 | 1993-10-15 | Ibm | |
| US6342759B1 (en) | 1997-06-03 | 2002-01-29 | Hitachi, Ltd. | Color cathode ray tube having an improved phosphor screen |
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