JPH01320564A - 並列処理装置 - Google Patents
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- JPH01320564A JPH01320564A JP63155200A JP15520088A JPH01320564A JP H01320564 A JPH01320564 A JP H01320564A JP 63155200 A JP63155200 A JP 63155200A JP 15520088 A JP15520088 A JP 15520088A JP H01320564 A JPH01320564 A JP H01320564A
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- 230000015654 memory Effects 0.000 abstract description 42
- 230000006870 function Effects 0.000 abstract description 2
- NISOCYUAQBTSBZ-UHFFFAOYSA-N n-methyl-n-(2-phenylethyl)prop-2-yn-1-amine Chemical compound C#CCN(C)CCC1=CC=CC=C1 NISOCYUAQBTSBZ-UHFFFAOYSA-N 0.000 description 41
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
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- 239000013256 coordination polymer Substances 0.000 description 2
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- 102100021274 Metallophosphoesterase 1 Human genes 0.000 description 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
- G06F15/17343—Direct connection machines, e.g. completely connected computers, point to point communication networks wherein the interconnection is dynamically configurable, e.g. having loosely coupled nearest neighbor architecture
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列処理装置に係り、特に図形処理に好適な
並列処理装置に関する。
並列処理装置に関する。
従来、たとえば、ＣＰＵとローカルメモリとを内蔵する
プロセッサを、複数個、共通バスに接続し、あるプロセ
ッサ内のＣＰＵが他のプロセッサ内のローカルメモリに
読み書きを、前記共通バスを介して行っているものがあ
る。
プロセッサを、複数個、共通バスに接続し、あるプロセ
ッサ内のＣＰＵが他のプロセッサ内のローカルメモリに
読み書きを、前記共通バスを介して行っているものがあ
る。
また、共通バスを複数個有し、プロセッサ間のデータ転
送を独立に複数行うもの、あるいは、複数のプロセッサ
をリング状、格子状、２進水等の形状に接続するもの、
さらには上下左右に接続されたプロセッサ間で通信を行
なういわゆるＣＡＰ（Ｃｅｌｌｕｌａｒ Ａｒｒａｙ
Ｐｒｏｃｅｓｓｏｒ）と称されるものも知られている。
送を独立に複数行うもの、あるいは、複数のプロセッサ
をリング状、格子状、２進水等の形状に接続するもの、
さらには上下左右に接続されたプロセッサ間で通信を行
なういわゆるＣＡＰ（Ｃｅｌｌｕｌａｒ Ａｒｒａｙ
Ｐｒｏｃｅｓｓｏｒ）と称されるものも知られている。
〔発明が解決しようとする課題〕
しかし、上述した従来装置のいずれにあっても、各プロ
セッサの接続が固定化されたものであり、このため特定
の処理は高速に行ない得るが、処理アルゴリズムの変化
に対応させるのが困難であり、用途が限定されるという
問題を有していた。
セッサの接続が固定化されたものであり、このため特定
の処理は高速に行ない得るが、処理アルゴリズムの変化
に対応させるのが困難であり、用途が限定されるという
問題を有していた。
本発明は、このような事情に基づいてなされたものであ
り、各プロセッサの接続を処理アルゴリズムに合わせて
再構成を可能とし、様々な処理を並列動作により高速的
に行うことのできる並列処理装置を提供するにある。
り、各プロセッサの接続を処理アルゴリズムに合わせて
再構成を可能とし、様々な処理を並列動作により高速的
に行うことのできる並列処理装置を提供するにある。
このような課題を達成するために、本発明は、プログラ
ム及びデータを記憶する第１手段と、この第１手段のプ
ログラムに従って前記データを内部に読み込んで処理を
施し、再び第１車段に記憶させる第２手段と、この第２
手段が外部の記憶手段を利用するため、あるいは外部か
ら第１手段を利用させるために、前記第１手段及び第２
手段が利用するバスを外部への入出力端子と接続する第
３手段と、複数の前記入出力端子のうち任意の２つを接
続するスイッチ機能をもつ第４手段と、前記第１手段、
第２手段、第３手段および第４手段を内蔵するプロセッ
サを、複数個、ポートを介して相互にかつ任意に接続さ
れたものとしたものである。
ム及びデータを記憶する第１手段と、この第１手段のプ
ログラムに従って前記データを内部に読み込んで処理を
施し、再び第１車段に記憶させる第２手段と、この第２
手段が外部の記憶手段を利用するため、あるいは外部か
ら第１手段を利用させるために、前記第１手段及び第２
手段が利用するバスを外部への入出力端子と接続する第
３手段と、複数の前記入出力端子のうち任意の２つを接
続するスイッチ機能をもつ第４手段と、前記第１手段、
第２手段、第３手段および第４手段を内蔵するプロセッ
サを、複数個、ポートを介して相互にかつ任意に接続さ
れたものとしたものである。
このように構成すれば、各プロセッサの配列、およびこ
の配列による前記第４°手段のスイッチの開閉状態の特
定、とともに前記各プロセッサの接続が可能となる。そ
して、これら接続は処理アルゴリズムに合わせて構成す
ることができ、しかも任意に構成することができる。し
たがって、様々な処理を並列動作により高速にすること
ができる。
の配列による前記第４°手段のスイッチの開閉状態の特
定、とともに前記各プロセッサの接続が可能となる。そ
して、これら接続は処理アルゴリズムに合わせて構成す
ることができ、しかも任意に構成することができる。し
たがって、様々な処理を並列動作により高速にすること
ができる。
第１図は、本発明による並列処理装置の一実施例を示す
構成図である。同図はＣＰＵＩＯｌＤＭＡＣＩＩ、シス
テムメモリ１２．マルチポートプロセシングエレメント
（以下ＭＰＰＥと呼ぶ）１３、表示制御装置１４、フレ
ームバッファ１５、ＣＲＴデイスプレィ１６から成る。
構成図である。同図はＣＰＵＩＯｌＤＭＡＣＩＩ、シス
テムメモリ１２．マルチポートプロセシングエレメント
（以下ＭＰＰＥと呼ぶ）１３、表示制御装置１４、フレ
ームバッファ１５、ＣＲＴデイスプレィ１６から成る。
前記ＭＰＰＥ１３は、複数の入出力ポートを持ち、同一
の他のＭＰＰＥ１３とポート間を接続して使用する。使
用個数は特に限定されない。ポートの数も任意であるが
、第１図では一例として２ポートのものを示している。
の他のＭＰＰＥ１３とポート間を接続して使用する。使
用個数は特に限定されない。ポートの数も任意であるが
、第１図では一例として２ポートのものを示している。
ＭＰＰＥ１３の内部にはＣＰＵｌ３０、ローカルメモリ
１３１、入出力ポート１３２、バススイッチ１３３とを
含む。前記ＣＰＵ１３０は、ローカルメモリ１３１にあ
るプログラムに従い処理を進めるようになっている。生
成したデータはローカルメモリ１３１に記憶するように
なっている。単一のＭＰＰＥ１３だけで処理できない場
合は、入出力ポート１３２を介して他のＭＰＰＥ１３を
アクセスする。ポート間はアドレス、データ、制御信号
を転送するようになっている。他のＭＰＰＥ１３のロー
カルメモリ１３１のアクセスやＣＰＵ１３０への処理の
委託が可能である。
１３１、入出力ポート１３２、バススイッチ１３３とを
含む。前記ＣＰＵ１３０は、ローカルメモリ１３１にあ
るプログラムに従い処理を進めるようになっている。生
成したデータはローカルメモリ１３１に記憶するように
なっている。単一のＭＰＰＥ１３だけで処理できない場
合は、入出力ポート１３２を介して他のＭＰＰＥ１３を
アクセスする。ポート間はアドレス、データ、制御信号
を転送するようになっている。他のＭＰＰＥ１３のロー
カルメモリ１３１のアクセスやＣＰＵ１３０への処理の
委託が可能である。
前記バススイッチ１３３は入出力ポート１３２間を接続
制御するためのものである。このスイッチの開閉の状態
は、バススイッチ内部のレジスタの値により決定する。
制御するためのものである。このスイッチの開閉の状態
は、バススイッチ内部のレジスタの値により決定する。
この値は、ＣＰＵｌ０が設定し、ＭＰＰＥ１３が処理す
るプログラムに応じてＣＰ Ｕ １．３０がレジスタ番
号を指定することにより定める。ＭＰＰＥｌ ３に外部
からアクセスがある場合において、バススイッチ１３３
が閉の場合には、入出力ポート１３２から得る情報をバ
ススイッチ１３３を通じて他の入出力ポートから他のＭ
ＰＰＥｌ３へ与える。これはシステムとして見たときに
各ＭＰＰＥ１３のバススイッチの開閉を変化することに
より、ＭＰＰＥシステムのＣＰＵ１３０相互の接続関係
を可変にできることを意味する。ＭＰＰＥｌ３が処理し
た画素データはフレームバッファ１５に記憶する。そし
て、表示制御装置１４によりフレームバッファ１５から
データを読み出し、前記ＣＲＴデイスプレィ１６へ画像
を表示するようになっている。
るプログラムに応じてＣＰ Ｕ １．３０がレジスタ番
号を指定することにより定める。ＭＰＰＥｌ ３に外部
からアクセスがある場合において、バススイッチ１３３
が閉の場合には、入出力ポート１３２から得る情報をバ
ススイッチ１３３を通じて他の入出力ポートから他のＭ
ＰＰＥｌ３へ与える。これはシステムとして見たときに
各ＭＰＰＥ１３のバススイッチの開閉を変化することに
より、ＭＰＰＥシステムのＣＰＵ１３０相互の接続関係
を可変にできることを意味する。ＭＰＰＥｌ３が処理し
た画素データはフレームバッファ１５に記憶する。そし
て、表示制御装置１４によりフレームバッファ１５から
データを読み出し、前記ＣＲＴデイスプレィ１６へ画像
を表示するようになっている。
第２図は、前記ＭＰＰＥ１３のローカルメモリへの外部
からのアクセスを示す説明図である。外部との入出力用
端子１３２ Ａを通じて、制御情報、アドレス、データ
が入ってくる。この際、バススイッチ１，３３を閉に設
定していれば、これらの情報はただちにもう一方の入出
力用端子１３２Ｂを通じ、これと接続する他のＭＰＰＥ
ｌ３に転送される。入出カポ−Ｊ−１３２Ａは、入出力
用端子１゜３４Ａに入った制御情報、アドレスを解読す
るようになっている。本ＭＰＰＥ１３のローカルメモリ
１３１に対するアクセスである場合、入出力ポ−ト１３
２ＡはＣＰＵ１３０にバス開放要求を出す。ＣＰＵ１３
０はバスを開放すると共に入出力ポート１３２Ａにバス
開放を知らせる。入出力ポート１３２Ａは入出力用端子
１３４Ａから入ってくる制御情報、アドレス、データを
ローカルメモリ１３１に転送する。逆に入出力用端子１
３４Ｂからアクセスがある場合は、入出力ポート１３２
ＢがＣＰＵ１３０にバス開放を要求し、入出力用端子１
３４Ｂから入ってくる制御信号、アドレス、データをロ
ーカルメモリ１３］、に転送するようになっている。
からのアクセスを示す説明図である。外部との入出力用
端子１３２ Ａを通じて、制御情報、アドレス、データ
が入ってくる。この際、バススイッチ１，３３を閉に設
定していれば、これらの情報はただちにもう一方の入出
力用端子１３２Ｂを通じ、これと接続する他のＭＰＰＥ
ｌ３に転送される。入出カポ−Ｊ−１３２Ａは、入出力
用端子１゜３４Ａに入った制御情報、アドレスを解読す
るようになっている。本ＭＰＰＥ１３のローカルメモリ
１３１に対するアクセスである場合、入出力ポ−ト１３
２ＡはＣＰＵ１３０にバス開放要求を出す。ＣＰＵ１３
０はバスを開放すると共に入出力ポート１３２Ａにバス
開放を知らせる。入出力ポート１３２Ａは入出力用端子
１３４Ａから入ってくる制御情報、アドレス、データを
ローカルメモリ１３１に転送する。逆に入出力用端子１
３４Ｂからアクセスがある場合は、入出力ポート１３２
ＢがＣＰＵ１３０にバス開放を要求し、入出力用端子１
３４Ｂから入ってくる制御信号、アドレス、データをロ
ーカルメモリ１３］、に転送するようになっている。
第３図は、第２図におけるローカルメモリ１３１へのア
クセスタイムチャートを示す。アクセスを行なうに必要
な信号のうち、３種類の制御信号と２種類のデータバス
を示す。これらの信号は、第２図の入出力用端子１３４
Ａ又は１３４Ｂから入力して入出力ポート１３２Ａ又は
１３２Ｂを介してローカルメモリ１３１に転送する。第
３図中−コ】−はローカルメモリ１３１にデータ、アド
レスを供給する期間ＬＯＷレベルにするものである。
クセスタイムチャートを示す。アクセスを行なうに必要
な信号のうち、３種類の制御信号と２種類のデータバス
を示す。これらの信号は、第２図の入出力用端子１３４
Ａ又は１３４Ｂから入力して入出力ポート１３２Ａ又は
１３２Ｂを介してローカルメモリ１３１に転送する。第
３図中−コ】−はローカルメモリ１３１にデータ、アド
レスを供給する期間ＬＯＷレベルにするものである。
Ｒ／Ｗはローカルメモリ１３１からデータを読み出すの
か又は書き込むのかを区別する信号で、Ｈｉｇｈレベル
はリード、ＬＯＷレベルはライトを意味する。さらにＢ
Ｔはローカルメモリ１３１に２種類のバスＢＵＳ＃１．
ＢＵＳ＃２から同時にデータを転送する場合にＬＯＷレ
ベルにする。通常ＢＵＳ＃１はアドレス転送に用いＢＵ
Ｓ＃２はデータ転送に用いる。ローカルメモリ１３１の
プログラム、データ領域をアクセスする場合は毎回のア
クセスごとにアドレスを指定してやるが、メツセージ領
域へのアクセスだと複数語のデータは連続したアトＩノ
スに転送する。そこでメツセージ領域へのアクセスには
１語目のアクセスのみアドレスを指定し、２語目以降は
通常アドレス転送に用いるバスもデータ転送に使えるよ
うにしている。
か又は書き込むのかを区別する信号で、Ｈｉｇｈレベル
はリード、ＬＯＷレベルはライトを意味する。さらにＢ
Ｔはローカルメモリ１３１に２種類のバスＢＵＳ＃１．
ＢＵＳ＃２から同時にデータを転送する場合にＬＯＷレ
ベルにする。通常ＢＵＳ＃１はアドレス転送に用いＢＵ
Ｓ＃２はデータ転送に用いる。ローカルメモリ１３１の
プログラム、データ領域をアクセスする場合は毎回のア
クセスごとにアドレスを指定してやるが、メツセージ領
域へのアクセスだと複数語のデータは連続したアトＩノ
スに転送する。そこでメツセージ領域へのアクセスには
１語目のアクセスのみアドレスを指定し、２語目以降は
通常アドレス転送に用いるバスもデータ転送に使えるよ
うにしている。
第４図は、異なるＭＰＰＥｌ３間で、ＣＰＵｌ０がロー
カルメモリ１３１のメツセージ領域に複数語のデータを
転送する場合に、−語口はアドレスを指定し、２語目以
降はアドレスバスもデータ転送に用い同時に２語を転送
するモードのタイムチャートを示す。第１回目のアクセ
スでは、特定のＭＰＰＥ内のローカルメモリ１３１のア
ドレスをＢＵＳ＃ｌで転送し、データはＢＵＳ＃２で転
送する。２回目以降は、ＢＵＳ＃１．ＢＵＳ＃２の双方
を用いて、２語分のデータを同時に転送する。この際Ｂ
ＴはＬＯＷレベルにする。さらに、転送の終了は、３丁
とＢＴをともにＨｉｇｈレベルにして知らせるようにな
っている。
カルメモリ１３１のメツセージ領域に複数語のデータを
転送する場合に、−語口はアドレスを指定し、２語目以
降はアドレスバスもデータ転送に用い同時に２語を転送
するモードのタイムチャートを示す。第１回目のアクセ
スでは、特定のＭＰＰＥ内のローカルメモリ１３１のア
ドレスをＢＵＳ＃ｌで転送し、データはＢＵＳ＃２で転
送する。２回目以降は、ＢＵＳ＃１．ＢＵＳ＃２の双方
を用いて、２語分のデータを同時に転送する。この際Ｂ
ＴはＬＯＷレベルにする。さらに、転送の終了は、３丁
とＢＴをともにＨｉｇｈレベルにして知らせるようにな
っている。
第５図は、異なるＭＰＰＥ間でＣＰＵのローカルメモリ
に対する書き込み動作を示す説明図である。
に対する書き込み動作を示す説明図である。
同図はＭＰＰＥ１３Ａ内のＣＰＵ１３０がＭＰＰＥｌ３
０内のローカルメモリ１３１に書き込みを行なう場合を
示している。各ＭＰＰＥ１３Ａ。
０内のローカルメモリ１３１に書き込みを行なう場合を
示している。各ＭＰＰＥ１３Ａ。
１３Ｂ、１３Ｃのバススイッチ１３３は各々順に、開、
閉、開にプログラムされている。ＭＰＰＥＩ３ＡのＣＰ
Ｕ１３０が出力するコントロール、アドレス（ＢＵＳ＃
１を使用）、データ（ＢＵＳ＃２を使用）はＭＰＰＥ１
３Ａの入出力ポート１３２Ａ及び１３２Ｂを介して、Ｍ
ＰＰＥ１３Ａと接続されるＭＰＰＥ１３Ｂ、１３Ｚに転
送される。
閉、開にプログラムされている。ＭＰＰＥＩ３ＡのＣＰ
Ｕ１３０が出力するコントロール、アドレス（ＢＵＳ＃
１を使用）、データ（ＢＵＳ＃２を使用）はＭＰＰＥ１
３Ａの入出力ポート１３２Ａ及び１３２Ｂを介して、Ｍ
ＰＰＥ１３Ａと接続されるＭＰＰＥ１３Ｂ、１３Ｚに転
送される。
ＭＰＰＥ１３Ｂ内ではバススイッチ１３３を閉に設定し
ており、ＭＰＰＥ１３Ａの入出力ポート１３２Ｂより出
力されるコントロール、アドレス。
ており、ＭＰＰＥ１３Ａの入出力ポート１３２Ｂより出
力されるコントロール、アドレス。
データはただちにＭＰＰＥ１３Ｂに転送される。
ここではＭＰＰＥ１３Ｚ内の動作については省略する。
ＭＰＰＥ１３Ｂ内の入出力ポート１３２Ａは、内蔵する
アドレスデコーダによりローカルメモリ１３１に対する
アクセスかどうかを判断する。
アドレスデコーダによりローカルメモリ１３１に対する
アクセスかどうかを判断する。
アドレスはプロセッサアドレスとローカルメモリアドレ
スを含み、プロセッサアドレスをデコードする。この例
ではローカルメモリ１３１（ＭＰＰＥ１３Ｂ内の）に対
するアクセスではないため、ＭＰＰＥ１３Ｂ（７）ＣＰ
Ｕ１３０がローカルメモリ１３１にアクセスできる。一
方、ＭＰＰＥ１３Ｃ内の入出力ポート１３２Ａは内蔵す
るアドレスデコーダにより、ローカルメモリ１３１ （
ＭＰＰＥ１３Ｃ内の）へのアクセスと判断し、ＭＰＰＥ
Ｉ３のＣＰＵ１３０にバス要求を出す。該ＣＰＵｌ３０
はバスを開放できる状態になると入出力ポート１３２Ａ
（ＭＰＰＥ１３Ｃの）にバス使用許可を出す。該入出
力ポート１３２Ａはコントロール、アドレス、データを
ローカルメモリ１３１（ＭＰＰＥ１３Ｃ内の）に転送す
る。
スを含み、プロセッサアドレスをデコードする。この例
ではローカルメモリ１３１（ＭＰＰＥ１３Ｂ内の）に対
するアクセスではないため、ＭＰＰＥ１３Ｂ（７）ＣＰ
Ｕ１３０がローカルメモリ１３１にアクセスできる。一
方、ＭＰＰＥ１３Ｃ内の入出力ポート１３２Ａは内蔵す
るアドレスデコーダにより、ローカルメモリ１３１ （
ＭＰＰＥ１３Ｃ内の）へのアクセスと判断し、ＭＰＰＥ
Ｉ３のＣＰＵ１３０にバス要求を出す。該ＣＰＵｌ３０
はバスを開放できる状態になると入出力ポート１３２Ａ
（ＭＰＰＥ１３Ｃの）にバス使用許可を出す。該入出
力ポート１３２Ａはコントロール、アドレス、データを
ローカルメモリ１３１（ＭＰＰＥ１３Ｃ内の）に転送す
る。
次に、第６図は１回のアクセスで２語のデータ書き込み
、読み出しを可能にするローカルメモリの構成図を示す
。記憶装置ＲＡＭ １６１７、ＲＡＭｌｌ６１８は各々
１回のアクセスで１語（ＢＵＳ＃１．ＢＵＳ＃２と同じ
ビットサイズ）の読み書きを行なう。偶数アドレス（ア
ドレスの最下位ビットが０）にはＲＡＭｌ６１７が、奇
数アドレス（アドレスの最下位ビットが１）にはＲＡＭ
ｎ６１８が対応する。プログラム・データ領域のアクセ
スの場合は、ＢＵＳ＃１上のアドレスをラッチ６１０で
保持し、マルチプレフタ６１４，６１５で選択されてＲ
ＡＭｌ６１７．ＲＡＭｎ６１８へ与える。プログラム・
データ領域へのアクセスの検出は比較器６１２で行なう
。この場合、メツセージ領域のアドレス空間をレジスタ
６１１に記憶させておく。プログラム・データ領域のア
クセスは１回につき１語で、チップセレクト回路６１６
でアドレスの最下位ビットに応じてＲＡＭＩ ６１７、
ＲＡＭｎ６１８の一方をセレクトする。データはＢＵＳ
＃２からマルチプレクサ６１９，６２０を介してＲＡＭ
Ｉ ６１７．ＲＡＭｎ６１８に与える。メツセージ領域
のアクセスについては、メツセージアドレス発生器６１
３がアドレスを管理する。従って外部ＭＰＰＥが発生す
るアドレスのうち意味があるのは、複数のローカルメモ
リの中から１つを識別する情報とメツセージを表わす情
報である。メツセージはローカルメモリ内にメツセージ
先頭アドレスから１アドレスずつ順番に記憶する。メツ
セージアドレス発生器６１３は、外部ＭＰＰＥからメツ
セージの書き込みがある場合にこれに与えるアドレスを
記憶するレジスタ及び。
、読み出しを可能にするローカルメモリの構成図を示す
。記憶装置ＲＡＭ １６１７、ＲＡＭｌｌ６１８は各々
１回のアクセスで１語（ＢＵＳ＃１．ＢＵＳ＃２と同じ
ビットサイズ）の読み書きを行なう。偶数アドレス（ア
ドレスの最下位ビットが０）にはＲＡＭｌ６１７が、奇
数アドレス（アドレスの最下位ビットが１）にはＲＡＭ
ｎ６１８が対応する。プログラム・データ領域のアクセ
スの場合は、ＢＵＳ＃１上のアドレスをラッチ６１０で
保持し、マルチプレフタ６１４，６１５で選択されてＲ
ＡＭｌ６１７．ＲＡＭｎ６１８へ与える。プログラム・
データ領域へのアクセスの検出は比較器６１２で行なう
。この場合、メツセージ領域のアドレス空間をレジスタ
６１１に記憶させておく。プログラム・データ領域のア
クセスは１回につき１語で、チップセレクト回路６１６
でアドレスの最下位ビットに応じてＲＡＭＩ ６１７、
ＲＡＭｎ６１８の一方をセレクトする。データはＢＵＳ
＃２からマルチプレクサ６１９，６２０を介してＲＡＭ
Ｉ ６１７．ＲＡＭｎ６１８に与える。メツセージ領域
のアクセスについては、メツセージアドレス発生器６１
３がアドレスを管理する。従って外部ＭＰＰＥが発生す
るアドレスのうち意味があるのは、複数のローカルメモ
リの中から１つを識別する情報とメツセージを表わす情
報である。メツセージはローカルメモリ内にメツセージ
先頭アドレスから１アドレスずつ順番に記憶する。メツ
セージアドレス発生器６１３は、外部ＭＰＰＥからメツ
セージの書き込みがある場合にこれに与えるアドレスを
記憶するレジスタ及び。
ＣＰＵがメツセージを読み出す場合に、まだＣＰＵが読
み出していない最古のメツセージのアドレスを記憶する
レジスタを内蔵する。１回のアクセスで２語のデータ転
送を行なうモードをブロック転送モードと呼び、コント
ロール信号ＢＴをＬ○Ｗレベルにすることで１回１語ア
クセスと区別する。ブロック転送モードでは、偶数アド
レスから連続２語を転送する場合には、同一のアドレス
をマルチプレクサ６１４，６１５を介してＲＡＭｌ６１
７、ＲＡＭｌｌ６１８に与える。また、データはＲＡＭ
ｌ６１７へはＢＵＳ＃２から、ＲＡＭｌｌ６１８へはＢ
ＵＳ＃１から与える。奇数、アドレスから連続２語をア
クセスする場合には、偶数アドレス用のＲＡＭｌ６１７
には奇数アドレス用のＲＭ６１８より１だけ多いアドレ
スを与える。この場合にはデータはＢＵＳ＃２からＲＡ
ＭＵ ６１８へ、ＢＵＳ＃１からＲＡＭｌ６１７へ与え
る。
み出していない最古のメツセージのアドレスを記憶する
レジスタを内蔵する。１回のアクセスで２語のデータ転
送を行なうモードをブロック転送モードと呼び、コント
ロール信号ＢＴをＬ○Ｗレベルにすることで１回１語ア
クセスと区別する。ブロック転送モードでは、偶数アド
レスから連続２語を転送する場合には、同一のアドレス
をマルチプレクサ６１４，６１５を介してＲＡＭｌ６１
７、ＲＡＭｌｌ６１８に与える。また、データはＲＡＭ
ｌ６１７へはＢＵＳ＃２から、ＲＡＭｌｌ６１８へはＢ
ＵＳ＃１から与える。奇数、アドレスから連続２語をア
クセスする場合には、偶数アドレス用のＲＡＭｌ６１７
には奇数アドレス用のＲＭ６１８より１だけ多いアドレ
スを与える。この場合にはデータはＢＵＳ＃２からＲＡ
ＭＵ ６１８へ、ＢＵＳ＃１からＲＡＭｌ６１７へ与え
る。
ここで、上述したＭＰＰＥを使用して、本発明の効果を
奏しぬる説明をする。第７図は９台のＭＰＰＥを用いた
場合の一実施例を示している。同図において、各ＭＰＰ
Ｅ１３のバススイッチ１．３３はプログラムにより、開
閉の状態を決定でき。
奏しぬる説明をする。第７図は９台のＭＰＰＥを用いた
場合の一実施例を示している。同図において、各ＭＰＰ
Ｅ１３のバススイッチ１．３３はプログラムにより、開
閉の状態を決定でき。
本実施例ではすべて開にする。入出力用端子７゜Ｏから
入出力ポート１３２Ａを介してデータとそのデータに対
する操作指示が入る。これらのデータはバススイッチ１
３３が開のため後段のＭＰＰＥｌ−３には転送されない
、ＣＰＵ１３０がこのデータに処理を施し、後段のＭＰ
ＰＥｌ３に次の処理を行なわせる場合には、入出力ポー
ト１３２Ａを介して、データを転送する。前段から受け
とったデータにＭＰＰＥｌ ３が処理を施し後段に新た
に生成したデータを転送することにより、入出力用端子
７００から入ったデータは９段のパイプライン処理を受
けて入出力用端子７１０がら出力される。
入出力ポート１３２Ａを介してデータとそのデータに対
する操作指示が入る。これらのデータはバススイッチ１
３３が開のため後段のＭＰＰＥｌ−３には転送されない
、ＣＰＵ１３０がこのデータに処理を施し、後段のＭＰ
ＰＥｌ３に次の処理を行なわせる場合には、入出力ポー
ト１３２Ａを介して、データを転送する。前段から受け
とったデータにＭＰＰＥｌ ３が処理を施し後段に新た
に生成したデータを転送することにより、入出力用端子
７００から入ったデータは９段のパイプライン処理を受
けて入出力用端子７１０がら出力される。
このようにすることによって、一つのデータに施す全処
理を９分割し、各ＭＰＰＥはデータを受けては９分の１
の処理を施して次のＭＰＰＥに渡す。このため最終段の
ＭＰＰＥからは９分の１の処理に必要な時間でデータが
出方されるようになる。
理を９分割し、各ＭＰＰＥはデータを受けては９分の１
の処理を施して次のＭＰＰＥに渡す。このため最終段の
ＭＰＰＥからは９分の１の処理に必要な時間でデータが
出方されるようになる。
第８図は、やはり９台のＭＰＰＥを用いた場合の他の実
施例を示す図である。同図において１ＭＰＰＥ１３Ａ、
１３Ｂ、１３Ｃは各々２つの入出力用端子のうち１方を
接続し、共通の端子８００とする。ＭＰＰＥ１３Ａは人
出カ用端子によってＭＰＰＥ１３Ｄと接続するが、ＭＰ
ＰＥｌ３０内のバススイッチ１３３Ｄを閉とすることに
よりＭＰＰＥ １３Ｇとも接続できる。同様にＭＰＰＥ
１３Ｂに対してはＭＰＰＥ１３Ｅ、１３Ｈが、Ｍ １）
ＰＥ １３Ｃに対してはＭＰＰＥ１３Ｆ、１．３丁が接
続される。
施例を示す図である。同図において１ＭＰＰＥ１３Ａ、
１３Ｂ、１３Ｃは各々２つの入出力用端子のうち１方を
接続し、共通の端子８００とする。ＭＰＰＥ１３Ａは人
出カ用端子によってＭＰＰＥ１３Ｄと接続するが、ＭＰ
ＰＥｌ３０内のバススイッチ１３３Ｄを閉とすることに
よりＭＰＰＥ １３Ｇとも接続できる。同様にＭＰＰＥ
１３Ｂに対してはＭＰＰＥ１３Ｅ、１３Ｈが、Ｍ １）
ＰＥ １３Ｃに対してはＭＰＰＥ１３Ｆ、１．３丁が接
続される。
このようにした場合、ＭＰＰＥ１３Ａ、１３Ｂ。
１３Ｃに各々２つのＭＰＰＥがそれぞれ従属接続されて
おり、階層構造に分配されたデータのやりとりに有効と
なる。
おり、階層構造に分配されたデータのやりとりに有効と
なる。
第９図は、４つの入出カポ−Ｉ−を持つＭＰＰＥを用イ
ル実施例を示す。ＣＰＵ］、Ｏ，ＤＭＡＣ１１、システ
ムメモリ１２、ＭＰＰＥｌ３、表示制御装置１４、フレ
ームバッファ１５、ＣＲＴデイスプレィ１６から成る。
ル実施例を示す。ＣＰＵ］、Ｏ，ＤＭＡＣ１１、システ
ムメモリ１２、ＭＰＰＥｌ３、表示制御装置１４、フレ
ームバッファ１５、ＣＲＴデイスプレィ１６から成る。
各ＭＰＰＥは上下左右の４つのＭＰＰＥどポートを介し
て接続する。ＭＰＰＥ内部には、ＣＰＵ１３０、ローカ
ルメモリ１３１、各ポートに割り当てる入出力ポート１
３２、各ポート間を接続可能なバススイッチ１３３から
成る。２次元格子状に配列するＭＰＰＥｌ、３３のバス
スイッチ１３３の開閉をＭＰＰＥごとにプログラムする
ことにより、各ＭＰＰＥのＣＰＵ１３０、ローカルメモ
リ１３１は、上下左右のＭＰＰＥだけでなくこれらと隣
接するＭＰＰＥのＣＰＵ１３０、ローカルメモリ１３１
と接続できる。バススイッチの接続をプログラムするこ
とにより同一のシステム構成でＣＰＵ間の結合を変える
ことができる。
て接続する。ＭＰＰＥ内部には、ＣＰＵ１３０、ローカ
ルメモリ１３１、各ポートに割り当てる入出力ポート１
３２、各ポート間を接続可能なバススイッチ１３３から
成る。２次元格子状に配列するＭＰＰＥｌ、３３のバス
スイッチ１３３の開閉をＭＰＰＥごとにプログラムする
ことにより、各ＭＰＰＥのＣＰＵ１３０、ローカルメモ
リ１３１は、上下左右のＭＰＰＥだけでなくこれらと隣
接するＭＰＰＥのＣＰＵ１３０、ローカルメモリ１３１
と接続できる。バススイッチの接続をプログラムするこ
とにより同一のシステム構成でＣＰＵ間の結合を変える
ことができる。
第１０図は、１６個のポートＭＰＰＥを４×４の格子状
に接続する実施例である。各ＭＰＰＥのバススイッチは
すべて開とし、１→５→９→１３→１４→１０→６→７
→１１→１５→１６→１２→８→４→３→２の順で同一
のデータについて処理を行なう。ＭＰＰＥ２で生成した
データはＭＰＰＥＩへ戻す。効果は、第７図の実施例と
同じくパイプラインによる処理時間の短縮である。
に接続する実施例である。各ＭＰＰＥのバススイッチは
すべて開とし、１→５→９→１３→１４→１０→６→７
→１１→１５→１６→１２→８→４→３→２の順で同一
のデータについて処理を行なう。ＭＰＰＥ２で生成した
データはＭＰＰＥＩへ戻す。効果は、第７図の実施例と
同じくパイプラインによる処理時間の短縮である。
第１１図は、第１０図を同じ実施例で、バススイッチを
別のプログラムにすることで４層の２進水に各プロセッ
サを結合できる。
別のプログラムにすることで４層の２進水に各プロセッ
サを結合できる。
以上説明したことから明らかなように、各プロセッサの
接続を処理アルゴリズムに合わせて再構成を可能とし、
様々な処理を並列動作により高速的に行うようにするこ
とができるようになる。
接続を処理アルゴリズムに合わせて再構成を可能とし、
様々な処理を並列動作により高速的に行うようにするこ
とができるようになる。
第１図は本発明による並列処理装置の一実施例を示すブ
ロック図、第２図はマルチボー１−プロセシングニレメ
ン！”（ＭＰＰＥ）の内部ブロックと外部ＭＰＰＥから
のローカルメモリアクセスを示す図、第３図は１回１語
のローカルメモリアクセスの場合のタイムチャー１−１
第４図は１回２語のローカルメモリアクセスの場合のタ
イムチャー１〜、第５図は外部ＭＰＰＥがローカルメモ
リをアクセスする場合を示すブロック図、第６図は１回
２語のアクセスを可能にするローカルメモリの一実施例
を示す構成図、第７図ないし第１１図は各々本発明の他
の実施例を示すブロック図を示す。 １３・・・マルチポートプロセシングエレメント、１３
０・・・ＣＰＵ、１３１・・・ローカルメモリ。 １３２・・・入出力ポート、１３３・・・バススイッチ
。
ロック図、第２図はマルチボー１−プロセシングニレメ
ン！”（ＭＰＰＥ）の内部ブロックと外部ＭＰＰＥから
のローカルメモリアクセスを示す図、第３図は１回１語
のローカルメモリアクセスの場合のタイムチャー１−１
第４図は１回２語のローカルメモリアクセスの場合のタ
イムチャー１〜、第５図は外部ＭＰＰＥがローカルメモ
リをアクセスする場合を示すブロック図、第６図は１回
２語のアクセスを可能にするローカルメモリの一実施例
を示す構成図、第７図ないし第１１図は各々本発明の他
の実施例を示すブロック図を示す。 １３・・・マルチポートプロセシングエレメント、１３
０・・・ＣＰＵ、１３１・・・ローカルメモリ。 １３２・・・入出力ポート、１３３・・・バススイッチ
。
Claims (1)
- 【特許請求の範囲】 １、プログラム及びデータを記憶する第１手段と、この
第１手段のプログラムに従って前記データを内部に読み
込んで処理を施し、再び第１手段に記憶させる第２手段
と、この第２手段が外部の記憶手段を利用するため、あ
るいは外部から第１手段を利用させるために、前記第１
手段及び第２手段が利用するバスを外部への入出力端子
と接続する第３手段と、複数の前記入出力端子のうち任
意の２つを接続するスイッチ機能をもつ第４手段と、前
記第１手段、第２手段、第３手段および第４手段を内蔵
するプロセッサを、複数個、ポートを介して相互にかつ
任意に接続されたことを特徴とする並列処理装置。 ２、請求項第１記載において、前記第４手段の開閉を記
憶する書替え可能なレジスタを有する並列処理装置。 ３、請求項第１記載において、第５手段同士の接続は固
定でありながら、前記第４手段の開閉の組合せによって
、前記第１及び第２手段同士の接続関係を可変にする並
列処理装置。 ４、請求項第１記載において、前記第１手段内に、他の
第５手段から前記第２手段へのメッセージ記憶領域を設
け、プログラム、データ領域とはアドレスで区別し、メ
ッセージを書き込む場合には、前記第１手段内に、メッ
セージが書かれたアドレスとメッセージの数を記憶する
手段を有することにより、前記第２手段はメッセージが
入ったアドレス及びメッセージの個数を一定期間ごとに
参照し、新たにメッセージが入った場合にはこれを読み
出す並列処理装置。 ５、請求項第１記載において、前記第１手段のプログラ
ム、データ領域に他の第５手段が読み書きする場合は、
毎回アドレスを与えるのに対し、メッセージ領域に連続
してデータを書き込む場合には、２回目以降はアドレス
を省略し、アドレスバスをデータ転送に用いることによ
りメッセージの転送を高速化する並列処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155200A JPH01320564A (ja) | 1988-06-23 | 1988-06-23 | 並列処理装置 |
| KR1019890008518A KR0141489B1 (ko) | 1988-06-23 | 1989-06-20 | 병렬처리장치 |
| EP89111465A EP0347929B1 (en) | 1988-06-23 | 1989-06-23 | Parallel processor |
| DE68927202T DE68927202T2 (de) | 1988-06-23 | 1989-06-23 | Paralleler Prozessor |
| US08/104,945 US5388230A (en) | 1988-06-23 | 1993-08-12 | Parallel processor having multi-processing units either connected or bypassed in either series or parallel by the use of bus switching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155200A JPH01320564A (ja) | 1988-06-23 | 1988-06-23 | 並列処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320564A true JPH01320564A (ja) | 1989-12-26 |
Family
ID=15600688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155200A Pending JPH01320564A (ja) | 1988-06-23 | 1988-06-23 | 並列処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5388230A (ja) |
| EP (1) | EP0347929B1 (ja) |
| JP (1) | JPH01320564A (ja) |
| KR (1) | KR0141489B1 (ja) |
| DE (1) | DE68927202T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04233063A (ja) * | 1990-12-28 | 1992-08-21 | Matsushita Electric Ind Co Ltd | ニューロプロセッサ |
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| US7512873B2 (en) | 2006-03-22 | 2009-03-31 | Fujitsu Microelectronics Limited | Parallel processing apparatus dynamically switching over circuit configuration |
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- 1989-06-20 KR KR1019890008518A patent/KR0141489B1/ko not_active IP Right Cessation
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1993
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| EP0347929A2 (en) | 1989-12-27 |
| KR900000771A (ko) | 1990-01-31 |
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