JPS59173828A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS59173828A JPS59173828A JP58048233A JP4823383A JPS59173828A JP S59173828 A JPS59173828 A JP S59173828A JP 58048233 A JP58048233 A JP 58048233A JP 4823383 A JP4823383 A JP 4823383A JP S59173828 A JPS59173828 A JP S59173828A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processing unit
- input
- access
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は中央処理装置と入出力処理装置とが共通のデー
タ線を介して主記憶装置と接続されるデータ処理システ
ムに関する。
タ線を介して主記憶装置と接続されるデータ処理システ
ムに関する。
（２）従来技術
仮想アドレス空間を有し、中央処理装置（以下ＣＰＵ）
および入出力装置（以下ｌ０Ｐ）が独立しているデータ
処理システムの入出力動作における動的アドレス変換を
実現する手段として従来２つの方式が存在する。第１の
方式として主記憶装置（以下ＭＭＵ）中のアドレス変換
用テーブルを順次別いて仮想アドレスから実アドレスに
変換する方式がある。第２の方式としてＭＭＵから取り
出した変換用のデータを高速記憶装置（通常ＴＬＢ（Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ ）と呼ばれている）に格納し、次に仮想アドレス
を変換する時、前記ＴＬＢ内のデータを参照し、すでに
該仮想アドレスがＴＬＢ内に格納されて（・れば、それ
に対応する所要のデータ（アドレス変換のためのアドレ
ス情報）を取り出し、それを用（・て実アドレスを生成
する方式がある。この第７の方式をとると、ＴＬＢがあ
る程度の容量をもてばほとんどの仮想アドレスがその中
に格納されることになり仮想アドレスから実アドレスへ
の変換が非常に高速となる。第１の方式ではＩ・−ドウ
エアは余り増えｔＬＬ・。しかしアドレス変換に必要な
情報をその都度主記憶に取りに行くためアドレス変換の
ためのオーバーヘッドが非常に大きくなる。したがつレ
ス変換のためのオーバーヘッドは小さく・が）・−ドウ
エア量が増えると（・う欠点がある。
および入出力装置（以下ｌ０Ｐ）が独立しているデータ
処理システムの入出力動作における動的アドレス変換を
実現する手段として従来２つの方式が存在する。第１の
方式として主記憶装置（以下ＭＭＵ）中のアドレス変換
用テーブルを順次別いて仮想アドレスから実アドレスに
変換する方式がある。第２の方式としてＭＭＵから取り
出した変換用のデータを高速記憶装置（通常ＴＬＢ（Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ ）と呼ばれている）に格納し、次に仮想アドレス
を変換する時、前記ＴＬＢ内のデータを参照し、すでに
該仮想アドレスがＴＬＢ内に格納されて（・れば、それ
に対応する所要のデータ（アドレス変換のためのアドレ
ス情報）を取り出し、それを用（・て実アドレスを生成
する方式がある。この第７の方式をとると、ＴＬＢがあ
る程度の容量をもてばほとんどの仮想アドレスがその中
に格納されることになり仮想アドレスから実アドレスへ
の変換が非常に高速となる。第１の方式ではＩ・−ドウ
エアは余り増えｔＬＬ・。しかしアドレス変換に必要な
情報をその都度主記憶に取りに行くためアドレス変換の
ためのオーバーヘッドが非常に大きくなる。したがつレ
ス変換のためのオーバーヘッドは小さく・が）・−ドウ
エア量が増えると（・う欠点がある。
特に入出力動作のアドレス変換のために独自にＩＯＰ内
にＴＬＢを持つとＣＰＵ内のＴＬＢとＩＯＰ内のＴＬＢ
との一致をとるための手段を必要としＩＬＢ以外にも）
１−ドウニア邦が増加するという欠点がある。
にＴＬＢを持つとＣＰＵ内のＴＬＢとＩＯＰ内のＴＬＢ
との一致をとるための手段を必要としＩＬＢ以外にも）
１−ドウニア邦が増加するという欠点がある。
本発明の第１の目的は、上述の欠点を除去しノ・−ドウ
エア量の増加を抑え、しかもアドレス変換オーバーヘッ
ドの減少もはかるようにしたデータ処理システム提供す
ることにある。
エア量の増加を抑え、しかもアドレス変換オーバーヘッ
ドの減少もはかるようにしたデータ処理システム提供す
ることにある。
本発明の第２の目的は効率よくしかもノ・−ドウエア量
の増加を最小にしｌ０ＰｆＪ−らの仮想アドレスによる
メモリアクセスを処理するようにしたデータ処理システ
ムを提供することにある。
の増加を最小にしｌ０ＰｆＪ−らの仮想アドレスによる
メモリアクセスを処理するようにしたデータ処理システ
ムを提供することにある。
（４）発明の構成
本発明におけるデータ処理システムは、中央処理装置と
入出力処理装置とが共通のデータ線で接続され、 前記中央処理装置は入出力処理装置からの主記憶アクセ
ス要求により、主記憶アクセスコマンドとアドレスとを
受付ける受付手段と、 前記入出力処理装置からのアクセスコマンド゛を解析す
る解析手段と、 該解析結果（でより前記アドレスが仮想アドレスの場合
実アドレスに変換するためのアドレス変抄手段と、 このアドレス変換手段により変換された実アドレスにて
主記憶アクセスを入出力処理装置に代って実行する実行
手段と、 該主記憶アクセスの受付は信号を主記憶装置力・ら受取
る受取手段と、 要求元が中央処理装置か入出力処理装置かを識別する識
別手段と、 要求元が入出力処理装置の場合、入出力処理装置に対し
前記アクセスコマンドが読出しアクセスであれば共通デ
ータ線上のデータの取込みを指示し、前記アクセスコマ
ンドが書込みアクセスであれば共通データ線上へデータ
の送出を指示する指示手段とを含む。
入出力処理装置とが共通のデータ線で接続され、 前記中央処理装置は入出力処理装置からの主記憶アクセ
ス要求により、主記憶アクセスコマンドとアドレスとを
受付ける受付手段と、 前記入出力処理装置からのアクセスコマンド゛を解析す
る解析手段と、 該解析結果（でより前記アドレスが仮想アドレスの場合
実アドレスに変換するためのアドレス変抄手段と、 このアドレス変換手段により変換された実アドレスにて
主記憶アクセスを入出力処理装置に代って実行する実行
手段と、 該主記憶アクセスの受付は信号を主記憶装置力・ら受取
る受取手段と、 要求元が中央処理装置か入出力処理装置かを識別する識
別手段と、 要求元が入出力処理装置の場合、入出力処理装置に対し
前記アクセスコマンドが読出しアクセスであれば共通デ
ータ線上のデータの取込みを指示し、前記アクセスコマ
ンドが書込みアクセスであれば共通データ線上へデータ
の送出を指示する指示手段とを含む。
（５）発明の実施例
次に本発明について図面を参照して詳細に言兄明する。
第１図を参照すると、本発明の一実施例は、主記憶装置
１、中央処理装置２、入出力処理装置３、これら装置１
−３を接続するアドレスノぐス１ＯＯ１＝マントバス１
０１およびデータノくス１０２カ）ら形成されて（・る
。アドレスノ（ス１００は第１のアドレス線１０６を介
して主記憶装置１と接続され、第２のアドレス線１０３
を介して中央処理装置２と接続され、第３のアドレス線
１１５を介して入出力処理装置３と接続されて（・る。
１、中央処理装置２、入出力処理装置３、これら装置１
−３を接続するアドレスノぐス１ＯＯ１＝マントバス１
０１およびデータノくス１０２カ）ら形成されて（・る
。アドレスノ（ス１００は第１のアドレス線１０６を介
して主記憶装置１と接続され、第２のアドレス線１０３
を介して中央処理装置２と接続され、第３のアドレス線
１１５を介して入出力処理装置３と接続されて（・る。
コマンド］くス１０１１’ｉ：１１のコマンド線１０７
を介して主記憶装置力タ し℃中央処理装置２と接続され、第３のコマンド。
を介して主記憶装置力タ し℃中央処理装置２と接続され、第３のコマンド。
線１１６を介して入出力処理装置３と接続されて（・る
。中央処理装置２から主記憶装置１へのアクセス要求は
第１のアクセス要求信号線１０９を１１″にして行われ
、入出力処理装置３かもの主記憶装置１へのアクセス要
求は第２のアクセス要求信号線１１２を利ｌＩ′にして
行われる。但しデータ転送以外は中央処理装置２を介し
て行われる。
。中央処理装置２から主記憶装置１へのアクセス要求は
第１のアクセス要求信号線１０９を１１″にして行われ
、入出力処理装置３かもの主記憶装置１へのアクセス要
求は第２のアクセス要求信号線１１２を利ｌＩ′にして
行われる。但しデータ転送以外は中央処理装置２を介し
て行われる。
主記憶装置１と中央処理装置２および入出力処理装置３
とはそれぞれアクセス要求受付は信号線１１０および１
１３とデータ取込み、送出指示信号線１１１および１１
４とで接続されている。
とはそれぞれアクセス要求受付は信号線１１０および１
１３とデータ取込み、送出指示信号線１１１および１１
４とで接続されている。
入出力処理装置３の中には主記憶アクセス要求を制御す
る主記憶アクセス回路 ６ がある。中央処理装置２に
仮想アドレスレジスタ１１の出力が線１２１を介して、
またコマンドレジスタ１０の出力が線１２０を介して送
られるとともにアクセス要求信号線１１８を介して信号
が送られる。中央処理装置２から入出力処理装置３への
データ取込み、データ送出指示は指示信号１１９を介し
て行わる。入出力処理装置３内にデータバス１０２から
データ線１１７を介してデータを取込むレジスタ８およ
び送出するためレジスタ９がある。中央処理装置２内に
はアドレス変換を実現するためのアドレス変換機構４が
ある。入出力処理装置３にはデータ転送を制御するため
のデータ転送制御回１７がある。データ転送制御に関し
ては本発明と直接関係がないので説明を省略する。第２
図を参照すると、アドレス変換機構は、中央処理装置２
の仮想アドレスを格納する仮想アドレスレジスタ１５、
主記憶アクセスコマンドを格納するコマンドレジスタ１
６中央処理装置２か入出力処理装置３のアドレスまたは
コマンドを選択する二つの選択回路１３および１４．お
よび廼択された仮想アドレス１２２を実アドレスに変換
するアドレス変換回路１２から構成されて（・る。第３
図を参照すると、中央処理装置２のアクセス制御回路５
は第１の７リツプフロツプ１７、要求処理回路１９およ
び応答制御回路２０を有し、入出力処理装置３のアクセ
ス制御回路６は第２のフリップ７０ツブ１８を有する。
る主記憶アクセス回路 ６ がある。中央処理装置２に
仮想アドレスレジスタ１１の出力が線１２１を介して、
またコマンドレジスタ１０の出力が線１２０を介して送
られるとともにアクセス要求信号線１１８を介して信号
が送られる。中央処理装置２から入出力処理装置３への
データ取込み、データ送出指示は指示信号１１９を介し
て行わる。入出力処理装置３内にデータバス１０２から
データ線１１７を介してデータを取込むレジスタ８およ
び送出するためレジスタ９がある。中央処理装置２内に
はアドレス変換を実現するためのアドレス変換機構４が
ある。入出力処理装置３にはデータ転送を制御するため
のデータ転送制御回１７がある。データ転送制御に関し
ては本発明と直接関係がないので説明を省略する。第２
図を参照すると、アドレス変換機構は、中央処理装置２
の仮想アドレスを格納する仮想アドレスレジスタ１５、
主記憶アクセスコマンドを格納するコマンドレジスタ１
６中央処理装置２か入出力処理装置３のアドレスまたは
コマンドを選択する二つの選択回路１３および１４．お
よび廼択された仮想アドレス１２２を実アドレスに変換
するアドレス変換回路１２から構成されて（・る。第３
図を参照すると、中央処理装置２のアクセス制御回路５
は第１の７リツプフロツプ１７、要求処理回路１９およ
び応答制御回路２０を有し、入出力処理装置３のアクセ
ス制御回路６は第２のフリップ７０ツブ１８を有する。
中央処理装置２の主記憶アクセス要求は第１のフリップ
フロップ１７に保持され、入出力処理装置３の主記憶ア
クセス要求は第２の７リツプフロツプ１８に保持される
。要求処理回路１９でこの出力のどちらかが選択されア
クセス要求信号線１０９を介してアクセス要求信号とし
て主記憶装置１に送られる。応答制御回路２０は主記憶
装置１から前記第１の指示信号１１１線を介して指示信
号を受ける。該指示信号線１１１の信号が中央処理装置
２に対する指示信号であれば指示信号線１２６をＩｆ
Ｉ １１にし入出力処理装置３に対する指示信号であれ
ば指示信号線１１９を１１１″にする。アクセス要求受
付信号線１１０を介してアクセス要求受付信号が主記憶
装置から返されるとその装置はアドレスバス１００およ
びコマンドバス１０１に所要のデータを送出することか
可能となる。
フロップ１７に保持され、入出力処理装置３の主記憶ア
クセス要求は第２の７リツプフロツプ１８に保持される
。要求処理回路１９でこの出力のどちらかが選択されア
クセス要求信号線１０９を介してアクセス要求信号とし
て主記憶装置１に送られる。応答制御回路２０は主記憶
装置１から前記第１の指示信号１１１線を介して指示信
号を受ける。該指示信号線１１１の信号が中央処理装置
２に対する指示信号であれば指示信号線１２６をＩｆ
Ｉ １１にし入出力処理装置３に対する指示信号であれ
ば指示信号線１１９を１１１″にする。アクセス要求受
付信号線１１０を介してアクセス要求受付信号が主記憶
装置から返されるとその装置はアドレスバス１００およ
びコマンドバス１０１に所要のデータを送出することか
可能となる。
さらに実施例の動作を詳細に説明する。入出力処理装ｗ
３から仮想アドレスで主記憶装置ｌのデータを読み出す
場合につ（・て説明する。
３から仮想アドレスで主記憶装置ｌのデータを読み出す
場合につ（・て説明する。
第１図を参照すると、まず入出力処理装置３は仮想アド
レスレジスタ１１およびコマンドレジスタ１０に所要の
データをセットするとともにアクセス要求フリップフロ
ップ１８をセットする。入出力処理装置３に接続された
アクセス要求信号線１１８がＩＩ Ｉ ＩＩになると中
央処理装ｆｔ２Ｕアドレス変換機構４により線１２１の
仮想アドレスを線１０３の実アドレスに変換する。次に
アクセス制御回路５が作用し、要求処理回路１９にお（
・てすでに中央処理装置２が主記憶アクセス中かどうか
がチェックされ、そうでなければ、アクセス要求信号線
１０９を６１１１にし主記憶装置ｌに対し主記憶アクセ
ス要求を出力する。主記憶装置１は受付は可能状態にあ
ればアクセス要求受付信号線１１０を１１１にする。こ
のアクセス要求受付信号線１１０の信号に応答してバス
の専有権を中央処理装Ｗ２が得てアドレスおよびコマン
ドをそれぞれのバス１０３および１０４に送出する。主
記憶装置１はコマンド１０７を解読し読出し要求であれ
ばデータ読出しを実行し、データが確定した時点でデー
タをデータ線１０８を介してデータバス１０２に送出す
るとともにデータ取込み指示線１１１を介して指示信号
を中央処理装置２に返す。 指示線１１１の指示信号を
受けた中央処理装置２は上記回路２０で判断する。入出
力処理装置３からの信号であると判定すると、指示信号
線１１９を１１１１１にする。入出力処理装置３は指示
信号線１１９がｌ＋１″になったのでコマンドレジスタ
１０の内容を解読し読出しアクセスであることを識別し
データバス１０２上の読出しデータをデータ線１１７を
介して読出しレジスタ８に取込む。
レスレジスタ１１およびコマンドレジスタ１０に所要の
データをセットするとともにアクセス要求フリップフロ
ップ１８をセットする。入出力処理装置３に接続された
アクセス要求信号線１１８がＩＩ Ｉ ＩＩになると中
央処理装ｆｔ２Ｕアドレス変換機構４により線１２１の
仮想アドレスを線１０３の実アドレスに変換する。次に
アクセス制御回路５が作用し、要求処理回路１９にお（
・てすでに中央処理装置２が主記憶アクセス中かどうか
がチェックされ、そうでなければ、アクセス要求信号線
１０９を６１１１にし主記憶装置ｌに対し主記憶アクセ
ス要求を出力する。主記憶装置１は受付は可能状態にあ
ればアクセス要求受付信号線１１０を１１１にする。こ
のアクセス要求受付信号線１１０の信号に応答してバス
の専有権を中央処理装Ｗ２が得てアドレスおよびコマン
ドをそれぞれのバス１０３および１０４に送出する。主
記憶装置１はコマンド１０７を解読し読出し要求であれ
ばデータ読出しを実行し、データが確定した時点でデー
タをデータ線１０８を介してデータバス１０２に送出す
るとともにデータ取込み指示線１１１を介して指示信号
を中央処理装置２に返す。 指示線１１１の指示信号を
受けた中央処理装置２は上記回路２０で判断する。入出
力処理装置３からの信号であると判定すると、指示信号
線１１９を１１１１１にする。入出力処理装置３は指示
信号線１１９がｌ＋１″になったのでコマンドレジスタ
１０の内容を解読し読出しアクセスであることを識別し
データバス１０２上の読出しデータをデータ線１１７を
介して読出しレジスタ８に取込む。
以上の動作により入出力処理装置３からの仮想アドレス
での主記憶アクセスがバス線を有効に利用し実現可能と
カる。
での主記憶アクセスがバス線を有効に利用し実現可能と
カる。
以上読出しアクセスに関して説明したが書込みアクセス
に関しても中央処理装置ｆ： ２から１ｌ１９を介した
指示１１９に応答して入出力処理装置３がコマンドレジ
スタ１０の内容により書込みアクセスであることを判定
する。この判定に応答して書込みレジスタ９の内容をデ
ータバス１０２に送出する。その他の制御は上述の動作
と同一である。
に関しても中央処理装置ｆ： ２から１ｌ１９を介した
指示１１９に応答して入出力処理装置３がコマンドレジ
スタ１０の内容により書込みアクセスであることを判定
する。この判定に応答して書込みレジスタ９の内容をデ
ータバス１０２に送出する。その他の制御は上述の動作
と同一である。
（６）発明の効果
本発明には、入出力処理装【内に独自にアドレス変換機
構を持つことなく中央処８！装置゛内のアドレス変換機
構を利用することによりアドレス変換の高速処理および
ハードウェア１１の削減を計りはかるという効果がある
。また、本発明には、共通データ線の有効利用により主
記憶＆ Ｋｊと入出力処理装置との間のデータの授受を
行うことにより入出力処理装置からの仮想アドレスによ
る主記憶アクセスを効率よく行うことができると（・う
効果がある。
構を持つことなく中央処８！装置゛内のアドレス変換機
構を利用することによりアドレス変換の高速処理および
ハードウェア１１の削減を計りはかるという効果がある
。また、本発明には、共通データ線の有効利用により主
記憶＆ Ｋｊと入出力処理装置との間のデータの授受を
行うことにより入出力処理装置からの仮想アドレスによ
る主記憶アクセスを効率よく行うことができると（・う
効果がある。
第１図は本発明の一実施例を示す図、第２図は第１図の
アドレス変換機構を示す図、および第３図は第１図のア
クセス制御回路の相成を示す図である。 第１図から第３図において、ｌ・・・・・・主記憶製群
、２・・・・・・中央処理装置、３・・・・・・入出力
処理装置、４・・・・・・アドレス変換機構、５，６・
・・・・・アクセス制御回路、７・・・・・・データ転
送制御回路、８・・・・・・読出しレジスタ、９・・・
・・・書込みレジスタ、１０・・・・・・コマンドレジ
スタ、１１・・・・・・仮想アドレスレジスタ、１２・
・・・・・アドレス変換回路、１３ ｔ １４・・・・
・・選択回路、１５・・・・・・アドレスレジスタ、１
６・・・・・・コマンドレジスタ、１７，１８・・・・
・・フリップフロップ、１９・・・・・・要求処理回路
、２０・・・・・・応答制御回路。 −１６：
アドレス変換機構を示す図、および第３図は第１図のア
クセス制御回路の相成を示す図である。 第１図から第３図において、ｌ・・・・・・主記憶製群
、２・・・・・・中央処理装置、３・・・・・・入出力
処理装置、４・・・・・・アドレス変換機構、５，６・
・・・・・アクセス制御回路、７・・・・・・データ転
送制御回路、８・・・・・・読出しレジスタ、９・・・
・・・書込みレジスタ、１０・・・・・・コマンドレジ
スタ、１１・・・・・・仮想アドレスレジスタ、１２・
・・・・・アドレス変換回路、１３ ｔ １４・・・・
・・選択回路、１５・・・・・・アドレスレジスタ、１
６・・・・・・コマンドレジスタ、１７，１８・・・・
・・フリップフロップ、１９・・・・・・要求処理回路
、２０・・・・・・応答制御回路。 −１６：
Claims (1)
- 【特許請求の範囲】 中央処理装置と入出力処理装置とが共通のデータ線を介
して主記憶装置と接続されるデータ処理システムにおい
て、 前記中央処理装置は、 前記入出力処理装置からの主記憶アクセス要求に応答し
て主記憶アクセスの種類を識別するアクセスコマンドと
、主記憶の位置を示すアドレス情報とを受付ける受付手
段と、 前記入出力処理装置からのアクセスコマンドを解析する
解析手段と、 この解析手段での解析結果により前記アドレス情報が仮
想アドレスと判明した場合には、該仮想アドレスを実ア
ドレスに変換するアドレス変換手段と、 このアドレス変換手段により変換された実アドレスにて
主記憶のアクセスを実行するアクセス手段と、 前記主記憶のアクセス受付は信号を主記憶装置から受取
る受取手段と、 前記主記憶アクセスの要求元が中央処理装置か入出力処
理装置かを識別する識別手段と、要求元が入出力処理装
置の場合、入出力処理装置に対し前記アクセスコマンド
が読出しアクセスであれば共通データ線上のデータの取
込みを指示し、前記アクセスコマンドが書込みアクセス
であれば共通データ線上にデータの送出を指示する指示
手段とを含むことを特徴とするデータ処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048233A JPS59173828A (ja) | 1983-03-23 | 1983-03-23 | デ−タ処理システム |
| FR848404570A FR2543326B1 (fr) | 1983-03-23 | 1984-03-23 | Systeme de traitement de donnees comprenant un circuit de conversion d'adresse utilise en commun avec une unite centrale de traitement et une unite de canaux |
| US06/592,961 US4602329A (en) | 1983-03-23 | 1984-03-23 | Data processing system having an address translation unit shared by a CPU and a channel unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048233A JPS59173828A (ja) | 1983-03-23 | 1983-03-23 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173828A true JPS59173828A (ja) | 1984-10-02 |
Family
ID=12797721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048233A Pending JPS59173828A (ja) | 1983-03-23 | 1983-03-23 | デ−タ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4602329A (ja) |
| JP (1) | JPS59173828A (ja) |
| FR (1) | FR2543326B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5890220A (en) * | 1991-02-05 | 1999-03-30 | Hitachi, Ltd. | Address conversion apparatus accessible to both I/O devices and processor and having a reduced number of index buffers |
| US5367661A (en) * | 1992-11-19 | 1994-11-22 | International Business Machines Corporation | Technique for controlling channel operations in a host computer by updating signals defining a dynamically alterable channel program |
| JPH06290076A (ja) * | 1993-04-05 | 1994-10-18 | Nec Ic Microcomput Syst Ltd | デバッグ装置 |
| US5668949A (en) * | 1993-11-12 | 1997-09-16 | Intel Corporation | System utilizing multiple address decode resources and decoder receiving address determines address corresponding to resource based on select and ready signals by that particular resource |
| JP2003029932A (ja) * | 2001-07-18 | 2003-01-31 | Hitachi Ltd | ディスク制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204935A (en) * | 1981-06-12 | 1982-12-15 | Fujitsu Ltd | Dynamic address conversion system for channel device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810105A (en) * | 1967-10-26 | 1974-05-07 | Xerox Corp | Computer input-output system |
| US3820079A (en) * | 1971-11-01 | 1974-06-25 | Hewlett Packard Co | Bus oriented,modular,multiprocessing computer |
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| US4137565A (en) * | 1977-01-10 | 1979-01-30 | Xerox Corporation | Direct memory access module for a controller |
| US4155119A (en) * | 1977-09-21 | 1979-05-15 | Sperry Rand Corporation | Method for providing virtual addressing for externally specified addressed input/output operations |
-
1983
- 1983-03-23 JP JP58048233A patent/JPS59173828A/ja active Pending
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1984
- 1984-03-23 FR FR848404570A patent/FR2543326B1/fr not_active Expired - Fee Related
- 1984-03-23 US US06/592,961 patent/US4602329A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204935A (en) * | 1981-06-12 | 1982-12-15 | Fujitsu Ltd | Dynamic address conversion system for channel device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4602329A (en) | 1986-07-22 |
| FR2543326B1 (fr) | 1990-10-26 |
| FR2543326A1 (fr) | 1984-09-28 |
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