JPH04181454A - データアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、多バイト幅のデータバスを備える情報処理装
置におけるデータアクセス制御装置に関し、 メインメモリからデータをアクセスする場合のマシンサ
イクルを高速化して、結果的にコンピュータシステムの
性能の向上を図ることができるデータアクセス制御装置
を提供することを目的とし、所定のバイト数からなるバ
スバウンダリ単位に、メインメモリからデータをリード
アクセスするデータアクセス制御装置において、前記メ
インメモリから所定のマシンサイクルでアクセスされる
所定バイト数単位のデータを、少なくとも２アクセス分
保持するバッファ手段と、該このバッファ手段に保持さ
れたデータから必要なアドレスに対応する所定バイト数
単位のデータを選択的に取り出すアライメント処理手段
およびこのアライメント処理手段により取り出された所
定バイト数単位のデータを保持するリードレジスタ手段
とを具備した構成とする。

〔産業上の利用分野〕

本発明は、多バイト幅のデータバスを備える情報処理装
置におけるデータアクセス制御装置に関する。

一般的には、コンピュータシステムでは、最も遅いクリ
ティカルパスの要素により、マシンサイクルが決定され
る。決定されたマシンサイクルにより、他のクリティカ
ルパスでない部分はハードウェアを削減し、システム全
体のサイズの縮小化を図ることがなされる。

一方、システムのクリティカルパスの要因がメインメモ
リのデータアクセスにある場合には、メインメモリのデ
ータリード時のマシンサイクルを高速化することにより
、システム全体の性能を向上することが可能となる。

〔従来の技術〕

従来、コンビ。−タシステムでは、使用するリード／ラ
イトメモリとして、Ｄ−ＲＡＭ　（ダイナミックＲＡＭ
）およびＳ−ＲＡＭ（スタテイ・ンクＲＡ、Ｍ）に大別
される。

Ｄ−ＲＡＭは大記憶容量化を図ることができるため、メ
インメモリ等に使用されている。、一方、５−ＲＡＭは
アクセスの高速化を図ることかできるため、マイクロ命
令を格納する制御メモリ等に使用される。

ところで、コンピュータシステムでは、メインメモリか
ら読出されたデータは、ＣＰＵの内部レジスタに一時格
納されて、この後に演算等の処理がなされることになる
。データは、例えば１バイトから４バイトの幅があり、
データバスを通じてメインメモリからアクセスされる。

ここで、データバス線とメモリアドレスとは対応してお
り、１回のリードアクセスで、バスバウンダリを跨がる
アクセスはできない。例えばバスバウンダリ単位が４バ
イト幅の場合に、バイト単位のメモリアドレス０番地か
ら３番地までの４バイトのデータは、バスバウンダリ単
位での１回のリードアクセスにより実行することができ
る。しかしながら、例えば５番地から８番地までの４バ
イトのデータは、バスバウンダリを跨がるアクセスとな
るため、２回のリードアクセスを行なう必要がある。こ
のような複数回のリードアクセスを実行して、この複数
回のアクセスデータから必要な部分のデータ（ここでは
、例えば５番地から８番地までの４バイト分）を取り出
して、リードレジスタにセットする処理をアラインメン
ト処理と称する。

システムは、単にメインメモリからデータをアクセスす
るだけでなく、アライメント処理されたデータを必要と
する。したがって、データアクセス時間全体としては、
メインメモリのアクセス時間にアライメント処理時間を
含む時間となる。

具体的には、第４図に示すように、メインメモリのアク
セス時間とアライメント処理（ＡＬＭ）の時間（Ａ　Ｔ
）とで、２マシンサイクルを要する。

ここで、ＲＥＧ２は、アライメント処理により取り出さ
れたデータを格納するリードレジスタ（第１図の４に相
当する）である。

ところで、メインメモリには、上述したようにＤ　−Ｒ
Ａ　Ｍが使用されている。Ｄ−ＲＡＭは５−ＲＡＭと比
較すると、アクセス速度が遅い。このＤ−ＲＡＭのアク
セス時間に対して、アライメント処理速度はマルチプレ
クサ等の回路を通過するだけであるから高速である。こ
のため、前記のように２マシンサイクル内で、アライメ
ント処理を含むメインメモリのデータアクセスを実行す
る状況では、クリティカルパスの要因となることはない
。

〔発明が解決しようとする課題〕

従来では、メインメモリから多バイト幅のデータをリー
ドアクセスする場合には、アライメント処理が必要とな
ることがあり、アライメント処理時間を含むアクセス時
間を要する。この場合、２マシンサイクル内で、アライ
メント処理を含むメインメモリのデータアクセスを実行
する状況では、クリティカルパスの要因となることはな
い。

しかしながら、５−ＲＡＭの性能の向上等に伴い、マシ
ンサイクルのサイクルアップを図る場合に、アライメン
ト処理を含むメインメモリのデータアクセスが２マシン
サイクル以上になる可能性がある。このため、このデー
タアクセスがクリティカルパスの要因となり、結果的に
システムの性能の低下を招くことになる。

本発明は、上記事情に鑑みてなされたもので、メインメ
モリからデータをアクセスする場合のマシンサイクルを
高速化して、結果的にコンピュータシステムの性能の向
上を図ることができるデータアクセス制御装置を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

本発明は、第１図に示すように、所定のバイト数からな
るバスバウンダリ単位に、メインメモリ１からデータを
リードアクセスするデータアクセス制御装置において、
前記メインメモリ１から所定のマシンサイクルでアクセ
スされる所定バイト数単位のデータを、少なくとも２ア
クセス分保持するバッファレジスタ２、該バッファレジ
スタ２に保持されたデータから必要なアドレスに対応す
る所定バイト数単位のデータを選択的に取り出すアライ
メント処理回路３およびこのアライメント処理回路３に
より取り出された所定バイト数単位のデータを保持する
リードレジスタ４とを有している。

〔作用〕

本発明では、メインメモリ１からバスバウンダリを跨が
るデータをアクセスする場合に、その２アクセス分のデ
ータが一旦バッファレジスタ２に格納される。次の１マ
シンサイクルにより、アライメント処理回路３によるア
ライメント処理が実行されて、必要なデータがリードレ
ジスタ４にセットされる。このような構成により、メイ
ンメモリ１のアクセス時間を意識することなく、マシン
サイクルを高速化することが可能となる。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第２図は同実施例に係わるデータ処理システムを説明す
るためのブロック図である。

第２図において、メインメモリ１はＤ−ＲＡＭからなり
、システムのＣＰＵ　（図示せず）のデータ処理に必要
な各種データを保持している。

バッファレジスタ２は、メインメモリ１からデータバス
５を通じて読出されたデータを保持する。

ここで、データバス５は、例えば４バイト幅のバスバウ
ンダリ構成からなり、１回のアクセスで４バイトのデー
タを転送する。バッファレジスタ２は、メインメモリ１
から２回のアクセス分の８バイトのデータを保持するエ
リアを有する。

アライメント処理回路３は、マルチプレクサ６、データ
出力回路７およびリードポインタ８を有する。マルチプ
レクサ６は、バッファレジスタ２またはデータバス５か
ら直接転送される４バイトのデータを選択して出力する
。データ出力回路７は、内部リード命令による指示があ
った場合、リードポインタ８の値に従って、バッファレ
ジスタ２から４バイトのデータを読出す。

データ出力回路７は、バッファレジスタ２から読出した
リードデータをリードレジスタ４にセットする。リード
レジスタ４からのリードデータは、ＣＰＵに接続される
内部データバス９に出力される。リードポインタ８には
、図示しない制御回路からの指示により初期データがセ
ットされ、リードアクセス（内部リード）が実行される
度に所定のバイト数分だけ更新される。

次に、上記構成の実施例の動作を説明する。

同実施例では、便宜上、バスバウンダリ単位は４バイト
幅であり、２番地から５番地までの４バイトのデータは
、バスバウンダリを跨がるアクセスとなり、２回のリー
ドアクセスを行なう必要がある例を想定する。

先ず、１回目のリードアクセスにより、メインメモリ１
からアドレス０番地から３番地までの４バイトのデータ
がアクセスされる。この４バイトのデータは、データバ
ス５を通じてバッファレジスタ（Ｒ，ＥＧｌ）２にセッ
トされる。

次に、第３図に示すように、１回目と同一の１マシンサ
イクル（従来より短縮されたサイクル）により、メイン
メモリ１に対して２回目のリードアクセスが実行される
。これにより、メインメモリ１からアドレス４番地から
７番地までの４バイトのデータがアクセスされ、バッフ
ァレジスタ（ＲＥＧＩ）２にセットされる。即ち、バッ
ファレジスタ（ＲＥＧＩ）２には、メインメモリ１のア
ドレス０番地から７番地までの計８バイトのデータがセ
ットされている。

そして、次の１マシンサイクルにより、バッファレジス
タ（ＲＥＧＩ）２から必要なデータ（２番地から５番地
までの４バイトのデータ）を取り出すアライメント処理
（ＡＬＭ）が実行される。

具体的には、リードポインタ８には初期値として“２”
がセットされている。データ出力回路７は、リードポイ
ンタ８の値″２”に従って、バッファレジスタ（ＲＥＧ
Ｉ）２から２番地から５番地までの４バイトのデータを
取り出して、リードレジスタ（ＲＥＧ２）４にセットす
る。同時に、リードポインタ８は、制御回路により値“
６”に更新される。

このようにして、バスバウンダリを跨がる４ハイドのデ
ータをメインメモリ１からアクセスする場合に、２回の
リードアクセスにより、−旦８ハイドのデータをバッフ
ァレジスタ（Ｒ，ＥＧｌ、）２にセットする。次の１マ
シンサイクルにより、アライメント処理（ＡＬＭ）を実
行する。このアライメント処理におけるＡ、ＬＭ通過時
間が第３図に示す時間ＡＴである。

したがって、メインメモリ１のアクセス時間を意識する
ことなく、アライメント処理を含むデータアクセスのマ
シンサイクルを決定することができる。言い換えれば、
１マシンサイクルを従来より短縮し、データアクセスの
マシンサイクルを従来より高速化することができる。

従来では、データアクセスのマシンサイクルは、第４図
に示すように、メインメモリ１のアクセス時間とＡＬＭ
通過時間ＡＴにより決定されるため、メインメモリ１の
アクセス時間を短縮化できず、サイクルアップを図るこ
とはできなかった。これに対して、本発明では、メイン
メモリ１のアクセス時間を意識することがないため、デ
ータアクセスのマシンサイクルのサイクルアップを図る
ことができることになる。

なお、上記実施例のメインメモリ１からアライメント処
理回路３へのバスは、従来から必要であった既存のパス
を流用しても良く、この場合はハードウェア量を増やす
ことなく本発明の目的を達成できる。

〔発明の効果〕

以上説明したように本発明によれば、メインメモリから
多バイト幅のデータをリードアクセスする場合に、メイ
ンメモリのアクセス時間を意識することなく、アライメ
ント処理時間を含むデータアクセスのマシンサイクルを
決定することができる。したかって、１マシンサイクル
を従来より短縮し１アライメント処理を含むメインメモ
リのデータアクセスのサイクルアップを図ることかでき
る。これにより、結果的に、メインメモリのデータアク
セスかクリティカルバスの要因になるような事態を防止
し、コンピュータシステムの性能の向上を図ることかで
きる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の詳細な説明するためのブロック図、 第３図は本発明の実施例の動作説明図、第４図は従来例
の動作説明図である。 １・・・メインメモリ、 ２−・・バッファ手段（バッファレジスタ）、３・・・
アライメント処理手段（アライメント処理回路）、 ４・・・リードレジスタ手段（リードレジスタ）、５・
・・データバス、 ６・・・マルチプレクサ、 ７・・・データ出力回路、 ８・・・リードポインタ。 図中、同一符号は同−又は相当部分を示す。 本」ト弓Ｈの原王里説明じ八 第１図 実ｌセ分１ 第２図 メインメ”＝′）の°７）−トアト！＝＝＝二褪来脅・
１６１ｖＪ作鱒明図 第４図

Claims (1)

1. 【特許請求の範囲】 所定のバイト数からなるバスバウンダリ単位に、メイン
   メモリ（１）からデータをリードアクセスするデータア
   クセス制御装置において、 前記メインメモリ（１）から所定のマシンサイクルでア
   クセスされる所定バイト数単位のデータを、少なくとも
   ２アクセス分保持するバッファ手段（２）と、 該バッファ手段（２）に保持されたデータから必要なア
   ドレスに対応する所定バイト数単位のデータを選択的に
   取り出すアライメント処理手段（３）と、 該アライメント処理手段（３）により取り出された所定
   バイト数単位のデータを保持するリードレジスタ手段（
   ４）と を具備したことを特徴とするデータアクセス制御装置。