JPH0322053A - ムーブ・イン・バッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 主記憶アクセス要求に対して求めるデータがバッファ記
憶装置内に存在しない場合のムーブ・イン・バッファ制
御方式に関し、 連続してデータ要求が発生しても主記憶装置の応答順に
依存せずに演算プロセッサの待ち時間を少なくし、高速
な処理を可能とすることを目的とし、 主記憶装置に対する要求と共に、供給されるページアド
レス及び実アドレスの一部を含む要求アドレスを記憶す
る論理アドレスレジスタと、前記論理アドレスレジスタ
に格納された要求アドレスの少なくとも一部が加わり、
前記主記憶装置の一部の情報の写しを保持するバッファ
記憶装置と、前記論理アドレスレジスタに格納された要
求アドレスの少なくとも一部が加わり、前記バッファ記
憶装置に保持されている有効データブロックの主記憶装
置における実アドレスを記憶するタグと、前記論理アド
レスレジスタに格納された要求アドレスの少なくとも一
部が加わり、アードレス変換された最新のページアドレ
スを保持する変換索引緩衝手段と、該変換索引緩衝手段
から得られるぺ−ジアドレス部と要求アドレス内の一部
のアドレスからなる主記憶装置の実アドレスを記憶する
とともに、主記憶装置のアドレスをアクセスする複数の
主記憶アクセス・レジスタと、該複数の主記憶アクセス
・レジスタと１対１の対をなし、前記バッファ記憶装置
に格納すべき前記主記憶装置からの情報のデータを保持
した後、前記バッファ記憶装置に格納する複数のムーブ
・イン・バッファとを有するように構成する。

〔産業上の利用分野］ 本発明はムープ・イン・バッファを有する計算機システ
ムに係り、更に詳しくは主記憶アクセス要求に対して求
めるデータがバッファ記憶装置内に存在しない場合のム
ーブ・イン・バッファ制御方式に関する。

〔従来の技術〕

バッファ記憶装置を有する計算機システムは、高速演算
を目的として、各方面で開発され実用化されている。従
来、このようなバンファ記憶装置を有する計算機システ
ムでは、バッファ記憶装置に格納されている有効データ
・ブロックの主記憶上アドレスを保持するタグを検索し
、その結果求めるデータがバッファ記憶装置内に存在し
ない場合、アドレス変換索引緩衝機構から得られるぺ−
ジ・アドレス部と、要求アドレス内の実アドレスからな
る実アドレスを主記憶アクセス・レジスタにセットし、
その主記憶アクセス・レジスタから主記憶装置にデータ
を要求している。

第３図は従来方式の構威図である。論理アドレス・レジ
スタ（Ｌ　Ａ　Ｒ　：　Ｌｏｇｉｃａｌ　Ａｄｄｒｅｓ
ｓ　Ｒｅｇｉｓｔｅｒ）１０には演算プロセッサである
要求元からの要求アドレスが加わり、その要求アドレス
を記憶する．すなわち、演算プロセッサからデータ要求
が発生した場合、必要とするデータのアドレスである要
求アドレスが演算プロセッサから加わり、この要求アド
レスを記憶する。この要求アドレスとは演算プロセッサ
、換言するならば処理装置からの論理アドレスである。

論理アドレス・レジスタ１０に要求アドレスである論理
アドレスが加わると、論理アドレス・・レジスタ１０は
変換索引緩衝機構１１，タグ１２及びバッファ記憶ｌ３
にそのアドレスを加え参照する。尚、タグ１，２はバッ
ファ記憶装置１３に格納されている有効データブロック
の主記憶アドレス情報を保持するメモリであり、バッフ
ァ記憶１３はタグと対をなし、有効データ・ブロックの
主記憶アドレス情報が示す主記憶装置の一部の情報を保
持するメモリである。

そして、変換索引緩衝機構１１の中の実ページ・アドレ
スと論理アドレス・レジスタｌｏ内の実ページ内アドレ
スが実アドレス・レジスタ（ＳＡＲ　Ｏ，　　ＳＡＲ　
１　：　Ｓｔｏｒａｇｅ　Ａｃｃｅｓｓ　Ｒｅｇｉｓｔ
ｅｒ　ｐｏｒｔＯ，１）　１　４．　　１　５の一方に
格納される。前述のタグを参照し、要求アドレスに対す
るデータがバッファ記憶１３に存在しない場合には、実
アドレス・レジスタｌ４或いは実アドレス・レジスタｌ
５が出力し、主記憶装置に対してデータのムープ・イン
要求を出力する。

主記憶装置から出力されたデータ、いわゆるムーブ・イ
ン・データは例えばデータパスを介してムーフ・イン・
バッファ１６に格納される。尚、ムープ・イン・バッフ
ァ１６は主記憶装置とバッファ記憶装置１３の中間に位
置し、主記憶装置から送られてきた有効データ・ブロッ
クを一時保存するレジスタである。

主記憶装置から出力された前述のムーブ・イン・データ
はムーブ・イン・バッファにセットされると共に要求元
に対してデータを送付する。すなわち、ムーブ・イン・
パッファｌ６から選択回路１７を介して出力される。な
お、データを送付する時には、すなわちデータを出力す
る時にはムーブ・イン・バッファ１６からバツファ記憶
ｌ３に対してデータのムーブ・インを開始する。換言す
るならばムーブ・イン・バッファから出力されるデータ
をバッファ記憶１３に格納する。

ムーブ・イン・バッファ１６からバッファ記憶１３にデ
ータをすべて格納した時、すなわちムープ・インが終了
した時データの有効性、すなわちタグ内の該当するエン
トリにその有効性を保証するビットをセットする。タグ
１２には前述した要求アドレス、すなわち論理アドレス
が加わっており、この論理アドレスに対応して有効性を
保証するビットがセットされる。なお、前述した動作は
バッファ記憶ｌ３に要求元から加わった要求アドレスに
対応したデータを記憶していない場合であり、記憶して
いる場合にはバッファ記憶１３から選択回路１７を介し
て要求元に記憶したそのデータを出力する。この選択は
変換索引緩衝機構１１並びにタグ１２の出力と論理アド
レス・レジスタ１０内の論理演算によってその選択が指
示される。

一方、前述した要求が連続的に発生した場合、後続の命
令である要求は先の実アドレスを記憶した実アドレス・
レジスタ１４あるいは実アドレス・レジスタｌ５の他方
の実アドレス・レジスタに格納される。例えば実アドレ
ス・レジスタｌ４に先の実アドレスが格納された場合に
は、それに続く実アドレスは実アドレス・レジスタｌ５
に格納される。続いて人力した実アドレスにおいて、タ
グｌ２を参照し、バッファ記憶１３にその実アドレスに
対応するデータが存在しない場合には、主記憶装置に対
してデータのムーブ・イン要求と実アドレスを出力する
。

以上の動作において、従来では演算プロセッサ等からの
データ要求が発生した場合、要求アドレスが連続して加
わるが例えば２個の実アドレス・レジスタ１４．１５を
設けることにより、その要求が連続して２つ入ってもそ
の要求に対応できる構戒となっている。

〔発明が解決しようとする課題］ 前述した従来方式のムーブ・イン・バッファの制御にお
いては、実アドレス・レジスタ１４．１５を例えば２個
設けているので連続した要求に対応するようになってい
るが、一方のムーブ・イン動作が終了しない限り他方の
ムーブ・イン動作は保留状態となることがあった。

すなわち、連続して発生した要求に対して、後から要求
したムーブ・インデータがムーブ・イン・バッファ１６
に格納された場合には、先に要求したムーブ・インデー
タがムープ・イン・バッファ１６に格納されるまで要求
元の演算処理プロセッサは処理を停止し、先に要求した
データがムーブ・イン・バッファ１６に格納し、読み出
した後に後続の要求に対するムーブ・イン動作を再度行
っている。

また２個連続してムープ・イン動作が続いた時、主記憶
装置から出力されるムープ・イン・データが要求順とは
限らない場合があり、後から要求したデータが先にムー
ブ・インされることがある。

このような場合には、そのムーブ・インが終了した後、
先に要求したデータをムーブ・インすることになる。こ
のため先に要求したデータが要求元に出力されるまで、
演算処理装置はいわゆる演算プロセッサはその間処理を
進めることができないという問題を有していた。

本発明は連続してデータ要求が発生しても主記憶装置の
応答順に依存せずに演算プロセッサの待ち時間を少なく
し、高速な処理を可能とすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

論理アドレス・レジスタｌは主記憶装置に対する要求と
ともに供給されるページアドレス及び実アドレスの一部
を含む要求アドレスを記憶する。

前記論理アドレス・レジスタ１に格納された要求アドレ
スの少なくとも一部はバッファ記憶装置２とタグ３と変
換索引緩衝手段４に加わる。

バッファ記憶装置２は主記憶装置の一部の情報の写し、
すなわち主記憶装置の一部のデータを保持する。

タグ３は前記バッファ記憶装置２に保持されている有効
データブロックの主記憶装置における実アドレスを記憶
する。

変換索引緩衝手段４はアドレス変換された最新のページ
アドレスを保持する。

主記憶アクセス・レジスタ５，６は前記変換索引緩衝手
段４から得られるページアドレス部と要求アドレス内の
一部のアドレスからなる主記憶装置の実アドレスを記憶
するとともに、主記憶装置をアクセスする。

複数のムーブ・イン・バッファ７．８は前記複数の主記
憶アクセス・レジスタ５．６とｌ対ｌの対をなし、前記
バッファ記憶装置２に格納すべき前記主記憶装置からの
情報のデータを保持した後、前記バッファ記憶装置に格
納する。

〔作　　　用〕

論理アドレス・レジスタ１に要求アドレスが加わると論
理アドレス・レジスタはその要求アドレスを記憶し、そ
の要求アドレスの少なくとも一部を変換索引緩衝千段４
、タグ３、バッファ記憶装置２に加える。そしてまた更
にこのアドレスを加えたことによって変換索引緩衝手段
４から変換されたアドレスが出力され、論理アドレス・
レジスタ１の実アドレスの一部と変換索引緩衝手段４か
ら出力されるページアドレスを主記憶アクセス・レジス
タ５と主記憶アクセス・レジスタ６に加える。そして主
記憶アクセス・レジスタ５．主記憶アクセス・レジスタ
６の一方がその要求に対するアドレスを記憶し、主記憶
装置をアクセスする。

主記憶装置のアクセスによって主記憶装置からは、その
要求に対応したデータがムーブ・イン・バッファ７やム
ーブ・イン・バッファ８に加わる。

主記憶アクセス・レジスタ５とムーブ・イン・バッファ
７、更には主記憶アクセス・レジスタ６とムーブ・イン
・バッファ８は対で動作するものであり、主記憶アクセ
ス・レジスタ５に論理アドレス・レジスタ１で記憶した
実アドレスの一部と変換索引緩衝千段４より出力された
ページアドレスとを主記憶アクセス・レジスタ５が記憶
するとムーブ・イン・バッファ７に主記憶装置から出力
されるデータが格納される。また、主記憶アクセス・レ
ジスタ６にそれらのアドレスが格納された場合には、ム
ーブ・イン・バッファ８に主記憶装置の出力が格納され
る。

ムーブ・イン・バッファは複数あるので要求が連続した
場合であっても、ムーブ・イン・バ・〉ファに格納する
だけで次の要求に対するデータを他のムーブ・イン・バ
ッファに格納することができ、例えば演算処理装置はム
ーブ・イン・バッファに格納したと同時にデータを呼び
出すことができる．〔実　　施　　例〕 以下、図面を用いて本発明の実施例を詳細に説明する。

第２図は本発明の一実施例の構成図である。なお、同図
において従来と同一回路は同一符号を付して説明を省略
する。演算プロセッサから要求アドレスが論理アドレス
・レジスタＩＯに加わり、その論理アドレス・レジスタ
ＩＯの出力は変換索引緩衝機構１１、タグ１２、バッフ
ァ記憶１３、更には実アドレス・レジスタ１４．１５に
加わる。

また変換索引緩衝機構ｌ１のページアドレスも実アドレ
ス・レジスタ１４．１５にさらには制１卸回路２２に加
わる。また実アドレス・レジスタ１４．１５の出力は主
記憶装置のアドレスに加わると共に制御回路２２に加わ
る。制御回路２２は常に実アドレス・レジスタ１４．１
５に加わる実アドレスとこの実アドレス・レジスタ１４
．１５から出力される主記憶装置における実アドレスと
を比較しており、一致した場合にその一致した方に対応
するムーブ・イン・バッファ（ＢＯ，Ｂｌ）２４，２５
の出力を選択回路２３は選択する。そしてその選択回路
２３の出力はバッファ記憶ｌ３と選択回路１７に加わる
。

演算プロセッサから要求が発生し、それに対応するペー
ジアドレスが付加されて実アドレス・レジスタに格納さ
れると、図示しない制御回路によって選択回路ｌ８が選
択動作し、主記憶装置に記憶した実アドレスを出力する
。主記憶装置はその実アドレスに対応した情報であるデ
ータをムープ・イン・バッファ２４．２５に出力する。

この時例えばその実アドレスが実アドレス・レジスタ（
ＳＡＲＯ）１４に格納したアドレスであったならば、ム
ーブ・イン・バッファ２４がそのデータを記憶する。ま
た、実アドレス・レジスタ（ＳＡＲｌ）１５が実アドレ
スを出力している時にはムーブ・イン・バッファＢ１が
主記憶装置からのムープ・イン・データを記憶する。選
択回路２３は制御回路によって動作しムーブ・イン・デ
ータが加わっている方のムーブ・イン・バッファの出力
を選択し、選択回路ｌ７とバッファ記憶工３に出力する
。

連続してデータ要求が加わらない場合には従来と同様の
動作となるが、連続して加わった場合には実アドレス・
レジスタ１４．１５とムーブ・イン・バッファ２４．２
５は対をなして動作し、例えば実アドレス・レジスタ１
４が主記憶装置に対してアドレスを選択回路ｌ８を介し
て加えている場合には、ムーブ・イン・バッファ２４が
それに対応する応答をし、選択回路２３を介して要求元
に加える。なお、その応答は複数、すなわち実アドレス
・レジスタに例えば２個のアドレスが格納された場合に
は、主記憶装置に対して２個の要求が発生し、主記憶装
置より出力された場合にムーブ・イン・バッファ２４．
２５にはその対となったムーブ・イン・データを格納す
る。

例えば先に要求したデータが、後から要求したデータよ
り後に加わる場合があるが、従来においてはその後に要
求したデータをムープ・イン・バッファ２５に格納した
後バッファ記憶１３に格納し、その後に後からのデータ
をバッファ記憶１３に格納しなければならない。しかし
ながら本発明の実施例では、後から要求したデータが先
にムーブ・イン・データとして加わった場合にはムーブ
・イン・バッファ内に一時格納し、続いて加わるデータ
を残るムーブ・イン・バッファに記憶した後に、選択回
路２３がそのムーブ・イン・バッファを選沢して演算プ
ロセッサに出力する。その時間内に後から要求したムー
ブ・イン・データ（先に格納された）ムーブ・イン・バ
ッファからバッファ記憶１３に格納する。そして、後か
ら要求したムーブ・イン・バッファに格納されているム
ープ・イン・データをパッファ記憶に格納する。

例えば実アドレス・レジスタ１４に先に加わる第１の実
アドレスを格納し、その次に加わる第２の要求アドレス
に対応する第２の実アドレスを実アドレス・レジスタｌ
５に格納し、第２の実アドレスに対応するムーブ・イン
・データが先に主記憶装置より出力された場合には、先
ずムーブ・イン・バッファ２５にムーブ・インデータを
記憶する。そして実アドレス・レジスタｌ４に格納され
た第１の実アドレスに対応して出力されるムーフ・イン
・データをムーブ・イン・バッファ２４に格納する。ム
ープ・イン・バッファ２４に格納されたムーブ・インデ
ータは選択回路２３の選択によって（制御回路２２の制
御による）選択され、選択回路１７、更にはバッファ記
憶Ｉ３に出力される。選択回路ｌ７はこの時、ムープ・
イン・バッファ２４の出力を選沢し（ハッファ記憶１３
には入っていないためにムーブ・インを行った）要求元
に対してはムープ・イン・バッファ２４のデータを出力
する。

従来においては、１個であるがために先に要求したデー
タが加わらない場合にはムーブ・イン・バッファ１６に
格納し、更にそのデータをバッファ記憶１３に格納した
後に、次に加わるデータをムープ・イン・バッファに取
り込み、要求元に出力していたが、本発明の実施例によ
れば、後から要求したデータが先に加わり、ムーブ・イ
ン・バッファに入力してもバッファ記憶１３には直ちに
格納する必要はなく、先に要求したムーブ・イン・デー
タが人力し、要求元に出力されると共にバッファ記憶に
格納された後に後から要求してムーブ・イン・バッファ
に格納されているデータを転送すればよく、この転送時
間の短縮を図ることができる。

以上本発明の実施例を用いて説明したが、ムーブ・イン
・バッファ２４．２５は更にはそれに対をなす実アドレ
ス・レジスタ１４．１５は２組であるが、これに限らず
、複数の実アドレス・レジスタとそれに対応するムープ
・イン・バッファを同数設けることにより、更に多くの
連続した要求に対する高速化を図ることができる。

〔発明の効果〕

以上述べたように、連続した複数のデータ要求に対し、
再度ムーブ・イン動作等を行う必要がなく、ひいてはシ
ステムとしての性能を向上させることができる。また、
従来のようにムーブ・イン・パッファからのパスを要求
元へのパスに組込むことでこのムーブ・イン・バッファ
からの要求アドレスに対応する要求データを送付するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構戒図、 第３図は従来方式の構或図である。 １・・・論理アドレスレジスタ、 ２・・・バッファ記憶装置、 ３・・・タグ、 ４・・・変換索引緩衝手段、

Claims (1)

1. 【特許請求の範囲】 主記憶装置に対する要求と共に、供給されるページアド
   レス及び実アドレスの一部を含む要求アドレスを記憶す
   る論理アドレスレジスタ（１）と、前記論理アドレスレ
   ジスタ（１）に格納された要求アドレスの少なくとも一
   部が加わり、前記主記憶装置の一部の情報の写しを保持
   するバッファ記憶装置（２）と、 前記論理アドレスレジスタ（１）に格納された要求アド
   レスの少なくとも一部が加わり、前記バッファ記憶装置
   （２）に保持されている有効データブロックの主記憶装
   置における実アドレスを記憶するタグ（３）と、 前記論理アドレスレジスタ（１）に格納された要求アド
   レスの少なくとも一部が加わり、アドレス変換された最
   新のページアドレスを保持する変換索引緩衝手段（４）
   と、 該変換索引緩衝手段（４）から得られるページアドレス
   部と要求アドレス内の一部の実アドレスからなる主記憶
   装置の実アドレスを記憶するとともに、主記憶装置のア
   ドレスをアクセスする複数の主記憶アクセス・レジスタ
   （５、６）と、該複数の主記憶アクセス・レジスタ（５
   、６）と１対１の対をなし、前記バッファ記憶装置（２
   ）に格納すべき前記主記憶装置からの情報のデータを保
   持した後、前記バッファ記憶装置（２）に格納する複数
   のムーブ・イン・バッファを有することを特徴とするム
   ーブ・イン・バッファ制御方式。