JPS6045872A - 高速緩衝記憶装置 - Google Patents
高速緩衝記憶装置Info
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- JPS6045872A JPS6045872A JP58153742A JP15374283A JPS6045872A JP S6045872 A JPS6045872 A JP S6045872A JP 58153742 A JP58153742 A JP 58153742A JP 15374283 A JP15374283 A JP 15374283A JP S6045872 A JPS6045872 A JP S6045872A
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- JP
- Japan
- Prior art keywords
- address
- data
- processor
- invalidation
- main memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明ＵＷ数のプロセッサと、これらプロセッサに共
通の主記憶装置とを有するデータ処理装置に用いる高速
緩衝記憶装置の無効化制御に関するものである。
通の主記憶装置とを有するデータ処理装置に用いる高速
緩衝記憶装置の無効化制御に関するものである。
第１図は複数のプロセッサを有するデータ処理装置の構
成を示すブロック図で、’（ｌａ）、（ｌｂ） ｕそれ
ぞれプロセッサ、ｔ２１Ｕシステムバス、（３１Ｕ主記
憶装置、（４ａ）、（４ｂ）はそれぞれ高速緩衝記憶装
置である。第２図は従来の高速緩衝記憶、装置（４ａ）
＋１７）内部構成を示すブロック図で％’ （２ａ）
Ｕシステムバス（２）のうちのアγレス部、＋５＋ｕノ
くツファ無効化アドレスレジスタ、（６ａ）、（６ｂ）
、（６ｃ） ｌｄそれぞれセレクタで、（６ａ） はプ
ロセッサからの論理アドレスか、バッファ無効化アドレ
スレジスタ（５１の内容かの、いずれか全選択してダイ
レフトリのアドレスを与えるダイレクトリアドレスセレ
クタ、（６ｂ） ［７トレス変換ユニット（２）の出力
カバッファ無効化アドレスレジスタ（５）の内容かの、
いｆｉかを選択する比較アドレスセレクタ、（６ｃ）
ｈセレクタ（６ａ）、（ｂｂ）がどちらのアドレスを選
択したかによって、比較器（７）の出方全切り換えるセ
レクタ、＋７１ Ｖｉ比較器、（８）ハゲート回路、１
１０） Ｕ高速緩衝記１．は装置（４ａ）円に記憶され
ているデータの主記憶装置（３１内におけるアドレスを
格納するダイレフ。
成を示すブロック図で、’（ｌａ）、（ｌｂ） ｕそれ
ぞれプロセッサ、ｔ２１Ｕシステムバス、（３１Ｕ主記
憶装置、（４ａ）、（４ｂ）はそれぞれ高速緩衝記憶装
置である。第２図は従来の高速緩衝記憶、装置（４ａ）
＋１７）内部構成を示すブロック図で％’ （２ａ）
Ｕシステムバス（２）のうちのアγレス部、＋５＋ｕノ
くツファ無効化アドレスレジスタ、（６ａ）、（６ｂ）
、（６ｃ） ｌｄそれぞれセレクタで、（６ａ） はプ
ロセッサからの論理アドレスか、バッファ無効化アドレ
スレジスタ（５１の内容かの、いずれか全選択してダイ
レフトリのアドレスを与えるダイレクトリアドレスセレ
クタ、（６ｂ） ［７トレス変換ユニット（２）の出力
カバッファ無効化アドレスレジスタ（５）の内容かの、
いｆｉかを選択する比較アドレスセレクタ、（６ｃ）
ｈセレクタ（６ａ）、（ｂｂ）がどちらのアドレスを選
択したかによって、比較器（７）の出方全切り換えるセ
レクタ、＋７１ Ｖｉ比較器、（８）ハゲート回路、１
１０） Ｕ高速緩衝記１．は装置（４ａ）円に記憶され
ているデータの主記憶装置（３１内におけるアドレスを
格納するダイレフ。
１・９部、 ’ （１０ａ） ｔ、ｒダイレフトリ部ａ
ωのアドレス部、（１０ｂ）はダイレフトリ部００）の
無効ビット部、（１１１はデータ部、０すはプロセッサ
（１）の論理アドレスを火アドレスに変換するためのア
ドレス変換ユニット、ｔ１３＋ｆｌプロセッサ（１ａ）
から与えられる論理アドレスを伝送するアドレス線１．
αゆはブ０−１＝ツサ（１ａ）ト高速緩衝記憶装置（４
ａ）とのデータ交換を行なうデータバスである。なお、
第２図では高速緩衝記憶装置（４ａ）にヒツトしなかっ
た場合のデータ、アドレスの経路は、この発明と直接関
係しないので省略しているが、実際の回路構成では、比
較器（７）の出力及び無効ビット部（ｉｏｂ）の読み出
し、書き込みに関係するセレクタ（６ｃ） 、ゲート回
路（８）等の回路はヒツトしなかった場合をも考慮して
設計されていて、第２図に示すセレクタ（６ｃ）、ゲー
ト回路（８）等の回路は単に説明の便宜のために表わし
た回路である。
ωのアドレス部、（１０ｂ）はダイレフトリ部００）の
無効ビット部、（１１１はデータ部、０すはプロセッサ
（１）の論理アドレスを火アドレスに変換するためのア
ドレス変換ユニット、ｔ１３＋ｆｌプロセッサ（１ａ）
から与えられる論理アドレスを伝送するアドレス線１．
αゆはブ０−１＝ツサ（１ａ）ト高速緩衝記憶装置（４
ａ）とのデータ交換を行なうデータバスである。なお、
第２図では高速緩衝記憶装置（４ａ）にヒツトしなかっ
た場合のデータ、アドレスの経路は、この発明と直接関
係しないので省略しているが、実際の回路構成では、比
較器（７）の出力及び無効ビット部（ｉｏｂ）の読み出
し、書き込みに関係するセレクタ（６ｃ） 、ゲート回
路（８）等の回路はヒツトしなかった場合をも考慮して
設計されていて、第２図に示すセレクタ（６ｃ）、ゲー
ト回路（８）等の回路は単に説明の便宜のために表わし
た回路である。
次に従来の装置の動作について説明する。プロセッサ（
１ａ）が主記憶にアクセスする場合、リクエストアドレ
スをアドレス線０ぶに乗せる。このアドレスはアドレス
変換ユニットα陣で実アドレスに変換され、セレクタ（
６ｂ）に送出される一方、カラムアドレス（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓａ ） としてセレクタ（６ａ、）
ｅ経由してダイレフトリ部１０） ’にアクセスする。
１ａ）が主記憶にアクセスする場合、リクエストアドレ
スをアドレス線０ぶに乗せる。このアドレスはアドレス
変換ユニットα陣で実アドレスに変換され、セレクタ（
６ｂ）に送出される一方、カラムアドレス（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓａ ） としてセレクタ（６ａ、）
ｅ経由してダイレフトリ部１０） ’にアクセスする。
指定されたダイレフトリ部１１０）のアドレス部（１０
ａ）にセレクタ（６ｂ）”ｅ経由した実アドレスと一致
するものがあるか否かは比較器（７）で比較され、両者
が一致し、かつ、それに対応する無効ビット部（ＩＱｂ
）のビットが無効でない場合には、リクエストされた主
記憶内容がデータ部σηに存在すると判定されて、アド
レス部（１０ａ）の出力はゲート回路（８）を経てデー
タ部旧庫大刀され、データ部ＩＤに１ｈ接入力されるア
ドレス線＜１３１上の論理アドレスの一部と共に、デー
タ部圓の描該データにアクセスし、読み出しリクエスト
の場合は当該データが読み出でれデータバスα４を経由
してプロセッサ（１ａ）に送られる。
ａ）にセレクタ（６ｂ）”ｅ経由した実アドレスと一致
するものがあるか否かは比較器（７）で比較され、両者
が一致し、かつ、それに対応する無効ビット部（ＩＱｂ
）のビットが無効でない場合には、リクエストされた主
記憶内容がデータ部σηに存在すると判定されて、アド
レス部（１０ａ）の出力はゲート回路（８）を経てデー
タ部旧庫大刀され、データ部ＩＤに１ｈ接入力されるア
ドレス線＜１３１上の論理アドレスの一部と共に、デー
タ部圓の描該データにアクセスし、読み出しリクエスト
の場合は当該データが読み出でれデータバスα４を経由
してプロセッサ（１ａ）に送られる。
次に、他のプロセッサ（１ｂ）が主記憶装置（３）の内
容を変更した場合（新しいデータを書き込んだ場合）に
は変更Ａｉｌデータが高速緩衝記憶装置（４ａ）のデー
タ部旧）内に存在していたならば、そのデータが無効に
なったことをダイレフトリ部（１ｏ）の無効ビット部（
１０ｂ’）によって表わしておく必要が生じる。そのた
め他のフ”口上ツサ（ｌｂ）からのストアアドレス（新
しいデータを書き込んだ主記憶装置のアドレス）がシス
テムバス（２）のアドレス部（２ａ）を経てバッファ無
効化アドレスレジスタ（５）に大刀されて無効化要求が
出される。
容を変更した場合（新しいデータを書き込んだ場合）に
は変更Ａｉｌデータが高速緩衝記憶装置（４ａ）のデー
タ部旧）内に存在していたならば、そのデータが無効に
なったことをダイレフトリ部（１ｏ）の無効ビット部（
１０ｂ’）によって表わしておく必要が生じる。そのた
め他のフ”口上ツサ（ｌｂ）からのストアアドレス（新
しいデータを書き込んだ主記憶装置のアドレス）がシス
テムバス（２）のアドレス部（２ａ）を経てバッファ無
効化アドレスレジスタ（５）に大刀されて無効化要求が
出される。
この無効化要求によりレジスタ（５）の内容がセレクタ
（６ａ）を経由してダイレフトリ部＋１０１をアクセス
し、一方ではセレクタ（６ｂ）を通じて比較器（７）に
アドレス情報を伝送する。このアドレス情報表、ダイレ
フトリ部ａＯ１から読み出されたアドレス情報表が一致
した場合には、対応するアドレスが高速緩衝記憶装置（
４ａ）に存在すると判定声れ、セレクタ（６ｃ） ’ｉ
介し、そのアドレスに対応する無効化ビラトラ設定する
ことによって当該データを無効化する。
（６ａ）を経由してダイレフトリ部＋１０１をアクセス
し、一方ではセレクタ（６ｂ）を通じて比較器（７）に
アドレス情報を伝送する。このアドレス情報表、ダイレ
フトリ部ａＯ１から読み出されたアドレス情報表が一致
した場合には、対応するアドレスが高速緩衝記憶装置（
４ａ）に存在すると判定声れ、セレクタ（６ｃ） ’ｉ
介し、そのアドレスに対応する無効化ビラトラ設定する
ことによって当該データを無効化する。
従来の高速緩衝記憶装置は以上のように構成されている
ので、他のデータ処理装置（１ｂ）からの主記憶誓キ込
み要求毎に、バッファ無効化アドレスレジスタ１５）に
新しいアドレスが設定されて無効化要求が出され、ダイ
レフトリ部ｉ１０＋ ｆｆｉアクセスして対応する主記
憶の内容が高速緩衝記憶装Ｌ２（４ａ）内に存在するか
否かを検索することが必要で、連続的に書き込み要求が
あった場合には高速緩衝記憶装置（４ａ）が無効化要求
を処理するために長時間使われ、プロセッサ（１ａ）の
データ処理の性能が低下するという欠点があった。
ので、他のデータ処理装置（１ｂ）からの主記憶誓キ込
み要求毎に、バッファ無効化アドレスレジスタ１５）に
新しいアドレスが設定されて無効化要求が出され、ダイ
レフトリ部ｉ１０＋ ｆｆｉアクセスして対応する主記
憶の内容が高速緩衝記憶装Ｌ２（４ａ）内に存在するか
否かを検索することが必要で、連続的に書き込み要求が
あった場合には高速緩衝記憶装置（４ａ）が無効化要求
を処理するために長時間使われ、プロセッサ（１ａ）の
データ処理の性能が低下するという欠点があった。
この発明はヒ述のよりな従来のものの欠点を除去するた
めになされたもので、主記憶のページ単位に、当該ペー
ジの写しが高速緩衝記憶装置（４ａ）内に存在するか否
か全レジスタしたバイパステーブルを設け、高速緩衝記
憶装置（４ａ）内に存在しないページには無効化要求を
出すことなく、バイパスさせることで無効化要求を処理
するための時間を短縮させデータ処理能力を低下させな
いようＶＣした高速緩衝記憶装置を提供することを目的
としている。
めになされたもので、主記憶のページ単位に、当該ペー
ジの写しが高速緩衝記憶装置（４ａ）内に存在するか否
か全レジスタしたバイパステーブルを設け、高速緩衝記
憶装置（４ａ）内に存在しないページには無効化要求を
出すことなく、バイパスさせることで無効化要求を処理
するための時間を短縮させデータ処理能力を低下させな
いようＶＣした高速緩衝記憶装置を提供することを目的
としている。
以下、この発明の実施例を図について説明する。
第３図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し同様に動作する
。（６ｄ）はアドレス変換ユニット０擾又はバッファ無
効化アドレスレジスタ（５）からのアドレス信号を選択
するためのセレクタ、（至）はバイパステーブルである
。
図と同一符号は同−又は相当部分を示し同様に動作する
。（６ｄ）はアドレス変換ユニット０擾又はバッファ無
効化アドレスレジスタ（５）からのアドレス信号を選択
するためのセレクタ、（至）はバイパステーブルである
。
次に、この発明の動作について説明する。他のプロセッ
サ（１ｂ）が主記憶の内容を変更するとプロセッサ（１
ａ）の高速緩衝記憶装置（４ａ）内に変更前のデータが
存在するが否がを判定するために高速緩衝記憶装置（４
ａ） ’（ｒ検索する必要があり、従来の装置同様、他
のプロセッサ（ｌｂ）がらのストア７ トｖ スがバッ
ファ無効化アドレスレジスタ＋５１ Ｋ一旦記憶される
。この記憶されたストアアドレスｉセレクタ（６ｄ）’
を経由Ｌ７てバイパステーブルα０へ送うれ、バイパス
テーブルαｌに保持しているページ単位の使用の有無を
表わすビットの中から当該ストアアドレスに対応するビ
ットを引き出し、当該ビットが論理ｒＯＪを示す場合（
即ち、当該ページに高速緩衝記憶装置（４ａ）に存在し
ない場合）には、ダイレフトリ部１１０） ｋ引いてア
ドレスの有無を検索するまでもなく、無効化処理の必要
はないとして無効化要求を出さずバイパスさせる。
サ（１ｂ）が主記憶の内容を変更するとプロセッサ（１
ａ）の高速緩衝記憶装置（４ａ）内に変更前のデータが
存在するが否がを判定するために高速緩衝記憶装置（４
ａ） ’（ｒ検索する必要があり、従来の装置同様、他
のプロセッサ（ｌｂ）がらのストア７ トｖ スがバッ
ファ無効化アドレスレジスタ＋５１ Ｋ一旦記憶される
。この記憶されたストアアドレスｉセレクタ（６ｄ）’
を経由Ｌ７てバイパステーブルα０へ送うれ、バイパス
テーブルαｌに保持しているページ単位の使用の有無を
表わすビットの中から当該ストアアドレスに対応するビ
ットを引き出し、当該ビットが論理ｒＯＪを示す場合（
即ち、当該ページに高速緩衝記憶装置（４ａ）に存在し
ない場合）には、ダイレフトリ部１１０） ｋ引いてア
ドレスの有無を検索するまでもなく、無効化処理の必要
はないとして無効化要求を出さずバイパスさせる。
当該ビットが論理「１」を示す場合だけセレクタ（６ａ
）、（６ｂ）、（６ｃ） ’ｊｒ：制御し、バッファ無
効化アドレスレジスタ＋５１の内容によりダイレフトリ
部ｕｔｎ’１検索する。
）、（６ｂ）、（６ｃ） ’ｊｒ：制御し、バッファ無
効化アドレスレジスタ＋５１の内容によりダイレフトリ
部ｕｔｎ’１検索する。
４０セツサ（ｌａ）からバイパステーブル（至）内のバ
イパスビットをアクセスするのはプロセッサ（Ｉａ）が
使用するデータが高速緩衝記憶装置（４ａ）内に存在せ
ず（即ち、ヒツトしなかった場合）であり、この場合に
はプロセッサ（１ａ）が必要とするのに１１漬速緩衝記
憶装置（４ａ）内に存在しないデータを、そのデータを
含む１ブロツクのデータと共に上記１、−３装誼（３１
から新しく高速緩衝記憶装置（４ａ）に書き込む（従っ
て従来、高速緩衝記憶装置（４ａ）内に存在した、どれ
が１ブロツクのデータが消去さノ１．る）場合（これを
ブロックロードという）に、そのブロックの交・漠によ
ってバイパステーブルの内容が変化する時であり、一般
に高速緩衝記憶装置のヒツト率は９５チ程度は期待でき
るので、アドレス変換ユニット（（支）の出力によって
バイパステーブル０りにアクセスする機会は少、ない。
イパスビットをアクセスするのはプロセッサ（Ｉａ）が
使用するデータが高速緩衝記憶装置（４ａ）内に存在せ
ず（即ち、ヒツトしなかった場合）であり、この場合に
はプロセッサ（１ａ）が必要とするのに１１漬速緩衝記
憶装置（４ａ）内に存在しないデータを、そのデータを
含む１ブロツクのデータと共に上記１、−３装誼（３１
から新しく高速緩衝記憶装置（４ａ）に書き込む（従っ
て従来、高速緩衝記憶装置（４ａ）内に存在した、どれ
が１ブロツクのデータが消去さノ１．る）場合（これを
ブロックロードという）に、そのブロックの交・漠によ
ってバイパステーブルの内容が変化する時であり、一般
に高速緩衝記憶装置のヒツト率は９５チ程度は期待でき
るので、アドレス変換ユニット（（支）の出力によって
バイパステーブル０りにアクセスする機会は少、ない。
従って、バッファ無効化アドレスレジスタ（５）の側で
大部分の時間ぐ：１バイパスデープルｏ場を占有するこ
とができる。
大部分の時間ぐ：１バイパスデープルｏ場を占有するこ
とができる。
さらに、バッファ無効化アドレスレジスタ（５）の出カ
ババイパステーブルＣＬ９によってバイパスチーる機会
が多く、従ってセレクタ（６ａ）、（６ｂ）から出力さ
れる機会が少いので、プロセッサ（１ａ）のアクセス要
求に対してダイレフトリ部１１ｏ）で競合が発生する機
会が少く、プロセッサ（１ａ）の高速緩衝記憶装置（４
ａ）の性能がその１１利用できる。
ババイパステーブルＣＬ９によってバイパスチーる機会
が多く、従ってセレクタ（６ａ）、（６ｂ）から出力さ
れる機会が少いので、プロセッサ（１ａ）のアクセス要
求に対してダイレフトリ部１１ｏ）で競合が発生する機
会が少く、プロセッサ（１ａ）の高速緩衝記憶装置（４
ａ）の性能がその１１利用できる。
なお、上記実施例ではバイパステーブル（１１ｋ−セレ
クタ（６ｄ）によって切換えて使用したが、 バイハス
チーフルα→ｆ ／＜ッファ無効化アドレスレジスタ（
５１側からと、アドレス変換ユニット（四のＵ」カ側と
から共にアクセスできるような２ポートメモリとして構
成すれば、バイパステーブルα９での競合をなくするこ
とができる。
クタ（６ｄ）によって切換えて使用したが、 バイハス
チーフルα→ｆ ／＜ッファ無効化アドレスレジスタ（
５１側からと、アドレス変換ユニット（四のＵ」カ側と
から共にアクセスできるような２ポートメモリとして構
成すれば、バイパステーブルα９での競合をなくするこ
とができる。
以上のようにこの発明によれば、主記憶のページ単位に
当該ページの写しが高速緩衝記憶装置内に存在するか否
がをレジスタしたバイパスチー フルで判断でき、箔該
ページの写しが存在しない場合には無効化要求を出すこ
となくバイパスさせることとしたので、ダイレフトリ部
をアクセスするだめの時間が大幅に減少し、迅速なデー
タ処理を行なえるといつ効果がある。
当該ページの写しが高速緩衝記憶装置内に存在するか否
がをレジスタしたバイパスチー フルで判断でき、箔該
ページの写しが存在しない場合には無効化要求を出すこ
となくバイパスさせることとしたので、ダイレフトリ部
をアクセスするだめの時間が大幅に減少し、迅速なデー
タ処理を行なえるといつ効果がある。
第１図は複数のプロセッサを有するデータ処理装置の構
成を示すブロック図、第２図は従来の高速緩衝記憶装置
の内部構成を示すブロック図、第３図はこの発明の一実
施例を示すブロック図である。 （ｌａ）、（ｌｂ）・・・それぞれプロセッサ、（２）
・・・システムバス、（２ａ）・・・システムバス（２
）のウチのアドレス部、（３１・・・主記憶装置、（４
ａ）、（４ｂ）・・・それぞれ高速緩衝記憶装置、（５
）・・・バッファ無効化アドレスレジ２り、（６ａ）、
（６ｂ）、（６ｃ）、（６ｄ）−・それぞれセレクタ、
（７）・・・比較器、（８１・・・ゲート回路、［１０
）・・・ダイレフトリｉ４Ｂ、（１０ａ）−・・ダイレ
フトリ部叫のアドレス部、（］ Ｏｂ 、）・・・ダイ
レフトリ部００）の無効ビット部、■）−・・データ部
、（１つ・・・アドレス変換ユニット、０３）−・・ア
ドレス＋＝、０＊・・データバス、α９・−・バイパス
テーブル。 なお、各図中同一符号は同一部分を示す。 代理人 大岩増雄 手続補正書（自発） 昭和 ５９Ｆ ７月１１日 を 特許庁長官殿 １’、 ’Ｉｆ件の表示 特願昭 ５８−１５３７４２
号３、補正をする者 代表者片由仁へ部 ４、代理人 ５、補正の対象 ６、補正の内容 （１）明細書オ９頁オ′４行目「在せず（即ち、ヒント
しなかった場合）であシ、」とあるを「在しない（即ち
、ヒツトしなかった）場合であシ、」と訂正する。。 （以上）
成を示すブロック図、第２図は従来の高速緩衝記憶装置
の内部構成を示すブロック図、第３図はこの発明の一実
施例を示すブロック図である。 （ｌａ）、（ｌｂ）・・・それぞれプロセッサ、（２）
・・・システムバス、（２ａ）・・・システムバス（２
）のウチのアドレス部、（３１・・・主記憶装置、（４
ａ）、（４ｂ）・・・それぞれ高速緩衝記憶装置、（５
）・・・バッファ無効化アドレスレジ２り、（６ａ）、
（６ｂ）、（６ｃ）、（６ｄ）−・それぞれセレクタ、
（７）・・・比較器、（８１・・・ゲート回路、［１０
）・・・ダイレフトリｉ４Ｂ、（１０ａ）−・・ダイレ
フトリ部叫のアドレス部、（］ Ｏｂ 、）・・・ダイ
レフトリ部００）の無効ビット部、■）−・・データ部
、（１つ・・・アドレス変換ユニット、０３）−・・ア
ドレス＋＝、０＊・・データバス、α９・−・バイパス
テーブル。 なお、各図中同一符号は同一部分を示す。 代理人 大岩増雄 手続補正書（自発） 昭和 ５９Ｆ ７月１１日 を 特許庁長官殿 １’、 ’Ｉｆ件の表示 特願昭 ５８−１５３７４２
号３、補正をする者 代表者片由仁へ部 ４、代理人 ５、補正の対象 ６、補正の内容 （１）明細書オ９頁オ′４行目「在せず（即ち、ヒント
しなかった場合）であシ、」とあるを「在しない（即ち
、ヒツトしなかった）場合であシ、」と訂正する。。 （以上）
Claims (1)
- 籾数台のプロセッサが共通の主記憶装置を使用する場合
、各プロセッサ内に設けられる高速緩衝ｍｌ憶装置に・
おいて、上記主記憶装置の主記憶の写しを格納するデー
タ部と、このデータ部に格納されるデータの上記主記憶
装置内のアドレスを格納するダイレフトリ部と、上記デ
ータをページ単位に分類しページアドレスに対応して当
該ページ内のュータが上記データ部に存在するか否かを
示す符号を格納するバイパステーブルと、他のプロセッ
サから上記主記憶装置内に新たに書き込みを行なった場
合、そのストアアドレスが伝達されて設定されるバッフ
ァ無効化アドレスレジスタと、このバッファ無効化アド
レスレジスタの内容により上記バイパステーブルを検索
し、当該ページ内のデータが上記データ部内に存在しな
いことを示す符号を得たときは上記バッファ無効化アド
レスレジスタの内容をバイパスし、当該ページ内のデー
タが上記データ部内に存在することを示す符号を得たと
きは上記バッファ無効化アドレスレジスタの内容により
上記ダイレフトリ部の当該アドレスに対応する無効化処
理を行なう手段とを備えたことを特徴とする高速緩衝記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153742A JPS6045872A (ja) | 1983-08-23 | 1983-08-23 | 高速緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153742A JPS6045872A (ja) | 1983-08-23 | 1983-08-23 | 高速緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045872A true JPS6045872A (ja) | 1985-03-12 |
Family
ID=15569113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153742A Pending JPS6045872A (ja) | 1983-08-23 | 1983-08-23 | 高速緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045872A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115553A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | バッファストレイジ無効化処理方式 |
| JPH028951A (ja) * | 1988-02-23 | 1990-01-12 | Digital Equip Corp <Dec> | 対称的な多プロセッサ制御構成体 |
| JPH02293958A (ja) * | 1989-04-07 | 1990-12-05 | Tektronix Inc | インタフェース装置 |
-
1983
- 1983-08-23 JP JP58153742A patent/JPS6045872A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115553A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | バッファストレイジ無効化処理方式 |
| JPH0415496B2 (ja) * | 1985-11-15 | 1992-03-18 | Fujitsu Ltd | |
| JPH028951A (ja) * | 1988-02-23 | 1990-01-12 | Digital Equip Corp <Dec> | 対称的な多プロセッサ制御構成体 |
| JPH02293958A (ja) * | 1989-04-07 | 1990-12-05 | Tektronix Inc | インタフェース装置 |
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