JPH0282330A - ムーブアウト・システム - Google Patents
ムーブアウト・システムInfo
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- JPH0282330A JPH0282330A JP63233702A JP23370288A JPH0282330A JP H0282330 A JPH0282330 A JP H0282330A JP 63233702 A JP63233702 A JP 63233702A JP 23370288 A JP23370288 A JP 23370288A JP H0282330 A JPH0282330 A JP H0282330A
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- 239000000872 buffer Substances 0.000 claims abstract description 121
- 238000000034 method Methods 0.000 description 8
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- 230000000717 retained effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ストア・イン方式で制御されるバッファ記憶装置におけ
るムーブアウト・システムに関し、ムーブアウト時にお
けるバッファ記憶装置の専有時間を短縮することを目的
とし、 主記憶装置とＣＰＵ０間に設けられたストア・イン方式
のバッファ記憶装置において、該バッファ記憶装置は、
常に互いに同一の内容を保持する複数のバッファ記憶装
置を有し、該バッファ記憶装置の各々と前記主記憶装置
との間に、それぞれバッファ・レジスタを設け、該バッ
ファ記憶装置から前記主記憶装置へのブロックデータの
書き戻し時には、前記複数のバッファ記憶装置の各々か
らは、同一の内容の１ブロックデータのうち、該各々毎
に定められた部分が並行して同時に前記バソファ・レジ
スタの、それぞれ対応するものに書き出され、該各々毎
に定められた部分の総和は前記１ブロックデータを包含
し、前記バッファ・レジスタに書き出された内容は、そ
れぞれ前記主記憶装置内の所定の領域に書き戻されるよ
うに構成する。
るムーブアウト・システムに関し、ムーブアウト時にお
けるバッファ記憶装置の専有時間を短縮することを目的
とし、 主記憶装置とＣＰＵ０間に設けられたストア・イン方式
のバッファ記憶装置において、該バッファ記憶装置は、
常に互いに同一の内容を保持する複数のバッファ記憶装
置を有し、該バッファ記憶装置の各々と前記主記憶装置
との間に、それぞれバッファ・レジスタを設け、該バッ
ファ記憶装置から前記主記憶装置へのブロックデータの
書き戻し時には、前記複数のバッファ記憶装置の各々か
らは、同一の内容の１ブロックデータのうち、該各々毎
に定められた部分が並行して同時に前記バソファ・レジ
スタの、それぞれ対応するものに書き出され、該各々毎
に定められた部分の総和は前記１ブロックデータを包含
し、前記バッファ・レジスタに書き出された内容は、そ
れぞれ前記主記憶装置内の所定の領域に書き戻されるよ
うに構成する。
本発明は、ストア・イン方式で制御されるのバッファ記
憶装置におりるムーブアウト・システムに関する。
憶装置におりるムーブアウト・システムに関する。
コンピュータ・システムにおいては、ＣＰＵから記憶装
置へのアクセスタイムを短くすることによって性能を向
上させるため、比較的安価な大容量の低速メモリにより
構成される主記憶装置とＣＰＵとの間に、高速ではある
が高価であるため小容量のバッファ記憶装置（キャッシ
ュ・メモリ）を設けることが行なわれている。
置へのアクセスタイムを短くすることによって性能を向
上させるため、比較的安価な大容量の低速メモリにより
構成される主記憶装置とＣＰＵとの間に、高速ではある
が高価であるため小容量のバッファ記憶装置（キャッシ
ュ・メモリ）を設けることが行なわれている。
このようなバッファ記憶装置においては、アクセスされ
た語の検索の制御を簡素にするため、および、アクセス
は同一記憶領域に連続して行なわれることが多いこと等
により、主記憶装置の内容がブロック単位で読み出され
、保持される。
た語の検索の制御を簡素にするため、および、アクセス
は同一記憶領域に連続して行なわれることが多いこと等
により、主記憶装置の内容がブロック単位で読み出され
、保持される。
ＣＰＵがアクセスした語が該バッファ記憶装置内のブロ
ック内にあれば（キャッシュ・ヒツト時）、該バッファ
記憶装置のブロック内の語が使用されるが、ＣＰＵがア
クセスした語が該バッファ記憶装置内のブロック内にな
いときには（キャッシュ・ミス時）、主記憶装置より、
該バッファ記憶装置内に、該ＣＰＵがアクセスした語を
含むブロックが読み込まれる（ムーブイン）。
ック内にあれば（キャッシュ・ヒツト時）、該バッファ
記憶装置のブロック内の語が使用されるが、ＣＰＵがア
クセスした語が該バッファ記憶装置内のブロック内にな
いときには（キャッシュ・ミス時）、主記憶装置より、
該バッファ記憶装置内に、該ＣＰＵがアクセスした語を
含むブロックが読み込まれる（ムーブイン）。
このようなバッファ記憶装置は、上記バッファ記憶装置
のブロック内の語が更新されたときに、これを主記憶装
置に書き戻すタイミングによって、ストア・スル一方式
とストア・イン（スワップ）方式の２種類の方式に分け
られる。
のブロック内の語が更新されたときに、これを主記憶装
置に書き戻すタイミングによって、ストア・スル一方式
とストア・イン（スワップ）方式の２種類の方式に分け
られる。
ストア・スル一方式においては、データがバッファ記憶
装置のブロック内で更新されたときには主記憶装置の同
じアドレスのデータも更新される。
装置のブロック内で更新されたときには主記憶装置の同
じアドレスのデータも更新される。
これに対し、ストア・イン（スワップ）方式においては
、通常はバッファ記憶装置のブロックのデータのみが更
新され、主記憶装置の同じアドレスのデータは、該バッ
ファ記憶装置におけるブロックの入れ換え時においての
み更新される。
、通常はバッファ記憶装置のブロックのデータのみが更
新され、主記憶装置の同じアドレスのデータは、該バッ
ファ記憶装置におけるブロックの入れ換え時においての
み更新される。
ところで、上記のバッファ記憶装置におけるブロックの
入れ換えは、以下のような場合に行なわれる。すなわち
、前述のように、ＣＰＵがアクセスした語が該バッファ
記憶装置内のブロック内にないときにはくキャッシュ・
ミス時）、主記憶装置より、該へソファ記憶装置内に、
該ＣＰＵがアクセスした語を含むブロックが読み込まれ
る（ムーブイン）が、このムーブインの際に、該バッフ
ァ記憶装置内に空きエリアがないときには、該ムーブイ
ンのブロックデータは該バッファ記憶装置内の既にデー
タが保持されているブロック領域の１つに読み込まれね
ばならない。
入れ換えは、以下のような場合に行なわれる。すなわち
、前述のように、ＣＰＵがアクセスした語が該バッファ
記憶装置内のブロック内にないときにはくキャッシュ・
ミス時）、主記憶装置より、該へソファ記憶装置内に、
該ＣＰＵがアクセスした語を含むブロックが読み込まれ
る（ムーブイン）が、このムーブインの際に、該バッフ
ァ記憶装置内に空きエリアがないときには、該ムーブイ
ンのブロックデータは該バッファ記憶装置内の既にデー
タが保持されているブロック領域の１つに読み込まれね
ばならない。
ここで、前述のように、ストア・イン（スワップ）方式
においては、該バッファ記憶装置内のブロック内の更新
されたデータは主記憶装置には書き込まれていないので
、上記の新しいブロックが読み込まれるために消去され
るブロックのデータを主記憶装置の対応する領域に書き
戻ず（ムーブアウト）ことにより主記憶装置の記憶内容
を更新する必要がある。
においては、該バッファ記憶装置内のブロック内の更新
されたデータは主記憶装置には書き込まれていないので
、上記の新しいブロックが読み込まれるために消去され
るブロックのデータを主記憶装置の対応する領域に書き
戻ず（ムーブアウト）ことにより主記憶装置の記憶内容
を更新する必要がある。
このようなムーブアウト動作を含むムーブイン動作はバ
ッファ記憶装置を長時間専有することになるため、コン
ピュータ・システムの性能向上のために、このムーブイ
ン動作の時間を短くすることが要望されていた。
ッファ記憶装置を長時間専有することになるため、コン
ピュータ・システムの性能向上のために、このムーブイ
ン動作の時間を短くすることが要望されていた。
第３図は、従来のバッファ記憶装置からのムーブアウト
処理のための構成の概略を示すものである。
処理のための構成の概略を示すものである。
第３図において、５はバッファ記憶装置、６はムーブア
ウト・バッファ、そして、２０はアドレス・レジスタで
ある。
ウト・バッファ、そして、２０はアドレス・レジスタで
ある。
バッファ記憶装置５には、■ブロック当たり６４バイト
からなるデータが保持されており、ム−ブアウト時には
１ライン８ハイドからなる単位で、ムーブアウト・バッ
ファ６にムーブアウト・データが読み出される。
からなるデータが保持されており、ム−ブアウト時には
１ライン８ハイドからなる単位で、ムーブアウト・バッ
ファ６にムーブアウト・データが読み出される。
ムーブアウト・バッファ６は、複数のＣＰＵが共通の主
記憶装置にアクセスするようなマルチプロセッサ・シス
テム等において、主記憶装置へのブロック転送のタイミ
ングを調整するためのバッファメモリであって、上記１
ブロック６４バイト分の記憶容量を有している。
記憶装置にアクセスするようなマルチプロセッサ・シス
テム等において、主記憶装置へのブロック転送のタイミ
ングを調整するためのバッファメモリであって、上記１
ブロック６４バイト分の記憶容量を有している。
第３図に示されるような従来のバッファ記憶装置のムー
ブアウト時には、１つのバッファ記憶装置から１ブロツ
クのデータを１ライン毎にムーブアウト・バッファ６に
転送していたので、例えば、６４バイトのデータを転送
するには、■ライン８バイトで８サイクルの時間が必要
であった。そして、この間、バッファ記憶装置はＢＵＺ
Ｙ状態となっており、ＣＰＵからのアクセスが長時間待
たされるという問題があった。
ブアウト時には、１つのバッファ記憶装置から１ブロツ
クのデータを１ライン毎にムーブアウト・バッファ６に
転送していたので、例えば、６４バイトのデータを転送
するには、■ライン８バイトで８サイクルの時間が必要
であった。そして、この間、バッファ記憶装置はＢＵＺ
Ｙ状態となっており、ＣＰＵからのアクセスが長時間待
たされるという問題があった。
本発明は上記の問題点に鑑み、なされたもので、ムーブ
アウト時におけるバッファ記憶装置の専有時間を短縮す
るムーブアウト・システムを提供することを目的とする
ものである。
アウト時におけるバッファ記憶装置の専有時間を短縮す
るムーブアウト・システムを提供することを目的とする
ものである。
第１図は本発明の基本構成図である。本図において、１
，２は、複数（第１図では該複数−２の場合を示してい
る）のバッファ記憶装置、３．４は複数のムーブアウト
・バッファ、そして、１８および１９はアドレス・レジ
スタである。
，２は、複数（第１図では該複数−２の場合を示してい
る）のバッファ記憶装置、３．４は複数のムーブアウト
・バッファ、そして、１８および１９はアドレス・レジ
スタである。
複数のバッファ記憶装置１、および２は、それぞれ、主
記憶装置とＣＰＵの間に設けられたストア・イン方式の
バッファ記憶装置であって、該複数のバッファ記憶装置
１．２の各々には、常にそれぞれ同一の内容が保持され
る。すなわち、主記憶装置からのムーブイン、および、
ＣＰＵによる該複数のバッファ記憶装置１，２の各々の
データの更新は常に同時に行なわれる。
記憶装置とＣＰＵの間に設けられたストア・イン方式の
バッファ記憶装置であって、該複数のバッファ記憶装置
１．２の各々には、常にそれぞれ同一の内容が保持され
る。すなわち、主記憶装置からのムーブイン、および、
ＣＰＵによる該複数のバッファ記憶装置１，２の各々の
データの更新は常に同時に行なわれる。
該複数のバッファ記憶装置１，２の各々と主記憶装置と
の間のムーブアウトの経路には、それぞれ対応する（ム
ーブアウト・）バッファ３，４が、それぞれ設けられて
いる。
の間のムーブアウトの経路には、それぞれ対応する（ム
ーブアウト・）バッファ３，４が、それぞれ設けられて
いる。
該複数のバッファ記憶装置１．２の各々から前記主記憶
装置へのブロックデータの書き戻し時には、該複数のバ
ッファ記憶装置１．２の各々に保持されている前記同一
の内容の１ブロックデータのうち、該各々毎に定められ
た部分が並行して同時に前記バッファ・レジスタ３，４
の、それぞれ対応するものに書き出される。
装置へのブロックデータの書き戻し時には、該複数のバ
ッファ記憶装置１．２の各々に保持されている前記同一
の内容の１ブロックデータのうち、該各々毎に定められ
た部分が並行して同時に前記バッファ・レジスタ３，４
の、それぞれ対応するものに書き出される。
ここで、該各々毎に定められた部分の総和は前記１ブロ
ソクデークを包含し、 前記複数のバッファ・レジスタ３，４に書き出された内
容は、それぞれ前記主記憶装置内の所定の領域に書き戻
される。
ソクデークを包含し、 前記複数のバッファ・レジスタ３，４に書き出された内
容は、それぞれ前記主記憶装置内の所定の領域に書き戻
される。
〔作 用〕
本発明のムーブアウト・システムによれば、ムーブアウ
ト時には、複数のバッファ記憶装置１゜２の各々から、
該複数のバッファ記憶装置１．２の各々に保持されてい
る前記同一の内容の１ブロックデータのうち、該各々毎
に定められた部分が並行して同時に前記バッファ３．４
の、それぞれ対応するものに書き出される。すなわち、
該複数のバッファ記憶装置１，２の各々から対応するバ
ッファ３．４に対しては１ブロックデータの１部分のみ
が転送され、また、該各々の転送は同時に行なわれる。
ト時には、複数のバッファ記憶装置１゜２の各々から、
該複数のバッファ記憶装置１．２の各々に保持されてい
る前記同一の内容の１ブロックデータのうち、該各々毎
に定められた部分が並行して同時に前記バッファ３．４
の、それぞれ対応するものに書き出される。すなわち、
該複数のバッファ記憶装置１，２の各々から対応するバ
ッファ３．４に対しては１ブロックデータの１部分のみ
が転送され、また、該各々の転送は同時に行なわれる。
したがって、ムーブアウト時における、バッファ記憶装
置からムーブアウト・バッファへの転送時間が短縮され
る。すなわち、ムーブアウト時における、バッファ記憶
装置の拘束時間が短縮され、ＣＰＵが次のアクセスのた
めに待たされる時間も短くなる。
置からムーブアウト・バッファへの転送時間が短縮され
る。すなわち、ムーブアウト時における、バッファ記憶
装置の拘束時間が短縮され、ＣＰＵが次のアクセスのた
めに待たされる時間も短くなる。
第２図は本発明の実施例の構成図である。
第２図において、７． ８． ９． １０および１７は
セレクタ、１１および１２はアドレス・レジスタ、１３
および１４はバッファ記憶装置、１５および１６はムー
ブアウト・バッファである。
セレクタ、１１および１２はアドレス・レジスタ、１３
および１４はバッファ記憶装置、１５および１６はムー
ブアウト・バッファである。
バッファ記憶装置１１３に対してはインストラクション
の読出しのだめのアクセスが行なわれ、バッファ記憶装
置ｌ１１４に対してはオペランドの読出しのためのアク
セスが行なわれる。これは、通常、インストラクション
の読出しのすぐ後にオペランドの読出しが続くことが多
いため、パイプライン処理を実現するために、バッファ
記憶装置をインストラクションの読出し用とオペランド
の読出し用とに別々に設けたものである。
の読出しのだめのアクセスが行なわれ、バッファ記憶装
置ｌ１１４に対してはオペランドの読出しのためのアク
セスが行なわれる。これは、通常、インストラクション
の読出しのすぐ後にオペランドの読出しが続くことが多
いため、パイプライン処理を実現するために、バッファ
記憶装置をインストラクションの読出し用とオペランド
の読出し用とに別々に設けたものである。
ところで、本発明により、これら２つのバッファ記憶装
置１３．１４における保持データの内容ヲ常に同一にす
るために、これら２つのバッファ記憶装置１３．１４に
対しての書き込み動作、すなわち、ムーブイン動作、お
よびＣＰＵによるオペランド・データのストア動作は、
全て共通に行なわれる。
置１３．１４における保持データの内容ヲ常に同一にす
るために、これら２つのバッファ記憶装置１３．１４に
対しての書き込み動作、すなわち、ムーブイン動作、お
よびＣＰＵによるオペランド・データのストア動作は、
全て共通に行なわれる。
そのため、バッファ記憶装置１１３のアドレス入力を選
択するセレクタ７への入力としては、前記インストラク
ションの読出しのためのインストラクション・アドレス
の他に、上記ムーブイン動作のためのムーブイン・アド
レス、上記オペランド・データのストア動作のためのオ
ペランド・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ７によって選択され、アドレス・レジスタ１１を介し
てバッファ記憶装置１１３のアドレス入力端子に印加さ
れる。
択するセレクタ７への入力としては、前記インストラク
ションの読出しのためのインストラクション・アドレス
の他に、上記ムーブイン動作のためのムーブイン・アド
レス、上記オペランド・データのストア動作のためのオ
ペランド・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ７によって選択され、アドレス・レジスタ１１を介し
てバッファ記憶装置１１３のアドレス入力端子に印加さ
れる。
マタ、バッファ記憶装置ｌＴ１４のアドレス入力を選択
するセレクタ９への入力としては、オペランド・アドレ
スが前記オペランドの読出しおよび書き込み（ストア）
のために印加される他、上記ムーブイン動作のためのム
ーブイン・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ９によって選択され、アドレス・レジスタ１２を介し
てバッファ記憶装置ｌ１１４のアドレス入力端子に印加
される。
するセレクタ９への入力としては、オペランド・アドレ
スが前記オペランドの読出しおよび書き込み（ストア）
のために印加される他、上記ムーブイン動作のためのム
ーブイン・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ９によって選択され、アドレス・レジスタ１２を介し
てバッファ記憶装置ｌ１１４のアドレス入力端子に印加
される。
そして、バッファ記憶装置１１３のデータ入力を選択す
るセレクタ８、およびバッファ記せ装置１１１４のデー
タ人力を選択するセレクタｌＯには、それぞれ、ムーブ
イン・データおよびオペランド・ストア・データが印加
される。
るセレクタ８、およびバッファ記せ装置１１１４のデー
タ人力を選択するセレクタｌＯには、それぞれ、ムーブ
イン・データおよびオペランド・ストア・データが印加
される。
上記バッファ記憶装置１１３のデータ出力端子は、イン
ストラクションの読出しのためのインストラクション・
データ出力端子、およびムーブアウト動作のためのムー
ブアウト・バッファ１５の入力端子に接続される。また
、上記バッファ記憶装置１１１４のデータ出力端子は、
オペランドの読出しのためのオペランド・データ出力端
子、およびムーブアウト動作のためのムーブアウト・バ
ッファ１６の入力端子に接続される。
ストラクションの読出しのためのインストラクション・
データ出力端子、およびムーブアウト動作のためのムー
ブアウト・バッファ１５の入力端子に接続される。また
、上記バッファ記憶装置１１１４のデータ出力端子は、
オペランドの読出しのためのオペランド・データ出力端
子、およびムーブアウト動作のためのムーブアウト・バ
ッファ１６の入力端子に接続される。
ムーブアウト・へソファ１５．１６の役割は、前述の第
３図の構成のムーブアウト・バッファ６と類似している
が、本発明により、ムーブアウト時には、各バッファ記
憶装置１３．１４からは、１ブロツクのデータのうち、
各々について予め定められた１部分のみが読み出される
ので、ムーブアウト・バッファ１５，１．６は、それぞ
れ該１部分のみの記憶容量を有している。
３図の構成のムーブアウト・バッファ６と類似している
が、本発明により、ムーブアウト時には、各バッファ記
憶装置１３．１４からは、１ブロツクのデータのうち、
各々について予め定められた１部分のみが読み出される
ので、ムーブアウト・バッファ１５，１．６は、それぞ
れ該１部分のみの記憶容量を有している。
そして、ムーブアウト・バッファ１５．１６から主記憶
装置へのデータの転送は、セレクタ１７によって選択さ
れた順序で行なわれる。
装置へのデータの転送は、セレクタ１７によって選択さ
れた順序で行なわれる。
ここで、例えば、１ブロツクが６４バイトからなり、バ
ッファ記憶装置１３．１４の各々から、それぞれ対応す
るムーブアウト・バッファ１５゜１６へのデータ転送、
そして、該ムーブアウト・バッファ１５．１６の各々か
ら、それぞれセレクタ１７を介しての主記憶装置へのデ
ータ転送が、８バイトからなるライン単位で行なわれる
とする。
ッファ記憶装置１３．１４の各々から、それぞれ対応す
るムーブアウト・バッファ１５゜１６へのデータ転送、
そして、該ムーブアウト・バッファ１５．１６の各々か
ら、それぞれセレクタ１７を介しての主記憶装置へのデ
ータ転送が、８バイトからなるライン単位で行なわれる
とする。
ムーブアウトされるべき１ブロツク、６４バイトのデー
タ（ライン０．ライン１．ライン２．ライン３．・・・
ライン６、ライン７）は、バッファ記憶装置１３．１４
の各々に保持されており、バッファ記憶装置１３からム
ーブアウト・バッファ１５へは、（ライン０．ライン２
．ライン４ライン６）のデータが４サイクルの間に転送
され、該ムーブアウト・バッファ１５に保持される。同
時に、この４サイクルの間に、バッファ記憶装置１４か
らムーブアウト・バッファ１６へは、（うイン１．ライ
ン３．ライン５．ライン７）のデータが転送され、該ム
ーブアウト・バッファ１６に保持される。
タ（ライン０．ライン１．ライン２．ライン３．・・・
ライン６、ライン７）は、バッファ記憶装置１３．１４
の各々に保持されており、バッファ記憶装置１３からム
ーブアウト・バッファ１５へは、（ライン０．ライン２
．ライン４ライン６）のデータが４サイクルの間に転送
され、該ムーブアウト・バッファ１５に保持される。同
時に、この４サイクルの間に、バッファ記憶装置１４か
らムーブアウト・バッファ１６へは、（うイン１．ライ
ン３．ライン５．ライン７）のデータが転送され、該ム
ーブアウト・バッファ１６に保持される。
すなわち、バッファ記憶装置１３．１４それぞれにおけ
るムーブアウト動作のためのＢＵＺＹ時間、つまり、専
有時間が、前述の従来の８サイクルから１／２の４サイ
クルに短縮される。
るムーブアウト動作のためのＢＵＺＹ時間、つまり、専
有時間が、前述の従来の８サイクルから１／２の４サイ
クルに短縮される。
上記のムーブアウト・バッファ・レジスタ１５に保持さ
れたデータ（ライン０．ライン２．ライン４．ライン６
）、および、ムーブアウト・バッファ・レジスタ１６に
保持されたデータ（ライン１、ライン３．ライン５．ラ
イン７）は、主記憶装置への転送時には、セレクタ１７
をムーブアウト・バッファ１５側、およびムーブアウト
・バッファ１６側へと交互に切り換えることにより、１
ブロツクのデータ（ライン０．ライン１．ライン２、ラ
イン３．・・・ライン６、ライン７）が転送される。こ
れによって、該１ブロツクのムーブアウト動作は完了す
る。
れたデータ（ライン０．ライン２．ライン４．ライン６
）、および、ムーブアウト・バッファ・レジスタ１６に
保持されたデータ（ライン１、ライン３．ライン５．ラ
イン７）は、主記憶装置への転送時には、セレクタ１７
をムーブアウト・バッファ１５側、およびムーブアウト
・バッファ１６側へと交互に切り換えることにより、１
ブロツクのデータ（ライン０．ライン１．ライン２、ラ
イン３．・・・ライン６、ライン７）が転送される。こ
れによって、該１ブロツクのムーブアウト動作は完了す
る。
本発明によれば、ムーブアウト時におけるバッファ記憶
装置の専有時間を短縮することができ、該バッファ記憶
装置をより有効に使用することができることにより、コ
ンピュータ・システムの性能が向上する。
装置の専有時間を短縮することができ、該バッファ記憶
装置をより有効に使用することができることにより、コ
ンピュータ・システムの性能が向上する。
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、そして第３図は従来
のバッファ記憶装置からのムーブアウトのための構成図
である。 〔符号の説明〕 １．２．５，１３．１４・・・バッファ記憶装置、３．
４，６，１５．１６・・・ムーブアウト・バッファ、７
，８，９，１０．１７・・・セレクタ、１１゜１２．１
８，１９．２０・・・アドレス・レジスタ。 ム ブイン インストラ ムーブイン オにランド オペランド 主記憶装置 第 回
のバッファ記憶装置からのムーブアウトのための構成図
である。 〔符号の説明〕 １．２．５，１３．１４・・・バッファ記憶装置、３．
４，６，１５．１６・・・ムーブアウト・バッファ、７
，８，９，１０．１７・・・セレクタ、１１゜１２．１
８，１９．２０・・・アドレス・レジスタ。 ム ブイン インストラ ムーブイン オにランド オペランド 主記憶装置 第 回
Claims (1)
- 【特許請求の範囲】 １、主記憶装置とＣＰＵの間に設けられたストア・イン
方式のバッファ記憶装置において、該バッファ記憶装置
は、常に互いに同一の内容を保持する複数のバッファ記
憶装置（１、２）を有し、 該バッファ記憶装置（１、２）の各々と前記主記憶装置
との間に、それぞれバッファ（３、４）を設け、 該バッファ記憶装置から前記主記憶装置へのブロックデ
ータの書き戻し時には、前記複数のバッファ記憶装置（
１、２）の各々からは、同一の内容の１ブロックデータ
のうち、該各々毎に定められた部分が並行して同時に前
記バッファ（３、４）の、それぞれ対応するものに書き
出され、 該各々毎に定められた部分の総和は前記１ブロックデー
タを包含し、 前記バッファ・レジスタ（３、４）に書き出された内容
は、それぞれ前記主記憶装置内の所定の領域に書き戻さ
れることを特徴とするムーブアウト・システム。
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