JPS60134956A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS60134956A JPS60134956A JP24332483A JP24332483A JPS60134956A JP S60134956 A JPS60134956 A JP S60134956A JP 24332483 A JP24332483 A JP 24332483A JP 24332483 A JP24332483 A JP 24332483A JP S60134956 A JPS60134956 A JP S60134956A
- Authority
- JP
- Japan
- Prior art keywords
- access
- circuit
- storage device
- information processing
- access right
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は記憶装置アクセス競合制御を行なう情報処理シ
ステムに関する。
ステムに関する。
従来技術
従来主記憶装置を共用するマルチプロセッサシステムに
おいては、主記憶装置を構成する複数の互いに独立にア
クセス可能な記憶モジュールに対して、複数プロセッサ
からのメモリアクセス要求は記憶モジュール単位で競合
を管理する必要がある。その為あるプロセッサから連続
する７−タを主記憶装置にストアする場合、逆に主記憶
装置の連続アドレスデータをあるプロセッサにロードす
る場合、主記憶装置をアクセスする毎に、他のプロセッ
サとの押合のチェックおよび自プロセッサの先行するメ
モリアクセス要求に対する同一記憶モジュールアクセス
タチェック（通常先行するメモリアクセスがストア動作
の場合後続のストア、１ｆＣはロードは先行ストア動作
が完了する迄記憶モジュールビジーの為待たされる）等
を行なうため処理に時間を要している。またこれらのチ
ェックを高速に処理するための金物も複雑になっている
。
おいては、主記憶装置を構成する複数の互いに独立にア
クセス可能な記憶モジュールに対して、複数プロセッサ
からのメモリアクセス要求は記憶モジュール単位で競合
を管理する必要がある。その為あるプロセッサから連続
する７−タを主記憶装置にストアする場合、逆に主記憶
装置の連続アドレスデータをあるプロセッサにロードす
る場合、主記憶装置をアクセスする毎に、他のプロセッ
サとの押合のチェックおよび自プロセッサの先行するメ
モリアクセス要求に対する同一記憶モジュールアクセス
タチェック（通常先行するメモリアクセスがストア動作
の場合後続のストア、１ｆＣはロードは先行ストア動作
が完了する迄記憶モジュールビジーの為待たされる）等
を行なうため処理に時間を要している。またこれらのチ
ェックを高速に処理するための金物も複雑になっている
。
発明の目的
本発明の目的は、上述の欠点を除去し、主記憶装置に対
する連続データアクセスを高速に処理できるようにした
情報処理システムを提供することにおる。
する連続データアクセスを高速に処理できるようにした
情報処理システムを提供することにおる。
発明の構成
本発明の情報処理システムは、複数の情報処理装置と、
これら処理装置から出されるメモリアクセス要求に応答
しデータの書込読出し動作が行なわｎる複数の互いに独
立にアクセス可能な記憶モジュールで構成される記憶装
置と、前記メモリアクセス要求を受け付け、前記記憶装
置に対するアクセス競合チェックおよびアクセス順序を
制御するアクセス制御回路と、前記記憶装置を前記情報
処理装置の１つにアクセス権を占有せしめ、該アクセス
権リセット指示を受けとるまで前記複数の情報処理装置
のうち他の処理装置からのメモリアクセス要求を抑止す
るよう指定する記憶装置アクセス権指定回路と、前記情
報処理装置の予め定められたコマンドに応答して前記記
憶装置アクセス権指定回路のセットおよびリセット指示
を出力する指示回路と、前記アクセス制御回路に対して
、アクセス競合チェックをバイパスするよう指示を出す
競合チェックバイパスモード回路と、前記情報処理装置
の予め定められたコマンドに応答して前記競合チェック
バイパスモード回路のセットおよびリセット指示を出力
するバイパス指示回路とを含むことを％−徴とする。
これら処理装置から出されるメモリアクセス要求に応答
しデータの書込読出し動作が行なわｎる複数の互いに独
立にアクセス可能な記憶モジュールで構成される記憶装
置と、前記メモリアクセス要求を受け付け、前記記憶装
置に対するアクセス競合チェックおよびアクセス順序を
制御するアクセス制御回路と、前記記憶装置を前記情報
処理装置の１つにアクセス権を占有せしめ、該アクセス
権リセット指示を受けとるまで前記複数の情報処理装置
のうち他の処理装置からのメモリアクセス要求を抑止す
るよう指定する記憶装置アクセス権指定回路と、前記情
報処理装置の予め定められたコマンドに応答して前記記
憶装置アクセス権指定回路のセットおよびリセット指示
を出力する指示回路と、前記アクセス制御回路に対して
、アクセス競合チェックをバイパスするよう指示を出す
競合チェックバイパスモード回路と、前記情報処理装置
の予め定められたコマンドに応答して前記競合チェック
バイパスモード回路のセットおよびリセット指示を出力
するバイパス指示回路とを含むことを％−徴とする。
発明の実施例
次に本発明について図面を参照して詳細にＨ６シｊする
第１図には本発明の一爽流側の構成が示されている。第
１図においては、説明を簡単にするために一実Ｍｌｉ
ｔｌｉは、プロセッサの数を２個とし、さらに主記憶装
置を構成、する記憶モジュールの数も２個として構成さ
れている。まず第１の演算処理プロセッサ１からは、リ
クエスト同期信号１０１、メモリリクエストコード１０
２およびメモリリクエストアドレス１０３の他、必要に
応じてメモリライトデータ１０４が信号線１１１〜１１
４および主記憶アクセス制御回路を介して第１の主記憶
モジュール６’ｌ：は第２の主記憶モジュール７に送ら
れる。同様に第２の演算処理プロセッサ２からもリクエ
スト同期信号２０１、メモリリクエストコード２０１お
よびメモリリクエストアドレス２０３の他、必要に応じ
てメモリライトデータ２０４が信号線２１１〜２１４お
よび主記憶アクセス制御回路３を介して第１の主記憶モ
ジュール６または第２の主記憶モジュール７に送られる
。
第１図には本発明の一爽流側の構成が示されている。第
１図においては、説明を簡単にするために一実Ｍｌｉ
ｔｌｉは、プロセッサの数を２個とし、さらに主記憶装
置を構成、する記憶モジュールの数も２個として構成さ
れている。まず第１の演算処理プロセッサ１からは、リ
クエスト同期信号１０１、メモリリクエストコード１０
２およびメモリリクエストアドレス１０３の他、必要に
応じてメモリライトデータ１０４が信号線１１１〜１１
４および主記憶アクセス制御回路を介して第１の主記憶
モジュール６’ｌ：は第２の主記憶モジュール７に送ら
れる。同様に第２の演算処理プロセッサ２からもリクエ
スト同期信号２０１、メモリリクエストコード２０１お
よびメモリリクエストアドレス２０３の他、必要に応じ
てメモリライトデータ２０４が信号線２１１〜２１４お
よび主記憶アクセス制御回路３を介して第１の主記憶モ
ジュール６または第２の主記憶モジュール７に送られる
。
ここでアクセス制御回路３の詳細な油、明をする。
線１１１および２１１で送られてきたリクエスト同期信
号は、ゲート３０１．３（１２ナントゲート３０４．３
０５．３０７およびアンドゲート３０６でプライオリテ
ィ（第１の演算処理プロセッサ第２の演算処理プロセッ
サ）の判断が行われ、切替回路３１２，３１３および３
１４の選択信号３３６および３３７が出力される。これ
らの選択信号３３６および３３７はさらに主記憶装置ア
クセス権指定回路９の第１のプロセッサアクセス権指定
フラグ９０１がセットされていなければ選択信号がセッ
トされていなければ選択信号３３６がナンドゲート３０
９で条件がとられ、ナントゲート３１０および３ ］、
１でそｎぞれ第１のプロセッサアクセス権指定フラグ
９０】および第２のプロセッサアクセス権指定フラグ９
０２との論理和かとらされる。次に、第１のプロセッサ
のリクエストを選択するか第２のプロセッサ２のリクエ
ストを選択するかが判１断されリクエスト選択信号３３
９および３・１Ｏが出力される。ここで競合チェックバ
イパス指足回路８のバイパス指定７ラグ８０１および第
］のプロセッサアクセス権指定フラグ９０１お」、び第
２のプロセッサアクセス栴１５定フラグ９０２か４てセ
ットされていない状態であｉｔ−ば、ナンドゲ−） ３
＋’ｌ ３で第１の処理プロセッサｊおよび％９２の
処理プロセッサ２からのりクエヌト同期信号１ ］−１
および２１１の論理第１ｊがとられた出力信七３３８は
、切替回路３１３の出力でメモリリクエスト下位ビット
信号線３４５をデコード回路３１５で′Ｍ読した後の第
１の主記憶モジール選択信号３４７、または第２の主記
憶モジール選択化号３４８とナントゲート３１６および
３１９で論理積がとられるしかし信号線８０３がオフ状
態なのでナントゲート出力３５３および３５４は共（（
オン状態となりナントゲート３２０および３２１の論理
和条件にＦｉ機能しないで第１の主記憶モジュールビジ
ーチェック回路３２２および第２の主記憶モジュールビ
ジーチェック回路３２３の出力とリクエスト選択信号３
３９および３４０とがぞｉｔそれナントゲート３１８お
よび３１９で条件がとられる。すなわち、バイパス指定
フラグ８０１、第１のプロセッサアクセス権指定フラグ
９０１および第２のプロセッサアクセス権指定フラグ９
０２がリセット状態であれは第１のプロセッサ１および
第２のプロセッサ２から出力さｎるリクエストは第１の
主記憶モジュールビジーチェック回路３２２、または主
記憶モジュールｌビジーチェック回路３２３のチェック
後でないど第１の主記憶モジュール６お・よび第２の主
記憶モジュール７をアクセスすることができない。一方
、第１のプロセッサ１および第２のプロセラ−！７−２
のうちどちらかのプロセッサから表に示すリクエストコ
ードで記憶装飯アクセス権指定要求が出力されると、切
替回路３１２奮介し７で、リクエストコード線３４３か
主記憶装散アクセス権制御回路５のテコード回Ｗ６５
（ｌ ｌでｔＷ ＦｊＺされリクエスト選択信号３３９
および：３４０とアンドゲート５０４および５０５で条
件かとられ、第１のプロセッサアクセス権指定フラグ９
０１の４ット信号５０９または第２のプロセッサアクセ
ス権指定フラグ９０２のセット信号５０８が出力きれる
。
号は、ゲート３０１．３（１２ナントゲート３０４．３
０５．３０７およびアンドゲート３０６でプライオリテ
ィ（第１の演算処理プロセッサ第２の演算処理プロセッ
サ）の判断が行われ、切替回路３１２，３１３および３
１４の選択信号３３６および３３７が出力される。これ
らの選択信号３３６および３３７はさらに主記憶装置ア
クセス権指定回路９の第１のプロセッサアクセス権指定
フラグ９０１がセットされていなければ選択信号がセッ
トされていなければ選択信号３３６がナンドゲート３０
９で条件がとられ、ナントゲート３１０および３ ］、
１でそｎぞれ第１のプロセッサアクセス権指定フラグ
９０】および第２のプロセッサアクセス権指定フラグ９
０２との論理和かとらされる。次に、第１のプロセッサ
のリクエストを選択するか第２のプロセッサ２のリクエ
ストを選択するかが判１断されリクエスト選択信号３３
９および３・１Ｏが出力される。ここで競合チェックバ
イパス指足回路８のバイパス指定７ラグ８０１および第
］のプロセッサアクセス権指定フラグ９０１お」、び第
２のプロセッサアクセス栴１５定フラグ９０２か４てセ
ットされていない状態であｉｔ−ば、ナンドゲ−） ３
＋’ｌ ３で第１の処理プロセッサｊおよび％９２の
処理プロセッサ２からのりクエヌト同期信号１ ］−１
および２１１の論理第１ｊがとられた出力信七３３８は
、切替回路３１３の出力でメモリリクエスト下位ビット
信号線３４５をデコード回路３１５で′Ｍ読した後の第
１の主記憶モジール選択信号３４７、または第２の主記
憶モジール選択化号３４８とナントゲート３１６および
３１９で論理積がとられるしかし信号線８０３がオフ状
態なのでナントゲート出力３５３および３５４は共（（
オン状態となりナントゲート３２０および３２１の論理
和条件にＦｉ機能しないで第１の主記憶モジュールビジ
ーチェック回路３２２および第２の主記憶モジュールビ
ジーチェック回路３２３の出力とリクエスト選択信号３
３９および３４０とがぞｉｔそれナントゲート３１８お
よび３１９で条件がとられる。すなわち、バイパス指定
フラグ８０１、第１のプロセッサアクセス権指定フラグ
９０１および第２のプロセッサアクセス権指定フラグ９
０２がリセット状態であれは第１のプロセッサ１および
第２のプロセッサ２から出力さｎるリクエストは第１の
主記憶モジュールビジーチェック回路３２２、または主
記憶モジュールｌビジーチェック回路３２３のチェック
後でないど第１の主記憶モジュール６お・よび第２の主
記憶モジュール７をアクセスすることができない。一方
、第１のプロセッサ１および第２のプロセラ−！７−２
のうちどちらかのプロセッサから表に示すリクエストコ
ードで記憶装飯アクセス権指定要求が出力されると、切
替回路３１２奮介し７で、リクエストコード線３４３か
主記憶装散アクセス権制御回路５のテコード回Ｗ６５
（ｌ ｌでｔＷ ＦｊＺされリクエスト選択信号３３９
および：３４０とアンドゲート５０４および５０５で条
件かとられ、第１のプロセッサアクセス権指定フラグ９
０１の４ット信号５０９または第２のプロセッサアクセ
ス権指定フラグ９０２のセット信号５０８が出力きれる
。
表 メモリ リクエストコードフォーマットこれらのフ
ラグ９０１または９０２がセットされると、以降新たな
リクエストでｈ１除要求が出力され、リセット１ぎ一＄
５０６が出力ざ］′１．るまで、切替回路３１２，３１
３および３１４はフラグ９０１または９０２の出力で固
足的に選択さ几る。
ラグ９０１または９０２がセットされると、以降新たな
リクエストでｈ１除要求が出力され、リセット１ぎ一＄
５０６が出力ざ］′１．るまで、切替回路３１２，３１
３および３１４はフラグ９０１または９０２の出力で固
足的に選択さ几る。
次にリクエストコードでアクセス競合チェックバイパス
指定−反末が出力され／ｂと、リクエストコード線３４
３がｊ擁合チェックバイパス↑δ１Ｊ団１ｆ−！１路４
のテコ−ド回路４０１でデコードされ競合チェックバイ
パスフラグ８０１のセット信号４０３が出力される。本
フラグ８Ｏ１がセットされた以降は、７月びリクエスト
で解除−要求が出力されリセット信号４０２が出力され
るまで第１の上記１意モジュールビジーチェック回路３
２２および第２王記憶モジユールビジーチエツク回１１
３３２３の出力は魚摺１され、リクエスト同期信号は線
３５５１ノｔは３５６の内容か出力さ扛る。
指定−反末が出力され／ｂと、リクエストコード線３４
３がｊ擁合チェックバイパス↑δ１Ｊ団１ｆ−！１路４
のテコ−ド回路４０１でデコードされ競合チェックバイ
パスフラグ８０１のセット信号４０３が出力される。本
フラグ８Ｏ１がセットされた以降は、７月びリクエスト
で解除−要求が出力されリセット信号４０２が出力され
るまで第１の上記１意モジュールビジーチェック回路３
２２および第２王記憶モジユールビジーチエツク回１１
３３２３の出力は魚摺１され、リクエスト同期信号は線
３５５１ノｔは３５６の内容か出力さ扛る。
リクエスト同期（ｇ号は、第１の主記憶モジュール６の
同期レジスタ６０１または男２の王記；意モジュール７
の同期レジスタ７０１に送られ、それぞれのコマンドレ
ジスタ６０２，７０２出力を有効にさせ、デコード回路
６０５．および７０５のテコード出力により第１のメモ
リ６０６および第２のメモリ７０６がアドレス情報６０
９，７０９およびストアデータ情報６１０お工び７１０
を使ってアクセスされる。
同期レジスタ６０１または男２の王記；意モジュール７
の同期レジスタ７０１に送られ、それぞれのコマンドレ
ジスタ６０２，７０２出力を有効にさせ、デコード回路
６０５．および７０５のテコード出力により第１のメモ
リ６０６および第２のメモリ７０６がアドレス情報６０
９，７０９およびストアデータ情報６１０お工び７１０
を使ってアクセスされる。
以上の動作説明で明らかなように、一連のデータ転送を
連続して他プロセツサに乱されることなく高速に処理［
，７たい場合、上記フラグ８０Ｊ。
連続して他プロセツサに乱されることなく高速に処理［
，７たい場合、上記フラグ８０Ｊ。
９０１または９０２をセットすることにより達成できる
。ここでの説明では、主記憶装置を例にとったが、この
部分はバッファメモリ（キャッシュメモリ）に置き換え
ても有効である。
。ここでの説明では、主記憶装置を例にとったが、この
部分はバッファメモリ（キャッシュメモリ）に置き換え
ても有効である。
発明の効果
本発明には、記憶装置を複数の情報処理装置の内１つに
占有させるアクセス朴：指定回路および主記憶アクセス
競合チェック回路をバイパスさせるモード回路を設ける
ことによシ一連のアクセス競合チェックをする必要のな
いデータを主記憶装置に連続して、高速に転送すること
ができるという
占有させるアクセス朴：指定回路および主記憶アクセス
競合チェック回路をバイパスさせるモード回路を設ける
ことによシ一連のアクセス競合チェックをする必要のな
いデータを主記憶装置に連続して、高速に転送すること
ができるという
第１図は本発明の一夾流側を示す図である。
第１図において、１・・曲・第１の演算処理プロセッサ
、２・・・・・・飴２の演算処理プロセッサ１，３・・
・・・・主記憶アクセス制御回路、４・・・・・・競合
チェックバイパス制御回路、５・・・・・・主記憶装置
アクセス権制御回路、６・・・・・・第１の主記憶モジ
ュール、７・・・・・・第２の主記憶モジュール、訃・
・・・・競合チェックバイパス指定回路、９・・・・・
・主記憶装置片アクセス権指定回路、１０１．２０１・
・・・・・リクエスト同期信号、１０２，２０２・・・
・・・メモリリクエストコード、１０３．２０３・・・
・・・メモリリクエストアドレス、１０４．２０４・・
・・・・メモリライトデータ、３０１゜３０２・・・・
・・ゲート、 ３０３． ３０４． ３０５゜３０７．
３０８，３０９，３１０，３ ｉ １・−・・−１−ン
ドゲート、３０６・・・・・・アンドゲート、３１２゜
３１３．３１４・・・・・・切替回路、３１５・・・・
・・テコ−）”回ＪＩ、３２２・・・用第１の主記憶モ
ジュールビジーチェック回路、３２３・・・・・・第２
の主記憶モジュールビジーチェック回路、３１６．３１
７，３１８゜３１９．３２（１，３２１・・・・・・ナ
イドゲート、４０１．５０１・・・・・・デコード回路
、８０１・・・・・・バイパス指足フラグ、９０１・・
・・・・グロセーツサ０アクセス権指定フラグ、９０２
・・・・・・プロセッッ１アクセス権指定フラグ、５０
４，５０５・・・・・・アンドゲート。
、２・・・・・・飴２の演算処理プロセッサ１，３・・
・・・・主記憶アクセス制御回路、４・・・・・・競合
チェックバイパス制御回路、５・・・・・・主記憶装置
アクセス権制御回路、６・・・・・・第１の主記憶モジ
ュール、７・・・・・・第２の主記憶モジュール、訃・
・・・・競合チェックバイパス指定回路、９・・・・・
・主記憶装置片アクセス権指定回路、１０１．２０１・
・・・・・リクエスト同期信号、１０２，２０２・・・
・・・メモリリクエストコード、１０３．２０３・・・
・・・メモリリクエストアドレス、１０４．２０４・・
・・・・メモリライトデータ、３０１゜３０２・・・・
・・ゲート、 ３０３． ３０４． ３０５゜３０７．
３０８，３０９，３１０，３ ｉ １・−・・−１−ン
ドゲート、３０６・・・・・・アンドゲート、３１２゜
３１３．３１４・・・・・・切替回路、３１５・・・・
・・テコ−）”回ＪＩ、３２２・・・用第１の主記憶モ
ジュールビジーチェック回路、３２３・・・・・・第２
の主記憶モジュールビジーチェック回路、３１６．３１
７，３１８゜３１９．３２（１，３２１・・・・・・ナ
イドゲート、４０１．５０１・・・・・・デコード回路
、８０１・・・・・・バイパス指足フラグ、９０１・・
・・・・グロセーツサ０アクセス権指定フラグ、９０２
・・・・・・プロセッッ１アクセス権指定フラグ、５０
４，５０５・・・・・・アンドゲート。
Claims (1)
- 【特許請求の範囲】 １、複数の情報処理装置と、 これら複数の情報処理装置から互いに独立に出されるメ
モリアクセス要求に応答してデータの引込および読出し
動作が行われる記憶装置と、前記メモリアクセス要求を
受け付は前記記憶装置に対するアクセス競合チェックお
よびアクセス順序を制御するアクセス制御回路と、前記
記憶装置を前記情報処理装置の１つにアクセス権を占有
せしめ４該アクセス権解除指示を受けとる寸で前記複数
のうち他の情報処理装置からのメモリアクセス要求を抑
止するようにする記憶装置アクセス権指定回路と、 前記情報処理装置の予め定められたｌコマンドに応答し
て前記記憶装置アクセス権指宙回路のセットおよびリセ
ット指示を出すアクセス権制御回路とを含むことを特徴
とする情報処理システム。 ２、複数の互いに独立にアクセス可能な記憶モジュール
で構成される記憶装置と、前記アクセス制御回路に対し
て、アクセス競合チェックをバイパスするよう指定する
競合チェックバイパス指定回路と、 前記情報処理装置の予め定められたコマンドに応答して
、前記競合チェックバイパスモード回路のセットおよび
リセット指示を出力する競合チェックバイパス制御回路
とを含むことを特徴とする特許請求の範囲第１項記載の
情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24332483A JPS60134956A (ja) | 1983-12-23 | 1983-12-23 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24332483A JPS60134956A (ja) | 1983-12-23 | 1983-12-23 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134956A true JPS60134956A (ja) | 1985-07-18 |
Family
ID=17102130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24332483A Pending JPS60134956A (ja) | 1983-12-23 | 1983-12-23 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002235825A (ja) * | 2001-02-09 | 2002-08-23 | Pubot Giken:Kk | 回転減速装置 |
| JP2008202707A (ja) * | 2007-02-21 | 2008-09-04 | Mitsubishi Heavy Ind Ltd | 摩擦式差動遊星動力伝達装置 |
| WO2014103543A1 (ja) | 2012-12-28 | 2014-07-03 | 楽天株式会社 | 情報アクセス装置、コンピュータプログラム、情報処理システム、アクセス制御システム、携帯端末、携帯端末の制御方法、及び携帯端末の制御プログラム |
-
1983
- 1983-12-23 JP JP24332483A patent/JPS60134956A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002235825A (ja) * | 2001-02-09 | 2002-08-23 | Pubot Giken:Kk | 回転減速装置 |
| JP2008202707A (ja) * | 2007-02-21 | 2008-09-04 | Mitsubishi Heavy Ind Ltd | 摩擦式差動遊星動力伝達装置 |
| WO2014103543A1 (ja) | 2012-12-28 | 2014-07-03 | 楽天株式会社 | 情報アクセス装置、コンピュータプログラム、情報処理システム、アクセス制御システム、携帯端末、携帯端末の制御方法、及び携帯端末の制御プログラム |
| US11651338B2 (en) | 2012-12-28 | 2023-05-16 | Rakuten Group, Inc. | Information access device, computer program product, information processing system, access control system, portable terminal, portable terminal control method, and portable terminal control program product |
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