JPS6226561A - パ−ソナルコンピユ−タ - Google Patents

パ−ソナルコンピユ−タ

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JPS6226561A
JPS6226561A JP60165374A JP16537485A JPS6226561A JP S6226561 A JPS6226561 A JP S6226561A JP 60165374 A JP60165374 A JP 60165374A JP 16537485 A JP16537485 A JP 16537485A JP S6226561 A JPS6226561 A JP S6226561A
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JP
Japan
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circuit
bits
bit
peripheral
function module
Prior art date
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Application number
JP60165374A
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English (en)
Inventor
Tsuneo Kinoshita
常雄 木下
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS6226561A publication Critical patent/JPS6226561A/ja
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は３２ビット・マイクロプロセッサを用いて構成
されるパーソナルコンピュータに関する。
［発明の技術的背景とその問題点］ ８ビットＭＰｔＪ　（Ｍｉｃｒｏ　　Ｐｒｏｃｅｓｓｉ
ｎａ　ｔＪｎｉｔ　）と周辺ＬＳＩファミリとの組合わ
せによるパーソナルコンピュータは商業ベースで大量に
市販されるようになり、最近では１６ビットＭＰＩＪで
既存８ビットＭＰＵと上位互換を保った高位のパーソナ
ルコンピュータが出現し、過去のソフトウェア財産を受
継ぎつつ１６ビット化への移行に成功し始めている。
更に、近年では３２ビットＭＰＵが開発され、同ＭＰＬ
Ｊと既存周辺ＬＳＩ７７ミリとの組合わせによるパーソ
ナルコンピュータの実現が望まれる。
しかしながら、この３２ビットＭＰＵについては、その
開発が１６ビットＭＰｔＪよりも当然遅れており、又、
８ビット→１６ビット→３２ビットと連続して上位互換
の保てるＭＰＵの出現がアーキテクチャ的に困難なこと
もあって、３２ビット・パーソナルコンピュータでかつ
１６ビット・パ−ソナルコンピュータとソフトウェア互
換を実現したものが実現し難かった。
［発明の目的］ 本発明は上記実情に鑑みなされたもので、既存１６ビッ
ト・パーソナルコンピュータのソフトウェアと互換性を
保った３２ビットマイクロプロセツサ使用による３２ビ
ット・パーソナルコンピュータを簡単かつ安価にしかも
コンパクトな構成にて容易に実現可能としたパーソナル
コンピュータを提供することを目的とする。
［発明の概要］ 本発明は、３２ビット単位でデータを扱うマイクロプロ
セッサと各種周辺機器との間に、少なくとも３２ビット
−１６ビット、又は３２ビット軸８ビットのバス幅変換
を行なう機能モジュールと、このバス幅変換機能モジュ
ールを介して内部のバスに接続された周辺制御機能モジ
ュール群とを１チップ上に搭載した集積回路（ＶＬＳＩ
）を設けて、既存１６ビット・パーソナルコンピュータ
のソフトウェアと互換性を保った３２ビットマイクロプ
ロセツサ使用による３２ビット・パーソナルコンピュー
タを構築したもので、これにより、簡単かつ安価でしか
もコンパクトに既存１６ビット・パーソナルコンピュー
タのソフトウェアと互換性を保った３２ビット・パーソ
ナルコンピュータを構築できる。
［発明の実施例］ 以下図面を参照して本発明の一実施例を説明する。
図は本発明の一実施例による３２ビット・パーソナルコ
ンピュータの主構成要素を示すブロック図である。
図中、１は８ビット→１６ビット→３２ビットと連続し
て上位互換の保てるＭＰｔＪ（Ｍｉｃｒ。
Ｐｒｏｃｅｓｓｉｎｇ　ｕｎｔｔ　）であり、具体的な
素子名としては例えばインテル社；３８６が挙げられる
。
２は上記ＭＰＵ１に無い７０−ティング演算機能を収容
したＬＳＩでなる数値演算プロセッサ（Ｇｏ−ＰＲＯ）
であり、具体的な素子名としては例えばインテル社＝３
８１が挙げられる。
３、及び４はそれぞれＭＰＵ１と周辺ｉ器との間に設け
られた周辺ＬＳ　Ｉ　（ＶＬＳ　ＩＡ／ＶＬＳＩＢ）で
あり、従来のＬＳＩ７７ミリとしてのＶしＳＩやディス
クリートＩＣの組合わせにより構成されるもので、上記
ＭＰＵＩ及び数値演算プロセッサ２を除いた大半のパー
ソナルコンピュータとしての制御論理を収容したＶＬＳ
　Ｉでなる。これらの周辺ＬＳＩは、具体的には、特願
昭５９−２０４４６２号、￥＃願昭５９−２０４４５５
号、特願昭５９−２０４４５６号等に示される集積回路
技術によって実現されるもので、その内部の各構成要素
は後述する。上記周辺１８　Ｉ　（ＶＬＳ　ＩＡ／ＶＬ
Ｓ　ＩＢ）　３　、４　（７）つ＃５、［１１８１（Ｖ
ＬＳＩＡ）３は、ＭＰＵバスと外部機器、メモリ等との
間のインターフェイス、及び制御を司る。
又、周辺ＬＳ　Ｉ　（ＶＬＳ　ｔＢ）４は、プリンタ（
ＰＲＴ）、ＣＲＴディスプレイ（ＣＲＴ）、ＬＣＤ表示
装置（ＬＣＤ）等の周辺機器を制御する。
５は上記周辺ＬＳ　Ｉ３内部の８ピット幅のバスにバッ
ファ（ＢＵＦ）を介して接続されたＲＯＭであり、８１
０３（Ｂａｓｉｃ　　Ｉｌｏ　　Ｓｏｆｔｗａｒｅ）Ｉ
ＰＬ　（Ｉｎｉｔｉａｌ　　Ｐｒｏａｒａｉ　　Ｌｏａ
ｄ　）等が格納される。６は主記憶となるＲＡＭである
。
１は外部記憶となるフロッピィディスク装置（ＦＤＤ）
につながるＦＤＤライン上に接続されたＰ　Ｌ　Ｌ　（
Ｐｈａｓｅ　　Ｌ　ｏｃｋｅｄ　Ｌ　ｏｏｐ　）回路で
あり、８はメモリアドレス及びメモリリード／ライト信
号、１０リ一ド／ライト信号等を貯えるラッチ及びバッ
ファ回路、９はメモリ制御回路（Ｄ−ＲＡＭ−ＣＯＮＴ
）である。
又、１１乃至１８はそれぞれ周辺し８１４に接続される
周辺機器制御のための回路構成要素であり、このうち、
月乃至１３は文字情報を生成するための構成要素をなす
もので、１１は漢字キャラクタを生成するキャラクタジ
ェネレータ（ＣＧ−ＲＯＭ）、１２はキャラクタコント
ロールＲＡＭ　（ＣＨＲ−ＣＯＮＴ−ＲＡＭ）　、１３
はアトリビュートＲＡＭ（ＡＴＴＲＩ−ＲＡＭ）である
。又、１４乃至１８はそれぞれ周辺ＬＳ　１４とその制
御対象となる周辺機器との間のインターフェイス機構を
なすもので、１４は周辺１８１４とＣＲＴディスプレイ
（ＣＲＴ）との間に介在されるビデオＲＡＭ　（Ｖ　Ｉ
ＤＥＯ−ＲＡＭ）、１５は同ビデオコントローラ（ＶＩ
ＤＥＯ−ＣＯＮＴ）　、１６は周辺ＬＳ　１４とＬＣＤ
表示装置（ＬＣＤ）との間に介在されるＬＣＤインター
フェイス回路（ＬＣＤ−ＩＮＴＦ）　、１７は周辺ＬＳ
Ｉ４とプリンタ（ＰＲＴ）との間に介在されるラッチレ
ジスタ（ＰＲＴ−ＬＡＴＣＨ）　、１８は同プリンタイ
ンターフェイス回路（ＰＲＴ−ＩＮＴＦ）である。
２１は動作クロックを生成するための発振器（Ｏ２０）
、２２はクロックジェネレータ（ＣＬＫ−ＧＥＮ）であ
る。
ここで上記実施例における３２ビット・パーソナルコン
ピュータの動作を周辺ＬＳ　Ｉ３の内部構成要素及びそ
の機能とともに説明する。
上記実施例に於ける３２ビット・パーソナルコンピュー
タは以下の基本ルールで動作する。
（工）、電源がオン状態となることにより、ＭＰＵ１の
イニシャライズ回路が働く。電気的には他の全回路ブロ
ックも、このときのリセット信号によりリセット処理さ
れる。
イニシャライズ後、スタートアドレスがＭＰＵ１より自
動的に生成され、ＲＯＭ５に記憶しである当該アドレス
より最初の命令がＭＰＵ１へ周辺ＬＳＩ３経由で呼出さ
れ実行される。以後、ジャンプ命令や分岐命令があれば
、シークエンシャルに、そのときの条件により分岐が行
われれて順次プログラムが働き始める。
（ＩＩ）、ＭＰＬＪｌには、ゼネラルレジスタ（ｏ６ｎ
ｅｒａｌ　ｒｅｇｉｓｔｅｒ）　、　Ａ　Ｌ　Ｕ　、シ
フタ（ｓ１１＋ｒｅｒ）　。
メモリ保護制御回路、命令フェッチ・実行制御口゛路、
命令先取りバッファ等の演算−１１１１論理回路が収容
されている。プログラムの進行や、割込みのコントロー
ルは全てこのＬＳＩで司られる。
（■）、数・値演算プロセッサ（Ｇｏ−ＰＲＯ）２はメ
モリより呼出された命令のうち、浮動小数点命令等のＭ
ＰＬＪｌで扱い切れない、より高度の命令を専用回路・
専用マイクロプログラムで処理し、演算結果をＭＰＬＪ
Ｉのゼネラルレジスタへ送り返す。数値演算プロセッサ
（Ｇｏ−ＰＲＯ）２は自己の処理すべき命令をメモリか
らフェッチしたという情報をＭＰＵ１より受けて演算を
スタートす８゜ＭＰＵ１へ演算結果を伝え終ると動作を
終了する。
（■）１周辺ＬＳＩ　（ＶＳＬＩＡ）３は、ＭＰＵ１と
後段の周辺ＬＳＩ４を含むＩ１０インタフェース回路や
周辺機器との間にあって、制御信号の往来や、データ・
アドレスの往来をコントロールする役割を果す。
以下に、この周辺ＬＳ　Ｉ　（ＶＳＬ　ＩＡ）３の構成
要素を説明する。： ａ）、ラッチ回路（Ｌ　ａｔｃｈ）　３０１ＭＰＵＩの
３２ビット・データラインと接し、これをラッチする。
上位１６ビットと下位１６ビットとを分けて操作できる
ように考慮されており、ここでは、ＭＰｔＪｌは３２ビ
ットで動作するが、当該周辺ＬＳ　Ｉ　（ＶＳＬ　ＩＡ
）３以降は、１６ビットと８ビットとの両モードで動作
するようにし、８／１６ビットパーソナルコンピユータ
のソフトウェアとの上位交換が可能であるようにしであ
る。
このような各モードに対する互換性の維持が本パーソナ
ルコンピュータの最大の特長である。
ｂ）、バス幅変換回路（３２ｂ、＝８ｂ）３０２上述の
目的のため本回路に於いてバス幅の調整を行なう。実際
には３２ビット−４×８ビットであるから、何れの８ビ
ット分く１バイト分）を選択するかの切り分けをこの回
路で行なう。
Ｃ）、バス制御回路（Ｂ　Ｕ　Ｓ　−ＣＯＮ　Ｔ　）　
３０３ＭＰＵＩが出力するバス制御信号（データバス上
に於けるデータの種類、及び方向（リード／ライト）を
示す）をデユードして以降のインタフェース回路に伝え
る。
ｄ　）　、　ＤＭＡＭＩＩｌ［Ｉ　（ＤＭＡ　）　３０
４ＭＰＵ−メモリ間のデータ／プログラム転送ばかりが
行われるのではなくて゛、１１０機器−メモリ間のデー
タ転送も行なわれる。このＩ１０機器９メモリ間のデー
タ転送を行なうために、データバスの使用権をＭＰＵＩ
又はＩｌｏに選択的に割当てる役割を果す。
ｅ）、ページレジスタ（ＰＡＧＥ−ＲＥＧ）３０５Ｉ１
０機器は大半が８ビット情報（例：ＡＳＣＩＩコード単
位）でデータの遺り取りを行なっていることから、８ビ
ットバスと接続されていることが望ましい。
一方、ＭＰＵ１側からは３２ビットのデータが入出力さ
れるから４バイト同時に入出力されている。従ってその
何れのバイトであるかのアドレスを指定する役割を本レ
ジスタが果す。
ｆ）、タイマ回路（ＴＭＲ）３０６ 周辺機器等では時計情報を必要とするものがある。そこ
で計時単位（ｇｉｓ、ｎ等）を任意にプログラム的に指
定できるタイマ回路を設けておき、外部より使用可能に
しておく。このタイマは４個設けである。
ａ＞、割込み制御回路（Ｐ　Ｉ　Ｃ）　３０７プログラ
マブル・インタラブド・コントローラと称されるもので
、プログラムで割込優先度、マスク条件等が変えられる
。
ｈ）、７０ツビデイスクコントローラ（ＦＤＣ）３０８
、Ｆ［）Ｃインタフェース回路（ＦＤＣ−ＩＮＴ　Ｆ　
）３０９ フロッピディスクコントローラ３０８はフロッピディス
クの入出力ＩＩＩＩＩｌを行なう回路である。ＦＤＣイ
ンタフェース回路３０９は、フロッピディスクドライブ
（ＦＤＤ）との間のデータをインタフェースするバッフ
ァレジスタである。
ｉ）、転送制御レジスタ（ＳＷ−ＲＥＧ）３１０３２ビ
ットデータと８ビットデータとの転送制御のためのバッ
ファリングレジスタ　である。
ｊ）、バリイティチェック回路（ＰＡＲＩＴＹ−ＣＨＥ
ＣＫ）３１１ データバス上のバリイティエラーを検出する。
又、バリイティビットを生成する。
ｋ）、ワード／バイト制御回路（ＷＯＲＤ→ＢＹＴＥ）
３１２．待ち制御回路（ＷＡＩＴ−ＣＯＮＴ）データの
中には、８ビットデータ、１６ビットデータ等が存在す
る。その切替を制御しメモリとの間のリード／ライト制
御や、メモリアクセスのだめの待ち時間を最小化するた
めのタイミング制御回路である。
１ン、メモリ入出力／アドレスデコード回路（ＭＥＭ−
１１０−ＡＤＲ−ＤＥＣＯＤＥ）３１４　　、　　リ・
フレッシュアドレス回路（ＲＥＦＥＲ８Ｈ−ＡＤＲ８）
３１５．メモリアドレス選択回路（Ｄ−ＲＡＭ　　ＲＥ
ＦＲＥＳＨＡＤＲ８−８ＥＬＥＣＴ）３１６、同バッフ
Ｆ（ＢＵＦ）３１７ 主記憶、特にそれらがＤ−ＲＡＭ　（ダイナミックＲＡ
Ｍ）である場合のリフレッシュ制御とアドレスのデコー
ド（含ＲＡＳ、ＣＡＳ信号の制御）、リードかライトか
の方向切替等、メモリアクセスの制御を司る回路。
以上を１つのＬｉ３上に集積しである。この周辺ＬＳＩ
３　　（ＶＬＳＩＡ）は上記した各回路ブロックをマク
ロセルとして扱い、そのマクロセルをスーパインテグレ
ーション（Ｓｔ）技術によって１チップ化し実現したも
のである。
（Ｖ）１周辺ＬＳ　Ｉ　（ＶＬＳ　ＩＢ）４この周辺Ｌ
ＳＩ　（ＶＬＳＩＢ）４は、上記した周辺ＬＳ　Ｉ　（
ＶＬＳ　ＩＡ）３とは内部の繍能論理を全く異にしたも
ので、本周辺ＬＳ　１４は直接、プリンタ（ＰＲＴ）、
ＣＲＴディスプレイ（ＣＲＴ）、ＬＣＤ表示装置（ＬＣ
Ｄ）、漢字キャラクタを生成するキャラクタジェネレー
タ（ＣＧ−ＲＯＭ）１１等をコントロールする。プリン
タ（ＰＲＴ）へはラッチレジスタ（ＰＲＴ−ＬＡＴＣＨ
）１７を経由して接する。又、ＣＲＴディスプレイ（Ｃ
ＲＴ）　とｔ、ｔｔ’７”ｔＲＡＭ　（Ｖ　ＩＤＥＯ−
ＲＡＭ）１４．及びビデオコントローラ（ＶＩＤＥＯ−
ＣＯＮＴ）１５を経て接する。又、ＬＣＤ表示装置（Ｌ
ＣＤ）とはＬＣＤインターフェイス回路（ＬＣＤ−ＩＮ
ＴＦ＞１６を経由して接する。本周辺ＬＳＩ　（ＶＬＳ
Ｉ）４は、これら表示機器へ漢字コードも含めてのデー
タの転送を行なう。特に漢字コードは、表示された文字
が正面から見て縦と横の２様に表示できるよう、送出す
る文字形（フォント）を変換する役割を持つ。又ＣＲＴ
上への表示は、図形の変形（拡大、縮小１回転等）操作
も司る。
（■）、メモリ ＲＯＭ５　、ＲＡＭ６　Ｗよりなる。ＲＯＭ５１．：は
８１０８（Ｂａｓｉｃ　　Ｉｌｏ　　Ｓｏｆｔｗａｒｅ
）、　　ｌｐｌ　（ｒｎ＋ｔ＋ａ＋　　ｐｒＯＱｒａｌ
　　Ｌ−ｏａｄ　）等が記憶される。
（■）、クロックジェネレータ（ＣＬＫ−ＧＥＮ）２２ ３２ビット・パーソナルコンピュータ全体にクロックを
送込むクロック生成回路である。
その他、外部拡張性として、メモリバスにはそのまま本
パーソナルコンピュータ外へも接続できるようバッファ
（ＢＵＦ）を設けである。
上述したように、この実施例による３２ビット・パーソ
ナルコンピュータは、ＭＰＵＩ　、数値演算プロセッサ
２０周辺ＬＳＩ３．周辺ＬＳ　１４　。
ＲＯＭ５　、ＲＡＭ６等の素子を主要素として構成され
ることから極めてコンパクトに実現できる。
又、ＭＰＵ１の３２ビットの有用性をそのまま活カシな
カラ、周辺ＬＳ　Ｉ　（ＶＬＳ　ＩＡ）　３　（１）／
＜ス幅変換機能を含む内部論理機能により、外部機器と
の間に於いて１６ビット幅、又は８ビット幅で接するこ
とができる。これにより従来の８ビット・パーソナルコ
ンピュータ、１６ビット・パーソナルコンピュータ等と
のソフトウェアの互換性も維持でき、システムを容易か
つ安価に構築できる。
［発明の効果］ 以上詳記したように本発明によれば、３２ビット単位で
データを扱うマイクロプロセッサと各種周辺機器との間
に、少なくとも３２ビット−１６ビット、又は３２ビッ
ト←８ビットのバス幅変換を行なう機能モジュールとこ
のバス幅変換機能モジュールを介して内部のバスに接続
された周辺制御機能モジュール群とを１チップ上に搭載
した集積回路を設けて、既存１６ビット・パーソナルコ
ンピュータのソフトウェアと互換性を保った３２ビット
マイクロプロセツサ使用による３２ビット・パーソナル
コンピュータを構成したことにより、簡単かつ安価でし
かもコンパクトに、既存１６ビット・パーソナルコンピ
ュータのソフトウェアと互換性を保った３２ビット・パ
ーソナルコンピュータが構築できる。
【図面の簡単な説明】
図は本発明の一実施例を示すブロック図である。 １・・・ＭＰＬＩ、２・・・数値演算プロセッサ（ＣＯ
−ＰＲＯ）、３・・・周辺ＬＳ　Ｉ　（ＶＳＬ　ＩＡ）
　、４−・・周辺ＬＳ　Ｉ　（ＶＳＬ　ＩＢ）、５・・
・ＲＯＭ、　　６・・・ＲＡＭ、７　・ＰＬＬ　（Ｐｈ
ａｓｅ　　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）回路、８・・・
ラッチ及びバッファ回路、９・・・メモリ制御回路（Ｄ
−ＲＡＭ−ＣｏＮＴ）、１１・・・キャラクタジェネレ
ータ（ＣＧ−ＲＯＭ）　、１２・・・キャラクタコント
ロールＲＡＭ　（Ｃ）−ＩＲ−ＣＯＮＴ−ＲＡＭ）、１
３・・・アトリビュートＲＡＭ　（ＡＴＴＲ１−ＲＡＭ
）、１４・・・ビデオＲＡＭ　（ＶＩＤＥＯ−ＲＡＭ）
　、１５・ｅ７ｔコント０−７　（Ｖ　ＩＤＥＯ−ＣＯ
ＮＴ）、１６・・・ＬＣＤインターフェイス回路（ＬＣ
Ｄ−ＩＮＴＦ）　、１７・・・ラッチレジスタ（ＰＲＴ
−ＬＡＴＣＨ）　、１８・・・プリンタインターフェイ
ス回路（ＰＲＴ−ＩＮＴＦ）　、２１・・・発振器（Ｏ
２０）、２２・・・クロックジェネレータ（ＣＬＫ−Ｇ
ＥＮ）　、３０１　・・・ラッチ回路（Ｌ　ａｔｃｈ）
　、３０２−・・バス幅変換回路（３２ｂ−８ｂ）、３
０３・・・バス制御回路（ＢｔＪ８−ＣＯＮＴ）　、３
０４・・・Ｄ　Ｍ　Ａ　ＩＩ　ｍ１回路（ＤＭＡ）、３
０５・・・ページレジスタ（ＰＡＧＥ　　　　　’−Ｒ
ＥＧ）、３０６・・・タイマ回路（ＴＭＲ）、３０７・
・・割込み制御回路（ＰＩＣ）、３０８・・・フロッピ
ディスクコントローラ（ＦＤＣ）、３０９・・・ＦＤＣ
インタフェース回路（ＦＤＣ−ＩＮＴＦ）　、３１０・
・・転送１ｉＩｊ御レジスタ（ＳＷ−ＲＥＧ）、　３１
１・・・バリイティチェック回路（ＰＡＲＩＴＹ−ＣＨ
ＥＣＫ）、３１２・・・ワード／バイト制御回路（ＷＯ
ＲＤ→ＢＹＴＥ）、３１３・・・持ち制御回路（ＷＡＩ
Ｔ−’Ｃ０ＮＴ）　、３１４・・・メモリ入出力／アド
レスデコード回路（ＭＥＭ−１１０−ＡＤＲ−ＤＥＣＯ
ＤＥ　）　、３１５・・・リフレッシュアドレス回路（
ＲＥＦＥＲ８Ｈ−Ａ−ＤＲ８）　、３１Ｂ・・・メモリ
アドレス選択回路（Ｄ−ＲＡＭ　　ＲＥＦＲＥＳＩ（Ａ
ＤＲ８−８ＥＬＥＣＴ）、３１７・・・バッファ（ＢＬ
ＩＦ）。

Claims (2)

    【特許請求の範囲】
  1. （１）、３２ビット単位でデータを扱うマイクロプロセ
    ッサと周辺機器との間に、少なくとも３２ビット■１６
    ビット、又は３２ビット■８ビットのバス幅変換機能モ
    ジュールとこのバス幅変換機能モジュールを介して内部
    のバスに接続された周辺制御機能モジュール群とを１チ
    ップ上に搭載した集積回路を設けてなることを特徴とし
    たパーソナルコンピュータ。
  2. （２）、上記周辺制御機能モジュール群には、　ＤＭＡ
    制御モジュール、メモリアクセス制御モジュール、割込
    み制御モジュール、タイマ制御モジュール、タイミング
    制御モジュールのうちの少なくとも何れか一つのモジュ
    ールを含む特許請求の範囲第１項記載のパーソナルコン
    ピュータ。
JP60165374A 1985-07-26 1985-07-26 パ−ソナルコンピユ−タ Pending JPS6226561A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60165374A JPS6226561A (ja) 1985-07-26 1985-07-26 パ−ソナルコンピユ−タ
US07/402,967 US5113369A (en) 1985-07-26 1989-09-06 32-bit personal computer using a bus width converter and a latch for interfacing with 8-bit and 16-bit microprocessors

Applications Claiming Priority (1)

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