JPH01121965A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 こ産業上の利用分野〕 本発明はマイクロプロセッサに係わり、特に周辺とのデ
ータ伝送を行う場合に必要とされるウェイトサイクル数
を特定のプログラム命令として受け取りこれを基にバス
ウェイト制御を行うものに関する。

〔従来の技術〕

コンピュータやワードプロセッサをはじめとする情報処
理装置ではその中枢部であるＣＰＵ（ＣＥＮＴＲＡＬ　
ＰＲＯＣＥＳＳＩＮＧ　［ＩＮＩＴ）装置をマイクロプ
ロセッサや半導体メモリその他専用Ｌ　Ｓ　Ｉ　（ＬＡ
ＲＧＥｓｃＡｕ　ｒｉＥｅＲＡＴＥｏ　ｃ＋Ｒｃｕ＋ｒ
）ニヨ”）で構成しティるものが多い。一般にこれらの
回路素子はシステム内に設けられた基本クロック（これ
をシステムクロックと呼ぶ）に同期して動作するように
設計されている。またマイクロプロセッサや人出力制御
用の専用ＬＳＩでは一つの基本処理を実行するのに要す
る基本クロック数を基本バスサイクル数と呼びこれによ
ってその回路素子の情報処理能力の目安としている。ま
た半導体メモリの場合はその動作スピードを表わすアク
セスタイムから必要な基本バスサイクル数が求められる
。

一般にＣＰＵ装置においてマイクロプロセッサとこれに
結合された半導体メモリあるいは周辺ＬＳＩではこのア
クセスタイムあるいは基本バスサイクル数が異なるので
、人出力の同期をとるためにウェイト信号を用いている
。このような回路素子間の同期制御のことを特にバスウ
ェイト制御という。この典型として例えば高速の３２ビ
ツトマイクロプロセツサが主記憶の半導体メモリにアク
セスするとき、メモリリードサイクルやメモリライトサ
イクルの期間中にウェイト信号入力端子よりメモリ側が
発行したウェイト信号を読み取り、読み取ったウェイト
信号の長さに応じて必要なウェイトサイクルを挿入する
等がある。すなわち従来このバスウェイト制御を行う場
合、マイクロプロセッサが外部回路から発行されたウェ
イト信号をウェイト信号入力端子かち取り込み、このウ
ェイト信号の長さに応じて必要な期間だけバスウェイト
を行った。これを図を用いて説明する。

第３図はマイクロプロセッサにアクセスタイムの異なる
３つのメモリとパラレル入出力ポートが接続されたもの
である。まず図の各部について簡単に説明する。マイク
ロプロセッサ１１は外部データバス１２を通してメモリ
１３〜メモリ１５およびパラレル入出力ポート１６に情
報を書き込んだり逆にこれらから情報を読み出したりす
るもので、演算部１７、マイクロプログラム制御回路１
８、データレジスフ１９およびアドレスレジスタ２０か
ら構成される。

このうち演算部１７はマイクロプログラム制御回路１８
を制御し、またメモＩＪ　１３〜メモリ１５およびパラ
レル入出力ポート１６から取り出されたプログラム命令
やデータｊご従って演算処理を行うものである。データ
レジスフ１９はマイクロプロセッサ１１の内部データバ
ス２１と外部データバス１２をバス接続するツリーステ
ートのバッファ回路であり、データイネーブル信号２２
によってこれろをバス接続する。アドレスレジスタ２９
はマイクロプロセッサ１１の内部アドレスバス２３と外
部アドレスバス２４をバス接続するツリーステートのバ
ッファ回路であり、アドレスイネーブル信号２５によっ
てこれらをバス接続する。マイクロプログラム制御回路
１８は演算部１７が発行する書き込み指示あるい：ま読
み込み指示を内部データバス２１を通して受け取りまた
ウェイト信号２６を人力して、これらを基にメモリ１３
〜メモリ１５およびパラレル人出カポ−）１６に対しこ
れらのアクセスタイムに応じたウェイトサイクルを適宜
挿入しながら入出力制御用の信号を生成するものである
。クロック発生回路３１はマイクロプロセッサ１１に対
しシステムクロック信号３２を供給する回路である。第
１のメモリ１３は高速の半導体記憶素子でありマイクロ
プロセッサ１１からこれをアクセスするときウェイトサ
イクルを必要としない。第２のメモリ１４は中速の半導
体記憶素子でありマイクロプロセッサ１１からこれをア
クセスするとき１システムクロック期間のウェイトサイ
クルを必要とする。また第３のメモリ１５は低速の半導
体記１α素子でありマイクロプロセッサ１１からこれを
アクセスするとき２システムクロック期間のウェイトサ
イクルを必要とする。パラレル入出力ポート１６は低速
の人出力デバイスでありマイクロプロセッサ１１からの
アクセスに対して４システムクロック期間のウェイトリ
クエスト信号３３を発行する。ウェイト信号発生回路３
４は外部アドレスバス２４およびウェイトリクエスト信
号３３を人力し、これより第１のメモリ１３〜第３のメ
モリ１５およびパラレル人出カポ−ｊ・１６のアクセス
時に必要とされる長さのウェイト信号２６を出力する回
路である。

次ｊここの図を基ｊご従来のマイクロプロセッサ１１に
よるバスウェイト制御の動作について説明する。まず電
源が投入されてシステムが立ち上がっタアと演算部１７
が内部アドレスバス２３にアドレス信号を送って第３の
メモリ１５に対するメモリリードを行ったとする。この
ときマイクロプログラム制御回路１１はアドレスイネー
ブル信号２５に続いてリード信号３５を出力する。これ
によって第３のメモＩＪ　１５　！を読み出し動作に入
る。−方ウエイト信号発生回路３４はこのアドレス信号
とメモＩＪ　ＩＪ−ド信号３５を受け取ることにより第
３のメモリ１５の読み出し時に必要とされる２システム
クロック期間のウェイト信号２６をマイクロプロセッサ
１１に対し出力する。マイクロプログラム制御回路１８
はウェイト信号２６を受けると演算部１７が指示するバ
スサイクルをこのウェイト信号２６がアクティブな期間
だけ延長したあと、データイネーブル信号２２を出力し
てデータレジスフＩ９を開き、第３のメモリ１５から読
み出されたデータを内部データバス２１に送る。すなわ
ちこの場合通常のリードサイクルに対し２／ステムクロ
ック分のウェイトサイクルを挿入するので、このとき第
３のメモリ１５のデータを読み取ることは問題なく行え
る。

次にマイクロプロセッサ１１がパラレル人出カポ−）１
６をアクセスする場合について説明する。

演３ｆ　Ｂ　ｌ　７が内部アドレスバス２３にアドレス
信号と出力データを送ってパラレル人出力ポート１６に
対するｒ１０ライトを行ったとする。このときマイクロ
プログラム制御回路１８はアドレスイネーブル信号２５
およびデータイネーブル信号２２に続いてライト信号３
６を出力する。これによってパラレル人出力ポート１６
は出力動作に入る。

このときパラレル人出力ボート１６は４システムクロッ
ク期間のウェイトリクエスト信号３３を出力する。ウェ
イト信号発生回路３４はこのウェイトリクエスト信号３
３を受け取ることによりパラレル人出力ポート１６への
データ書き込み時に必要とされる４システムクロック期
間のウェイト信号２６をマイクロプロセッサ１１に対し
出力する。

マイクロブ”ログラム制御回路１８はウェイト信号２６
を受けると演算部１７が指示するバスサイクルをこのウ
ェイト信号２６がアクティブな期間だけ延長する。すな
わちこの場合通常のリードサイクルに対し４システムク
ロック分のウェイトサイクルを挿入してバスサイクルを
延長するのでパラレル人出力ボート１６に対する出力は
問題なく実行される。

同様にしてマイクロプロセッサ１１が第２のメモリ１４
をアクセスするときウェイト信号発生回路３４はＩシス
テムクロック期間のウェイト信号２６を発生し、第１の
メモリ１３をアクセスするときウェイト信号２６を発生
しないので、マイクロプロセッサ１１はこれらのメモリ
に対してもそのアクセスタイムに準じてリードライ）・
を行うことができる。

〔発明が解決しようとする問題点〕

ところで上述した従来のマイクロプロセッサを用いたシ
ステムにおけるバスウェイト制御の方法では、マイクロ
プロセッサに供給するウェイト信号２６を生成するため
にバスウェイト信号発生回路３４が必要となった。特に
上で示した例のようにアクセスタイムの異なるメモリを
組み合わせて用いる場合：まこの部分が複雑になり製造
コストが高くついた。

そこで本発明の目的は、このように腹雑なバスウェイト
信号発生回路２６を用いることなくバスウェイト制御が
行えるマイクロプロセッサを提供することにある。

二問題点を解決するための手段〕 本発明のマイクロプロセッサではメモリや周辺ＬＳＩが
データバスを通して送ってくるウェイトサイクル情報を
取り込み、これをもとにしてこれらメモリや周辺１＝　
Ｓ　Ｉに対してアクセスするときに実行するウェイトサ
イクルの期間を決定するようにした。これによって例え
ば周辺のメモリに自身のアクセスタイムに関する情報を
ウェイトサイクル情報として記憶させておき、メモリを
アクセスする前にマイクロプロセッサに対してこのウェ
イトサイクル情報を与えるようにすれば複雑なウェイト
信号発生回路を用いることなくバスウェイト制御を行う
ことができる。

〔実施例〕

以下、実施例につき本発明の詳細な説明する。

第１図は本実施例；こおけるマイクロプロセッサをアク
セスタイムの異なる３つのメモリとパラレル入出力ポー
トに接続した場合の構成を示すブロック図である。本実
施例ではメモリに対するウェイトサイクルを内部ウェイ
ト信号により生成し、パラレル入出力ポートに対するウ
ェイトサイクルを外部ウェイト信号により生成するよう
にした。

まず図の各部について簡単に説明する。マイクロプロセ
ッサ４１は外部データバス４２を通してメモリ４３〜メ
モリ４５およびパラレル入出力ポート４６に情報を書き
込んだり逆にこれらから情報を読み出したりするもので
、演算部４７、つエイトレジスタ４８、オア回路４９、
マイクロプログラム制御回路５０、データレジスタ５１
およびアドレスレジスタ５２から構成される。このうち
演算部４７：よマイクロプログラム制御回路５０やウェ
イトレジスタ４８を制御し、また第１のメモリ４３〜第
３のメモリ４５およびパラレル入出力ポート４６から取
り出されたプログラム命令やデータに従って演算処理を
行うものである。またこのプログラム命令の中には後述
するウニイトサイクル設定命令も含まれる。データレジ
スタ５１１まマイクロプロセッサ４１の内部データバス
５３と外部データバス４２をバス接続したり切り離した
りするツリーステートのバッファ回路であり、データイ
ネーブル信号５４を受けることによりこれラヲバス接続
する。アドレスレジスタ５２はマイクロプロセッサ４１
の内部アドレスバス５５と外部アドレスバス５６をバス
接続したり切り離したりするツリーステートのバッファ
回路であり、アドレスイネーブル信号５７を受けること
によりこれらをバス接続する。マイクロプログラム制御
回路５０は演算部４７が発行する書き込み指示あるいは
読み込み指示を内部データバス５３を通して受け取りま
たウェイト信号６１を人力して、これるを基にメモリ４
３〜メモリ４５およびパラレル入出力ポート４６に対し
これらのアクセスタイムｊご応じたウェイトサイクルを
適宜挿入しながら人出力制御用の信号および内部ウェイ
ト指示信号６２を生成するものである。ウェイトレジス
タ４８はメモリ４３〜メモリ４５およびパラレル入出力
ポート４６など周辺デバイスのアクセスタイムを表わす
ウェイトサイクル設定命令を内部データバス５３から受
け取ることにより、これらのメモリおよびＩ／○デバイ
スをアクセスするときに必要とされるウェイトサイクル
数を記憶し、このウェイトサイクル数が示す期間のあい
だ内部ウェイト信号６３を出力する回路である。オア回
路４９はパラレル入出力ポート４６が出力するウェイト
リクエスト信号６４（外部ウェイト信号）とウェイトレ
ジスタ４８が出力する内部ウェイト信号６３を人力し、
これらの論理和をとってウェイト信号６１を生成する回
路である。クロック発生回路６５はマイクロプロセッサ
４１に対しシステムクロック信号６６を供給する回路で
ある。第１のメモリ４３は高速の半導体記憶素子であり
マイクロプロセッサ４１からこれをアクセスするときウ
ェイトサイクルを必要としない。第２のメモリ４４は中
速の半導体記憶素子でありマイクロプロセッサ４１から
これをアクセスするとき１システムクロック期間のウェ
イトサイクルを必要とする。また第３のメモリ４５は低
速の半導体記憶素子でありマイクロプロセッサ４１かる
これをアクセスするとき２システムクロック期間のウェ
イトサイクルを必要とする。パラレル入出力ポート４６
は低速の人出力デバイスでありマイクロプロセッサ４１
からのアクセスに対し４システムクロック期間のウェイ
トリクエスト信号６４を発行する。

次にこの図を基にマイクロプロセッサ４１の動作につい
て説明する。まず電源が投入されてシステムが立ち上が
るとウェイトレジスタ４８はウェイトサイクル数の初期
値として“５′°を設定する。

このとき演算部４７が内部アドレスバス５５にアドレス
信号を送って第１のメモリ４３に対するメモリリードを
行ったとする。このときマイクロプログラム制ｉ１１回
路５０はアドレスイネーブル信号５７ｊこ続いてリード
信号７１と内部ウェイト指示信号６２を出力する。これ
によって第１のメモリ４３は読み出し動作に入る。この
ときウェイトレジスタ４８は内部ウェイト指示信号６２
を受けるとその内部に記憶したウェイトサイクル数に応
じて５システムクロック期間の内部ウェイト信号６３を
出力する。オア回路４９は内部ウェイト信号６３を人力
してこれをそのままウェイト信号６１として出力する。

マイクロプログラム制御回路５０はウェイト信号６１を
受けると演算部４７が指示するバスサイクルをこのウェ
イト信号６１がアクティブな期間だけ延長したあと、デ
ータイネーブル信号５４を出力してデータレジスタを開
き第１のメモリ４３から読み出されたデータを内部デー
タバス５３に送る。すなわちこの場合通常のリードサイ
クルに対し５システムクロック分のつエイトサイクルを
挿入することになる。本実施例のシステムにおけるアク
セスタイムの最も遅いデバイスは４システムクロック期
間のウェイトサイクルを必要とするパラレル入出力ポー
ト４６であるので、このとき第１のメモリ４３のデータ
を読み取ることは問題なく行える。

次に演算＠５４７が第１のメモリ４３から自身のウェイ
ト数ゼロを示すウェイトサイクル設定命令を読み取った
とする。演算部４７はこのウェイトサイクル設定命令を
デコードすると、このうちウェイト数についての情報を
ウェイトレジスタ４８に送る。

第２図はこのウェイトサイクル設定命令の構成を示した
概念図である。図においてオペコード８１は本命令がウ
ェイトサイクル設定命令であることを演算部４７に知ら
せるための識別コードである。ウェイトカウント８２は
以降のバスサイクルにおいて実行すべきウェイトサイク
ル数を表わす。

ウェイトレジスタ４８は演算部４７からこのウェイトカ
ウント８２を受け取るとこれをウェイトサイクル数とし
て内部のレジスタに設定する。この場合設定されたウェ
イトサイクル数はゼロであるので、ウェイトレジスタ４
８は内部ウェイト指示信号６２を受けても内部ウェイト
信号６３を生成しない。すなわちこのとき以後のバスサ
イクルはウェイトサイクルを加えることなくノーウェイ
トで実行される。ウェイトサイクル設定命令のウェイト
カウント８２の１直が１ウエイト、２ウエイト、３ウエ
イトの場合も上と同様の動作により、以後のバスサイク
ルにはそれぞれ１ウエイトサイクル、２ウエイトサイク
ル、３ウエイトサイクルのウェイトサイクルが挿入され
て実行される。

次にマイクロプロセッサ４１がパラレル入出力ポート４
６をアクセスする場合について説明する。

演を部４７が内部アドレスバス５５にアドレス信号と出
力データを送ってパラレル入出力ポート４６に対するＩ
１０ライトを行ったとする。このときマイクロプログラ
ム制御回路５０はアドレスイネーブル信号５７およびデ
ータイネーブル信号５４に続いてライト信号８３と内部
ウェイト指示信号６２を出力する。これによってパラレ
ル入出力ポート４６は出力動作に入る。このときパラレ
ル入出力ポート４６は４システムクロック期間のウェイ
トリクエスト信号６４を出力する。オア回路４９はウェ
イトリクエスト信号６４を人力するとこれをそのままウ
ェイト信号６１として出力する。

マイクロプログラム制御回路５０はウェイト信号６１を
受けると演算部４７が指示するバスサイクルをこのウェ
イト信号６１がアクティブな期間だけ延長する。すなわ
ちこの場合通常のリードサイクルｊ二対し４システムク
ロック分のウェイトサイクルを挿入してバスサイクルを
延長するので、パラレル入出力ポート４６に対する出力
は問題なく実行される。

〔発明の効果〕

以上説明したように本発明のマイクロプロセッサはメモ
リや周辺ＬＳＩがデータバスを通して送って（るウェイ
トサイクル情報を基にしてこれらをアクセスするときに
必要とされるウェイトサイクルの期間を決定するように
した。これによって周辺側に自身のアクセスタイムに関
する情報をもたせておきこれらメモリや周辺ＬＳＩをア
クセスする前にマイクロプロセッサに対してこのウェイ
トサイクル情報を与えるようにすることにより、複雑な
ウェイト信号発生回路を用いることなくバスウェイト制
御を行うことができるマイクロプロセッサを提供する効
果がある。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図はマイクロプロセッサにアク
セスタイムの異なる３つのメモリとパラレル入出力ボー
トを接続したシステムの構成を示すブロック図、第２図
はウェイトサイクル設定命令の構成を示した概念図、第
３図は従来のマイクロプロセッサによるバスウェイト制
御を説明するためのもので、マイクロプロセッサにアク
セスタイムの異なる３つのメモリとパラレル入出力ボー
トを接続したシステムの構成を示すブロック図である。 ４２・・・・・・外部データバス、 ４８・・・・・・ウェイトレジスタ、 ４９・・・・・・オア回路、 ５０・・・・・・マイクロプログラム制御回路、５１・
・・・・・データレジスフ、 ５２・・・・・・アドレスレジスタ、 ５３・・・・・・内部データバス、 ５４・・・・・・テ゛−タイネーブル１言号、５５・・
・・・・内部アドレスバス、 ５６・・・・・・外部アドレスバス、 ５７・・・・・・アドレスイネーブル信号、６１・・・
・・・ウェイト信号、 ６２・・・・・・内部ウェイト指示信号、６３・・・・
・・内部ウェイト信号、 ６４・・・・・・外部ウェイト信号、 ７１・・・・・・リード信号、 ８３・・・・・・ライト信号。 出願人　　　　日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 メモリや周辺ＬＳＩなどが外部データバスを通して送っ
   てくるウェイト数設定命令をデコードして続くバスサイ
   クルにおいて使用するウェイトサイクル数を記憶し、内
   部ウェイト指示信号を受け取ることによりこのウェイト
   サイクル数が示す期間のあいだ内部ウェイト信号を発生
   するウェイトレジスタと、 前記メモリや周辺ＬＳＩなどが出力する外部ウェイト信
   号と前記内部ウェイト信号を入力し、これらの論理和を
   とってウェイト信号を出力する論理和回路と、 内部データバスから書き込み指示あるいは読み込み指示
   を受けることによりそれぞれライト信号あるいはリード
   信号とともに内部ウェイト指示信号とデータイネーブル
   信号およびアドレスイネーブル信号を出力し、また前記
   ウェイト信号を受けることによりこのウェイト信号の長
   さに応じて前記ライト信号、前記リード信号、前記デー
   タイネーブル信号および前記アドレスイネーブル信号の
   信号幅を調整するマイクロプログラム制御回路と、前記
   データイネーブル信号を受けて前記内部データバスと前
   記外部データバスをバス結合するデータレジスタと、 前記アドレスイネーブル信号を受けて前記内部アドレス
   バスと前記外部アドレスバスをバス結合するアドレスレ
   ジスタと を具備することを特徴とするマイクロプロセッサ。