JPH06175969A - Dmaチヤネル装置及びdmaチヤネルの変換装置 - Google Patents
Dmaチヤネル装置及びdmaチヤネルの変換装置Info
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- JPH06175969A JPH06175969A JP5186243A JP18624393A JPH06175969A JP H06175969 A JPH06175969 A JP H06175969A JP 5186243 A JP5186243 A JP 5186243A JP 18624393 A JP18624393 A JP 18624393A JP H06175969 A JPH06175969 A JP H06175969A
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- Japan
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- dma
- bits
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 ISAバスに対して8ビツトか、16ビツト
のDMA(直接メモリ・アクセス)チヤネルを選択的に
与えること。 【構成】 パーソナル・コンピユータ・システムにおい
て、16ビツト・チヤネルを8ビツトDMAチヤネルと
して使用するか、或は、16ビツトDMAチヤネルとし
て使用するかを、システムが選択できるように、AT、
またはISAバスのDMA制御装置の機能が変更され
る。各16ビツトDMAチヤネルに対する8ビツト/1
6ビツト・モードのビツトは、システムの電源投入時の
自己テスト・ルーチンにおいて制御レジスタ中に書き込
まれる。3本の16ビツトDMAチヤネルの各々に対し
てモード・ビツトが書き込まれた後、8ビツト・チヤネ
ルの動作か、または16ビツト・チヤネルの動作かを選
択するために、モード・ビツトが読み取られる。
のDMA(直接メモリ・アクセス)チヤネルを選択的に
与えること。 【構成】 パーソナル・コンピユータ・システムにおい
て、16ビツト・チヤネルを8ビツトDMAチヤネルと
して使用するか、或は、16ビツトDMAチヤネルとし
て使用するかを、システムが選択できるように、AT、
またはISAバスのDMA制御装置の機能が変更され
る。各16ビツトDMAチヤネルに対する8ビツト/1
6ビツト・モードのビツトは、システムの電源投入時の
自己テスト・ルーチンにおいて制御レジスタ中に書き込
まれる。3本の16ビツトDMAチヤネルの各々に対し
てモード・ビツトが書き込まれた後、8ビツト・チヤネ
ルの動作か、または16ビツト・チヤネルの動作かを選
択するために、モード・ビツトが読み取られる。
Description
【0001】
【産業上の利用分野】本発明は、IBMのパーソナル・
コンピユータAT及び他の「IBMコンピユータのコン
パチブルマシン」で代表されるI/Oバス・アーキテク
チヤに関する。このバス・アーキテクチヤは、「AT」
バス、または、「インダストリ・スタンダード・アーキ
テクチヤ(ISA)」として知られている。本発明をよ
り具体的に言えば、本発明は、8ビツト及び16ビツト
DMA(直接メモリ・アクセス)チヤネルを使用する場
合に、より柔軟性を与えるために、「直接メモリ・アク
セス(DMA)コントローラ」とISAバスとの間の対
話を改良することに関している。
コンピユータAT及び他の「IBMコンピユータのコン
パチブルマシン」で代表されるI/Oバス・アーキテク
チヤに関する。このバス・アーキテクチヤは、「AT」
バス、または、「インダストリ・スタンダード・アーキ
テクチヤ(ISA)」として知られている。本発明をよ
り具体的に言えば、本発明は、8ビツト及び16ビツト
DMA(直接メモリ・アクセス)チヤネルを使用する場
合に、より柔軟性を与えるために、「直接メモリ・アク
セス(DMA)コントローラ」とISAバスとの間の対
話を改良することに関している。
【0002】
【従来の技術】一般的に言えばパーソナル・コンピユー
タ・システム、特定して言えばIBMパーソナル・コン
ピユータは、現代社会の多くの分野にコンピユータ・パ
ワーを与えるために広く使用されてきた。パーソナル・
コンピユータ・システムは、通常、単一のシステム・プ
ロセツサを持つシステム・ユニツト、関連した揮発性及
び不揮発性メモリ、デイスプレイ・モニタ、キーボー
ド、1台、又は、それ以上のデイスケツト・ドライブ、
固定デイスク・ストレージ装置及び付加的なプリンタで
構成された机上載置型、床上設置型、あるいは、携帯用
のマイクロコンピユータとして定義することができる。
これらのパーソナル・コンピユータ・システムの顕著な
特徴の1つは、これらのコンポーネント全体を電気的に
接続するためのマザーボード、即ちシステム・プレーナ
・ボードを使用していることである。これらのシステム
は、主として、単一のユーザに独立したコンピユータ・
パワーを与えるために設計されており、個人、あるい
は、小企業により購買できるような比較的安い値段であ
る。
タ・システム、特定して言えばIBMパーソナル・コン
ピユータは、現代社会の多くの分野にコンピユータ・パ
ワーを与えるために広く使用されてきた。パーソナル・
コンピユータ・システムは、通常、単一のシステム・プ
ロセツサを持つシステム・ユニツト、関連した揮発性及
び不揮発性メモリ、デイスプレイ・モニタ、キーボー
ド、1台、又は、それ以上のデイスケツト・ドライブ、
固定デイスク・ストレージ装置及び付加的なプリンタで
構成された机上載置型、床上設置型、あるいは、携帯用
のマイクロコンピユータとして定義することができる。
これらのパーソナル・コンピユータ・システムの顕著な
特徴の1つは、これらのコンポーネント全体を電気的に
接続するためのマザーボード、即ちシステム・プレーナ
・ボードを使用していることである。これらのシステム
は、主として、単一のユーザに独立したコンピユータ・
パワーを与えるために設計されており、個人、あるい
は、小企業により購買できるような比較的安い値段であ
る。
【0003】これらのシステムの多くは、「IBMパー
ソナル・コンピユータAT」及び他の「IBMコンピユ
ータのコンパチブルマシン」によつて代表されるI/O
バス・アーキテクチヤを用いている。このバス・アーキ
テクチヤは、本明細書において、「ATバス」、あるい
は、「ISAバス」と記載する。このバス・アーキテク
チヤは、IBM社から入手できる技術マニユアルや、ウ
イン・ロツシユのハードウエア・バイブル(Brady New
York,1989)のような公知の刊行物に記載されて広く知
られている。このバス・アーキテクチヤの細部について
は、これらの刊行物を参照されたい。
ソナル・コンピユータAT」及び他の「IBMコンピユ
ータのコンパチブルマシン」によつて代表されるI/O
バス・アーキテクチヤを用いている。このバス・アーキ
テクチヤは、本明細書において、「ATバス」、あるい
は、「ISAバス」と記載する。このバス・アーキテク
チヤは、IBM社から入手できる技術マニユアルや、ウ
イン・ロツシユのハードウエア・バイブル(Brady New
York,1989)のような公知の刊行物に記載されて広く知
られている。このバス・アーキテクチヤの細部について
は、これらの刊行物を参照されたい。
【0004】パーソナル・コンピユータ技術は、8ビツ
ト幅のバスから、16ビツト幅のバスへ、最終的には3
2ビツト幅のバスの対話が開発され、マイクロプロセツ
サが高速度になつたので、パーソナル・コンピユータの
アーキテクチヤを、変化するバス領域に分けることによ
る性能が求められている。より限定して言えば、IBM
のパーソナル・コンピユータの原型において、拡張バス
として知られるようになつたものは、実質的には、必要
に応じてバツフアされ、デマルチプレクサされるマイク
ロプロセツサ接続の直接的な拡張であつた。その後、A
Tバスの仕様が開発され、広く使用されてきたので、マ
イクロプロセツサとバスとの間のほぼ直接的な接続に分
配することが可能になり、ローカル・プロセツサと呼ば
れるバスと、入/出力バス(I/Oバス)と名付けた拡
張バスとして知られるようになつた。代表例について言
えば、性能を向上させるために、ローカル・プロセツサ
・バスは、入/出力バスのクロツク速度よりも高いクロ
ツク速度で動作させている。IBMのATアーキテクチ
ヤもまた、直接メモリ・アクセス(DMA)の割込みを
使用して、入/出力バスに接続された2つ以上のマイク
ロプロセツサを動作させる可能性を持つている。
ト幅のバスから、16ビツト幅のバスへ、最終的には3
2ビツト幅のバスの対話が開発され、マイクロプロセツ
サが高速度になつたので、パーソナル・コンピユータの
アーキテクチヤを、変化するバス領域に分けることによ
る性能が求められている。より限定して言えば、IBM
のパーソナル・コンピユータの原型において、拡張バス
として知られるようになつたものは、実質的には、必要
に応じてバツフアされ、デマルチプレクサされるマイク
ロプロセツサ接続の直接的な拡張であつた。その後、A
Tバスの仕様が開発され、広く使用されてきたので、マ
イクロプロセツサとバスとの間のほぼ直接的な接続に分
配することが可能になり、ローカル・プロセツサと呼ば
れるバスと、入/出力バス(I/Oバス)と名付けた拡
張バスとして知られるようになつた。代表例について言
えば、性能を向上させるために、ローカル・プロセツサ
・バスは、入/出力バスのクロツク速度よりも高いクロ
ツク速度で動作させている。IBMのATアーキテクチ
ヤもまた、直接メモリ・アクセス(DMA)の割込みを
使用して、入/出力バスに接続された2つ以上のマイク
ロプロセツサを動作させる可能性を持つている。
【0005】ATバスは、8つのDMAチヤネル、つま
り、4つの8ビツトDMAチヤネル及び4つの16ビツ
トチヤネルで設計されている。DMAチツプ間の通信用
として1つの16ビツトDMAチヤネルが割り当てられ
ており、残りの3つの16ビツトDMAチヤネルがI/
O装置を使用するために利用可能である。DMAチヤネ
ルへ接続するためのアダプタとしてのチツプ及び他の周
辺装置が開発されており、16ビツトDMAチヤネルを
用いた周辺装置よりも8ビツトDMAチヤネルを用いた
周辺装置の方がより多く設計されている。更に、8ビツ
トDMAチヤネルを用いた或る種のより複雑なチツプ
は、1つのチツプで3本のチヤネルを使用する。このよ
うなチツプを使用するシステムは、その8ビツトDMA
チヤネルを直ちに占領して、他の装置によるチヤネルの
使用を不可能にすると同時に、3本の16ビツトDMA
チヤネルは使用しない可能性を持つことになる。
り、4つの8ビツトDMAチヤネル及び4つの16ビツ
トチヤネルで設計されている。DMAチツプ間の通信用
として1つの16ビツトDMAチヤネルが割り当てられ
ており、残りの3つの16ビツトDMAチヤネルがI/
O装置を使用するために利用可能である。DMAチヤネ
ルへ接続するためのアダプタとしてのチツプ及び他の周
辺装置が開発されており、16ビツトDMAチヤネルを
用いた周辺装置よりも8ビツトDMAチヤネルを用いた
周辺装置の方がより多く設計されている。更に、8ビツ
トDMAチヤネルを用いた或る種のより複雑なチツプ
は、1つのチツプで3本のチヤネルを使用する。このよ
うなチツプを使用するシステムは、その8ビツトDMA
チヤネルを直ちに占領して、他の装置によるチヤネルの
使用を不可能にすると同時に、3本の16ビツトDMA
チヤネルは使用しない可能性を持つことになる。
【0006】
【発明が解決しようとする課題】本発明の目的は、IS
Aバスにおける3本の16ビツトDMAチヤネルを1本
の8ビツトDMAチヤネルの1つ、または、それ以上の
DMAチヤネルを選択的に変換する能力をユーザに与え
ることにある。
Aバスにおける3本の16ビツトDMAチヤネルを1本
の8ビツトDMAチヤネルの1つ、または、それ以上の
DMAチヤネルを選択的に変換する能力をユーザに与え
ることにある。
【0007】
【課題を解決するための手段】本発明に従つて、上述の
目的は、先ず、各16ビツトDMAチヤネルのために8
/16ビツト・モードのビツトをストアすることによつ
て達成される。このモード・ビツト、即ち、8/16ビ
ツト・モードのビツトは、システムの電源投入時のルー
チンの一部として書き込むことができる。利用可能なこ
のモード情報によつて、ページのアドレス指定は、16
ビツトDMAチヤネルが8ビツトDMAチヤネルに変換
される時に、128k個のサイズのページから64k個
のサイズのページに選択的に変更することができる。加
えて、このモード情報は、16ビツト・モードの間の2
つの2バイト・アドレス指定から、8ビツト・モードの
間の1バイト・アドレス指定(1バイトは8ビツトで構
成される)に切り換えるためにも使用される。
目的は、先ず、各16ビツトDMAチヤネルのために8
/16ビツト・モードのビツトをストアすることによつ
て達成される。このモード・ビツト、即ち、8/16ビ
ツト・モードのビツトは、システムの電源投入時のルー
チンの一部として書き込むことができる。利用可能なこ
のモード情報によつて、ページのアドレス指定は、16
ビツトDMAチヤネルが8ビツトDMAチヤネルに変換
される時に、128k個のサイズのページから64k個
のサイズのページに選択的に変更することができる。加
えて、このモード情報は、16ビツト・モードの間の2
つの2バイト・アドレス指定から、8ビツト・モードの
間の1バイト・アドレス指定(1バイトは8ビツトで構
成される)に切り換えるためにも使用される。
【0008】本発明の利点を述べると、ユーザの必要に
応じて、ユーザは、7本の8ビツトDMAチヤネルを持
つたISAバスを有するパーソナル・コンピユータ・シ
ステムに再構成することができることである。更に、他
の利点としては、若し、システムのハードウエアが必要
とするならば、8ビツトDMAチヤネルに変換された3
本の16ビツトDMAチヤネルを容易に16ビツト・チ
ヤネルに再構成することができる利点がある。
応じて、ユーザは、7本の8ビツトDMAチヤネルを持
つたISAバスを有するパーソナル・コンピユータ・シ
ステムに再構成することができることである。更に、他
の利点としては、若し、システムのハードウエアが必要
とするならば、8ビツトDMAチヤネルに変換された3
本の16ビツトDMAチヤネルを容易に16ビツト・チ
ヤネルに再構成することができる利点がある。
【0009】
【実施例】添付図面を参照して本発明の実施例を以下に
詳細に説明するけれども、当業者であれば、この実施例
に種々の自明な変更を施すことができるので、本発明の
技術的範囲は、図示し説明した実施例にのみ限定して解
釈されるべきではない。
詳細に説明するけれども、当業者であれば、この実施例
に種々の自明な変更を施すことができるので、本発明の
技術的範囲は、図示し説明した実施例にのみ限定して解
釈されるべきではない。
【0010】本発明の実施例の理解を容易にするため
に、本発明のパーソナル・コンピユータの構成の説明を
する前に、従来のパーソナル・コンピユータの全般的な
動作の説明をする。図1を参照すると、プレーナ・ボー
ド上に装着されたコンポーネントや、I/Oスロツトに
対するプレーナ・ボードの接続部や、パーソナル・コン
ピユータ・システムの他のハードウエア等々の種々のコ
ンポーネントを含む従来のパーソナル・コンピユータ・
システムのブロツク図が示されている。バス制御タイミ
ング・ユニツト35を介して、高速度CPUのローカル
・バス34によつてメモリ制御ユニツト36に接続され
ているマイクロプロセツサ32で構成されるシステム・
プロセツサがプレーナ・ボードに接続されており、メモ
リ制御ユニツト36は、更に揮発性ランダム・アクセス
・メモリ(RAM)38に接続されている。図1の構成
において、任意の適当なマイクロプロセツサを使用する
ことができるが、1つの適当なマイクロプロセツサは、
インテル社で市販している80386マイクロプロセツ
サである。
に、本発明のパーソナル・コンピユータの構成の説明を
する前に、従来のパーソナル・コンピユータの全般的な
動作の説明をする。図1を参照すると、プレーナ・ボー
ド上に装着されたコンポーネントや、I/Oスロツトに
対するプレーナ・ボードの接続部や、パーソナル・コン
ピユータ・システムの他のハードウエア等々の種々のコ
ンポーネントを含む従来のパーソナル・コンピユータ・
システムのブロツク図が示されている。バス制御タイミ
ング・ユニツト35を介して、高速度CPUのローカル
・バス34によつてメモリ制御ユニツト36に接続され
ているマイクロプロセツサ32で構成されるシステム・
プロセツサがプレーナ・ボードに接続されており、メモ
リ制御ユニツト36は、更に揮発性ランダム・アクセス
・メモリ(RAM)38に接続されている。図1の構成
において、任意の適当なマイクロプロセツサを使用する
ことができるが、1つの適当なマイクロプロセツサは、
インテル社で市販している80386マイクロプロセツ
サである。
【0011】本発明の実施例は、図1に示したブロツク
図を参照して説明するが、本発明に従つた装置及び方法
は、プレーナ・ボードの他のハードウエア構成でも実施
可能であることは理解されるべきである。例えば、シス
テム・プロセツサは、インテル社の80286、また
は、80486マイクロプロセツサでもよい。
図を参照して説明するが、本発明に従つた装置及び方法
は、プレーナ・ボードの他のハードウエア構成でも実施
可能であることは理解されるべきである。例えば、シス
テム・プロセツサは、インテル社の80286、また
は、80486マイクロプロセツサでもよい。
【0012】図1を参照すると、CPUのローカル・バ
ス34(データ、アドレス及び制御コンポーネントを含
む)は、マイクロプロセツサ32、マツチ・プロセツサ
39、キヤツシユ・コントローラ40及びキヤツシユ・
メモリ41のための接続を与えることが示されている。
また、CPUのローカル・バス34はバツフア42も接
続している。バツフア42は、アドレス、データ及び制
御コンポーネントをバス自身に含む低い速度の(CPU
のローカル・バスと比較して)システム・バス44に接
続されている。システム・バス44は、バツフア42及
び他のバツフア68の間に延びている。システム・バス
44は、更に、バス制御タイミング・ユニツト35及び
DMAユニツト48に接続されている。DMAユニツト
48は、中央仲裁ユニツト49及びDMAコントローラ
50を含んでいる。バツフア51は、システム・バス4
4と、ATバスのような付加的なフイーチヤ・バス52
との間のインターフエースを与える。付加的なバス52
には、I/O装置、即ち周辺装置、または、メモリに接
続されているアダプタ・カードを差し込むための複数個
のI/Oスロツト54が接続されている。仲裁制御バス
55は、DMAコントローラ50及び中央仲裁ユニツト
49をI/Oスロツト54及びデイスケツト・アダプタ
56に接続する。また、システム・バス44には、メモ
リ・コントローラ59、アドレス・マルチプレクサ60
及びデータ・バツフア61を含むメモリ制御ユニツト3
6が接続されている。メモリ制御ユニツト36は、更
に、RAMモジユール38により代表されるランダム・
アクセス・メモリに接続されている。メモリ・コントロ
ーラ36は、マイクロプロセツサ32からRAM38の
特定の領域へ、あるいは、RAM38の特定の領域から
マイクロプロセツサ32へアドレスをマツプするための
論理回路を含んでいる。この論理回路は、BIOSによ
つて、以前に占められたRAMを再度請求するのに用い
られる。更に、メモリ・コントローラ36により発生さ
れる信号にはROM選択信号(ROMSEL)があり、
これは、ROM64を付勢し、または、滅勢するのに用
いられる。マイクロコンピユータ・システムは、基本的
なメガバイトのRAMモジユールを持つものとして示さ
れているが、図1に示されているように、付加的なメモ
リ・モジユール65乃至67によつて、付加的なメモリ
を接続することができるのは理解できるであろう。
ス34(データ、アドレス及び制御コンポーネントを含
む)は、マイクロプロセツサ32、マツチ・プロセツサ
39、キヤツシユ・コントローラ40及びキヤツシユ・
メモリ41のための接続を与えることが示されている。
また、CPUのローカル・バス34はバツフア42も接
続している。バツフア42は、アドレス、データ及び制
御コンポーネントをバス自身に含む低い速度の(CPU
のローカル・バスと比較して)システム・バス44に接
続されている。システム・バス44は、バツフア42及
び他のバツフア68の間に延びている。システム・バス
44は、更に、バス制御タイミング・ユニツト35及び
DMAユニツト48に接続されている。DMAユニツト
48は、中央仲裁ユニツト49及びDMAコントローラ
50を含んでいる。バツフア51は、システム・バス4
4と、ATバスのような付加的なフイーチヤ・バス52
との間のインターフエースを与える。付加的なバス52
には、I/O装置、即ち周辺装置、または、メモリに接
続されているアダプタ・カードを差し込むための複数個
のI/Oスロツト54が接続されている。仲裁制御バス
55は、DMAコントローラ50及び中央仲裁ユニツト
49をI/Oスロツト54及びデイスケツト・アダプタ
56に接続する。また、システム・バス44には、メモ
リ・コントローラ59、アドレス・マルチプレクサ60
及びデータ・バツフア61を含むメモリ制御ユニツト3
6が接続されている。メモリ制御ユニツト36は、更
に、RAMモジユール38により代表されるランダム・
アクセス・メモリに接続されている。メモリ・コントロ
ーラ36は、マイクロプロセツサ32からRAM38の
特定の領域へ、あるいは、RAM38の特定の領域から
マイクロプロセツサ32へアドレスをマツプするための
論理回路を含んでいる。この論理回路は、BIOSによ
つて、以前に占められたRAMを再度請求するのに用い
られる。更に、メモリ・コントローラ36により発生さ
れる信号にはROM選択信号(ROMSEL)があり、
これは、ROM64を付勢し、または、滅勢するのに用
いられる。マイクロコンピユータ・システムは、基本的
なメガバイトのRAMモジユールを持つものとして示さ
れているが、図1に示されているように、付加的なメモ
リ・モジユール65乃至67によつて、付加的なメモリ
を接続することができるのは理解できるであろう。
【0013】システム・バス44とプレーナI/Oバス
69との間に、ラツチ・バツフア68が接続されてい
る。プレーナI/Oバス69はアドレス、データ及び制
御コンポーネントを含んでいる。プレーナI/Oバス6
9に沿つて、デイスプレイ・アダプタ70(デイスプレ
イ・モニタ11を動作するのに使用される)、CMOS
クロツク72、NVRAMと呼ばれるCMOSの不揮発
性RAM74、RS232アダプタ76、並列アダプタ
78、複数のタイマ80、デイスケツト・アダプタ5
6、割込みコントローラ84及び読取専用メモリ(RO
M)64などのI/Oアダプタ及び他のコンポーネント
が接続されている。読取専用メモリ64は、I/O装置
と、マイクロプロセツサ32のオペレーテイング・シス
テムとの間のインターフエースに使用される。ROM6
4の中にストアされているBIOSは、BIOSの実行
時間を減少するためにRAM38の中にコピーされる。
更に、ROM34は、メモリ・コントローラ36に応答
する(ROMSEL信号を介して)。若し、ROM64
がメモリ・コントローラによつて付勢されたならば、B
IOSはROMから実行される。若し、ROM64が、
メモリ・コントローラ36によつて滅勢されたならば、
ROMはマイクロプロセツサ32からのアドレスの問い
合せに応答しない(つまり、BIOSはRAMから実行
されると言うことである)。
69との間に、ラツチ・バツフア68が接続されてい
る。プレーナI/Oバス69はアドレス、データ及び制
御コンポーネントを含んでいる。プレーナI/Oバス6
9に沿つて、デイスプレイ・アダプタ70(デイスプレ
イ・モニタ11を動作するのに使用される)、CMOS
クロツク72、NVRAMと呼ばれるCMOSの不揮発
性RAM74、RS232アダプタ76、並列アダプタ
78、複数のタイマ80、デイスケツト・アダプタ5
6、割込みコントローラ84及び読取専用メモリ(RO
M)64などのI/Oアダプタ及び他のコンポーネント
が接続されている。読取専用メモリ64は、I/O装置
と、マイクロプロセツサ32のオペレーテイング・シス
テムとの間のインターフエースに使用される。ROM6
4の中にストアされているBIOSは、BIOSの実行
時間を減少するためにRAM38の中にコピーされる。
更に、ROM34は、メモリ・コントローラ36に応答
する(ROMSEL信号を介して)。若し、ROM64
がメモリ・コントローラによつて付勢されたならば、B
IOSはROMから実行される。若し、ROM64が、
メモリ・コントローラ36によつて滅勢されたならば、
ROMはマイクロプロセツサ32からのアドレスの問い
合せに応答しない(つまり、BIOSはRAMから実行
されると言うことである)。
【0014】プロセツサのローカル・バス34は、シス
テム・プロセツサ、即ちCPUと、与えられたすべての
数字式の協働プロセツサと、プロセツサ・サポート・チ
ツプの中にあり、また、I/Oバス、即ち、付加的なバ
ス52は、アダプタ・カードの中にあり、そして、プレ
ーナI/Oバス69は、XDバスとしても知られている
バスである。これらの3つのバスのインターフエース仕
様は、他の2つのバスのいずれにも異なつていること
は、ATバスの仕様で仕事をしているコンピユータ・シ
ステムの設計者には広く知られていることである。
テム・プロセツサ、即ちCPUと、与えられたすべての
数字式の協働プロセツサと、プロセツサ・サポート・チ
ツプの中にあり、また、I/Oバス、即ち、付加的なバ
ス52は、アダプタ・カードの中にあり、そして、プレ
ーナI/Oバス69は、XDバスとしても知られている
バスである。これらの3つのバスのインターフエース仕
様は、他の2つのバスのいずれにも異なつていること
は、ATバスの仕様で仕事をしているコンピユータ・シ
ステムの設計者には広く知られていることである。
【0015】ATバス、または、ISAバスのアーキテ
クチヤについての上述の背景の下にある従来のATバス
を有するDMAチツプの対話を図2を参照して以下に説
明する。このATバスは、インテル社によつて市販され
ている8237型の2つのDMAチツプを使用してい
る。8ビツトDMAチツプ100は、DMAチヤネル0
乃至3に接続された8ビツトの周辺装置のためのDMA
仲裁回路及びDMAコントローラの両方を含んでいる。
16ビツトDMAチツプ102は、4本の16ビツトD
MAチヤネル4乃至7のためのDMA仲裁回路及びDM
Aコントローラの両方を含んでいる。DMAチヤネル
5、6及び7は、16ビツトの周辺装置に接続すること
ができる。DMAチヤネル4は、DMAサイクルが要求
された時に、マイクロプロセツサとDMA100及びD
MA102との通信の際にDMAチツプ100及びDM
Aチツプ102をカスケード接続するために用いられて
いる。
クチヤについての上述の背景の下にある従来のATバス
を有するDMAチツプの対話を図2を参照して以下に説
明する。このATバスは、インテル社によつて市販され
ている8237型の2つのDMAチツプを使用してい
る。8ビツトDMAチツプ100は、DMAチヤネル0
乃至3に接続された8ビツトの周辺装置のためのDMA
仲裁回路及びDMAコントローラの両方を含んでいる。
16ビツトDMAチツプ102は、4本の16ビツトD
MAチヤネル4乃至7のためのDMA仲裁回路及びDM
Aコントローラの両方を含んでいる。DMAチヤネル
5、6及び7は、16ビツトの周辺装置に接続すること
ができる。DMAチヤネル4は、DMAサイクルが要求
された時に、マイクロプロセツサとDMA100及びD
MA102との通信の際にDMAチツプ100及びDM
Aチツプ102をカスケード接続するために用いられて
いる。
【0016】各DMAチヤネルは「DMA要求(DR
Q)」ライン及び「DMA承認(DACK)」ラインを
含んでいる。DMAチヤネル0乃至3は、DMA100
の中のDRQ0ライン乃至DRQ3ラインに対応してお
り、他方、DMAチヤネル5、6及び7は、DMAチツ
プ102の中のDRQ1乃至DRQ3ラインに対応して
いる。DMAチツプ102の中のラインDRQ0及びD
ACK0(DMAチヤネル4)は、DMAチツプ100
の中の「要求保留(HRQ)」及び「承認保留(HLD
A)」ラインを接続することによつてDMAチツプ10
0及び102をカスケード接続するのに使用される。こ
れらのDMAチツプの中の最も高い優先度を持つチヤネ
ルは、DRQ0及びDACK0なので、DMAチツプ1
02におけるDRQ0のDMAサイクルの間の、DMA
チツプ100からの要求は、最高の優先度を獲得する。
これを換言すれば、DMAチヤネル0乃至3は、DMA
チヤネル5乃至7よりも高い優先性を持つていることを
意味している。
Q)」ライン及び「DMA承認(DACK)」ラインを
含んでいる。DMAチヤネル0乃至3は、DMA100
の中のDRQ0ライン乃至DRQ3ラインに対応してお
り、他方、DMAチヤネル5、6及び7は、DMAチツ
プ102の中のDRQ1乃至DRQ3ラインに対応して
いる。DMAチツプ102の中のラインDRQ0及びD
ACK0(DMAチヤネル4)は、DMAチツプ100
の中の「要求保留(HRQ)」及び「承認保留(HLD
A)」ラインを接続することによつてDMAチツプ10
0及び102をカスケード接続するのに使用される。こ
れらのDMAチツプの中の最も高い優先度を持つチヤネ
ルは、DRQ0及びDACK0なので、DMAチツプ1
02におけるDRQ0のDMAサイクルの間の、DMA
チツプ100からの要求は、最高の優先度を獲得する。
これを換言すれば、DMAチヤネル0乃至3は、DMA
チヤネル5乃至7よりも高い優先性を持つていることを
意味している。
【0017】動作の1例として、DMAチヤネル5の1
6ビツトの装置が、マスタDMAチツプ102の中のD
RQ1ラインに信号を入力することによつてDMA動作
を要求したものと仮定する。若し、その装置がマスタD
MAチツプ中のDRQライン上の他の要求の間の仲裁に
勝つたならば、そのDMAチツプは、データを転送する
ために、データ・バス104及びアドレス・バス106
の使用と関連した装置を使用する。DMAチツプ102
は、HRQライン108を介してマイクロプロセツサ3
2からのDMAサイクルを要求する。マイクロプロセツ
サが要求を与えた時、それは、HLDAライン110を
介して信号を送る。次に、DMAチツプはチヤネル5の
ラインに接続された装置によつて要求された「直接メモ
リ・アクセス」を遂行する。
6ビツトの装置が、マスタDMAチツプ102の中のD
RQ1ラインに信号を入力することによつてDMA動作
を要求したものと仮定する。若し、その装置がマスタD
MAチツプ中のDRQライン上の他の要求の間の仲裁に
勝つたならば、そのDMAチツプは、データを転送する
ために、データ・バス104及びアドレス・バス106
の使用と関連した装置を使用する。DMAチツプ102
は、HRQライン108を介してマイクロプロセツサ3
2からのDMAサイクルを要求する。マイクロプロセツ
サが要求を与えた時、それは、HLDAライン110を
介して信号を送る。次に、DMAチツプはチヤネル5の
ラインに接続された装置によつて要求された「直接メモ
リ・アクセス」を遂行する。
【0018】例えば、若し、DMAチヤネル2に接続さ
れた8ビツトの装置がDMA動作を要求したならば、そ
れは、スレーブDMAチツプ100中のDRQ2ライン
上に要求を発生する。若し、その装置がスレーブDMA
チツプ中のDRQライン上の他の要求の間の仲裁に勝つ
たならば、スレーブDMAチツプ100は、HRQライ
ン112を介してマスタDMAチツプ102からのDM
Aサイクルを要求する。このHRQは、DMAチツプ1
02のDRQ0(DMAチヤネル4)上に受け取られ
る。DRQ0ラインは、マスタDMAチツプの中で最高
の優先度を持つているから、DMAチツプ102は、H
RQ信号ライン108を介してマイクロプロセツサ32
からのDMAサイクルを要求する。マイクロプロセツサ
は、DMAチツプ102においてHLDA信号ラインを
介して要求を与える。DMAチツプ102は、HLDA
ライン114を介してDMAチツプ100にその要求を
与える。若し、DMAチヤネル2がスレーブDMAチツ
プ100の中のDRQライン上の他の要求の間の仲裁に
勝つたならば、DMAチツプ100は、データを転送す
るために、データ・バス104及びアドレス・バス10
6を使用して、チヤネル2に接続された8ビツトの装置
を使用する。
れた8ビツトの装置がDMA動作を要求したならば、そ
れは、スレーブDMAチツプ100中のDRQ2ライン
上に要求を発生する。若し、その装置がスレーブDMA
チツプ中のDRQライン上の他の要求の間の仲裁に勝つ
たならば、スレーブDMAチツプ100は、HRQライ
ン112を介してマスタDMAチツプ102からのDM
Aサイクルを要求する。このHRQは、DMAチツプ1
02のDRQ0(DMAチヤネル4)上に受け取られ
る。DRQ0ラインは、マスタDMAチツプの中で最高
の優先度を持つているから、DMAチツプ102は、H
RQ信号ライン108を介してマイクロプロセツサ32
からのDMAサイクルを要求する。マイクロプロセツサ
は、DMAチツプ102においてHLDA信号ラインを
介して要求を与える。DMAチツプ102は、HLDA
ライン114を介してDMAチツプ100にその要求を
与える。若し、DMAチヤネル2がスレーブDMAチツ
プ100の中のDRQライン上の他の要求の間の仲裁に
勝つたならば、DMAチツプ100は、データを転送す
るために、データ・バス104及びアドレス・バス10
6を使用して、チヤネル2に接続された8ビツトの装置
を使用する。
【0019】DMAチツプ100及び102は、データ
転送の間でデータをバツフアしない。データは、1つの
装置によつて16ビツトのデータ・バス104上に単純
に入力され、そして、読み取り/書き込みサイクルによ
つて他の装置に与えられる。読み取り/書き込みサイク
ルの間で装置のアドレスは、そのデータ転送において、
8ビツトの装置が活動しているか、或は、16ビツトの
装置が活動しているかに従つて、DMAチツプ100
か、または102のうちの1つのチツプによつて制御さ
れる。
転送の間でデータをバツフアしない。データは、1つの
装置によつて16ビツトのデータ・バス104上に単純
に入力され、そして、読み取り/書き込みサイクルによ
つて他の装置に与えられる。読み取り/書き込みサイク
ルの間で装置のアドレスは、そのデータ転送において、
8ビツトの装置が活動しているか、或は、16ビツトの
装置が活動しているかに従つて、DMAチツプ100
か、または102のうちの1つのチツプによつて制御さ
れる。
【0020】若し、8ビツトの装置が活動しているなら
ば、アドレスはDMAチツプ100とマイクロプロセツ
サ32から来る。アドレスは24ビツト長である。アド
レス・ビツト0乃至7は、ビツトA0乃至A7としてD
MAチツプ100の中のレジスタにストアされる。各チ
ヤネルに1つのレジスタがあるから各装置に1つのレジ
スタがある。アドレス・ビツト8乃至15は、データ・
ビツトD0乃至D7としてDMAチツプ100中のレジ
スタに、同じようにストアされる。アドレス・ビツトと
同じように、各チヤネルに対してデータ・レジスタがあ
る。D0乃至D7ビツトは、「アドレス付勢(AE
N)」信号がライン118上に与えられ、そして「アド
レス・ストローブ(ADSTB)」信号がライン120
に与えられた時に、ラツチ・レジスタ116の中にロー
ドされる。このようにして、DMAチツプ100からの
D0乃至D7のビツトは、ラツチ・レジスタ116にお
いてアドレス・ビツトA8乃至A15になる。
ば、アドレスはDMAチツプ100とマイクロプロセツ
サ32から来る。アドレスは24ビツト長である。アド
レス・ビツト0乃至7は、ビツトA0乃至A7としてD
MAチツプ100の中のレジスタにストアされる。各チ
ヤネルに1つのレジスタがあるから各装置に1つのレジ
スタがある。アドレス・ビツト8乃至15は、データ・
ビツトD0乃至D7としてDMAチツプ100中のレジ
スタに、同じようにストアされる。アドレス・ビツトと
同じように、各チヤネルに対してデータ・レジスタがあ
る。D0乃至D7ビツトは、「アドレス付勢(AE
N)」信号がライン118上に与えられ、そして「アド
レス・ストローブ(ADSTB)」信号がライン120
に与えられた時に、ラツチ・レジスタ116の中にロー
ドされる。このようにして、DMAチツプ100からの
D0乃至D7のビツトは、ラツチ・レジスタ116にお
いてアドレス・ビツトA8乃至A15になる。
【0021】アドレス・ビツトA16乃至A23は、デ
ータ・バス104を経てマイクロプロセツサ32によつ
てページ・レジスタ122に与えられる。これらの8個
のビツトは、データ転送動作の始めに1度だけ与えられ
る。その後、毎ページ当り64k個のアドレス空間内で
データ転送が行なわれ、この場合、ページ・アドレス
は、A16乃至A23によつて決められ、そして、ペー
ジ内のバイト・アドレスは、A0乃至A15によつて決
められる。
ータ・バス104を経てマイクロプロセツサ32によつ
てページ・レジスタ122に与えられる。これらの8個
のビツトは、データ転送動作の始めに1度だけ与えられ
る。その後、毎ページ当り64k個のアドレス空間内で
データ転送が行なわれ、この場合、ページ・アドレス
は、A16乃至A23によつて決められ、そして、ペー
ジ内のバイト・アドレスは、A0乃至A15によつて決
められる。
【0022】若し、16ビツトの装置が活動していない
ならば、アドレスは、DMAチツプ102とマイクロプ
ロセツサ32から来る。アドレスは24ビツト長であ
る。アドレス・ビツト0乃至7は、ビツトA1乃至A8
として(A0乃至A7ではなく)DMAチツプ102の
中のレジスタ中にストアされる。アドレスA0は、常
に、0と見做される。このことは、ATバスを2バイト
のデータ転送として使用させ、そして、後述するよう
に、64k個乃至128k個のページ・アドレス空間に
拡張する。各チヤネルに対して1つのレジスタがあり、
従つて、各装置にも1つのレジスタがある。上述と同様
に、アドレス・ビツト9乃至16は、DMAチツプ10
0の中のレジスタにストアされるが、しかし、データ・
ビツトD0乃至D7としてストアされる。同様に、各チ
ヤネルに対してデータ・レジスタがある。D0乃至D7
ビツトは、「アドレス付勢(AEN)」信号がライン1
26に与えられ、かつ、「アドレス・ストローブ(AD
STB)」信号がライン128に与えられた時に、ラツ
チ・レジスタ124の中にロードされる。このようにし
て、DMAチツプ100からのD0乃至D7ビツトが、
ラツチ・レジスタ116の中のアドレス・ビツトA9乃
至A16になる。
ならば、アドレスは、DMAチツプ102とマイクロプ
ロセツサ32から来る。アドレスは24ビツト長であ
る。アドレス・ビツト0乃至7は、ビツトA1乃至A8
として(A0乃至A7ではなく)DMAチツプ102の
中のレジスタ中にストアされる。アドレスA0は、常
に、0と見做される。このことは、ATバスを2バイト
のデータ転送として使用させ、そして、後述するよう
に、64k個乃至128k個のページ・アドレス空間に
拡張する。各チヤネルに対して1つのレジスタがあり、
従つて、各装置にも1つのレジスタがある。上述と同様
に、アドレス・ビツト9乃至16は、DMAチツプ10
0の中のレジスタにストアされるが、しかし、データ・
ビツトD0乃至D7としてストアされる。同様に、各チ
ヤネルに対してデータ・レジスタがある。D0乃至D7
ビツトは、「アドレス付勢(AEN)」信号がライン1
26に与えられ、かつ、「アドレス・ストローブ(AD
STB)」信号がライン128に与えられた時に、ラツ
チ・レジスタ124の中にロードされる。このようにし
て、DMAチツプ100からのD0乃至D7ビツトが、
ラツチ・レジスタ116の中のアドレス・ビツトA9乃
至A16になる。
【0023】アドレス・ビツトA17乃至A23は、マ
イクロプロセツサ32によつてデータ・バス104を介
してページ・レジスタ122に与えられる。これらの7
個のビツトは、データ転送の始めに一度に与えられる。
その後、データ転送は、128k個のページ・アドレス
空間の中で行なわれ、この場合、ページ・アドレスは、
A17乃至A23により決められ、ページ中のバイト・
アドレスは、A1乃至A16によつて決められる。ペー
ジ・レジスタ122からのアドレス・ビツトA16は、
ゲート130によつて阻止される。DMAチツプ100
が不活性のためライン118上のAEN信号が無いか
ら、ゲート130は禁止される。
イクロプロセツサ32によつてデータ・バス104を介
してページ・レジスタ122に与えられる。これらの7
個のビツトは、データ転送の始めに一度に与えられる。
その後、データ転送は、128k個のページ・アドレス
空間の中で行なわれ、この場合、ページ・アドレスは、
A17乃至A23により決められ、ページ中のバイト・
アドレスは、A1乃至A16によつて決められる。ペー
ジ・レジスタ122からのアドレス・ビツトA16は、
ゲート130によつて阻止される。DMAチツプ100
が不活性のためライン118上のAEN信号が無いか
ら、ゲート130は禁止される。
【0024】本発明の良好な実施例が図3に示されてい
る。この実施例におけるDMAチツプとATバスとの間
の対話は、DMAチヤネル5、6及び7が8ビツトDM
Aチヤネルとして動作しているのか、あるいは、16ビ
ツトDMAチヤネルとして動作しているのかを、システ
ムが選択できるように変更されている。システムのDM
Aチヤネルの制御レジスタ132は、DMAチヤネル
5、6及び7に対して、8ビツト・モードか、16ビツ
ト・モードのビツト、即ち、選択ビツトをストアしてい
る。各チヤネルに対するこのモード・ビツトは、システ
ムPOSTプログラム・ルーチン中の書き込みコマンド
によつてセツトされるのが好ましい。POSTルーチン
は、コンピユータの電源が投入された時に実行される
「パワー・オン・セルフ・テスト(電源投入時の自己テ
スト)」のルーチンである。DMAチヤネル5乃至7の
ための8/16ビツト・モードを選択するモード・ビツ
トは、他のルーチンと共に書き込むことができるが、P
OSTルーチンは、システムが構成される時に行なわれ
るのが望ましい。
る。この実施例におけるDMAチツプとATバスとの間
の対話は、DMAチヤネル5、6及び7が8ビツトDM
Aチヤネルとして動作しているのか、あるいは、16ビ
ツトDMAチヤネルとして動作しているのかを、システ
ムが選択できるように変更されている。システムのDM
Aチヤネルの制御レジスタ132は、DMAチヤネル
5、6及び7に対して、8ビツト・モードか、16ビツ
ト・モードのビツト、即ち、選択ビツトをストアしてい
る。各チヤネルに対するこのモード・ビツトは、システ
ムPOSTプログラム・ルーチン中の書き込みコマンド
によつてセツトされるのが好ましい。POSTルーチン
は、コンピユータの電源が投入された時に実行される
「パワー・オン・セルフ・テスト(電源投入時の自己テ
スト)」のルーチンである。DMAチヤネル5乃至7の
ための8/16ビツト・モードを選択するモード・ビツ
トは、他のルーチンと共に書き込むことができるが、P
OSTルーチンは、システムが構成される時に行なわれ
るのが望ましい。
【0025】チヤネルが活性になつた時にチヤネルが8
ビツト・チヤネルか、または、16ビツト・チヤネルと
して動作するかを選択するために、モード・ビツトは、
3つの16ビツトDMAチヤネルの各々に対するモード
・ビツトが書き込まれた後に読み取ることができる。D
MAチツプ102によつて与えられた16ビツトDMA
チヤネルから8ビツト・チヤネルに切り換えるために、
以下の動作が取られなければならない。即ち、これらの
動作は、(1)ページ・レジスタ122からのアドレス
・ビツトは、128k個のページ・アドレスではなく、
64k個のページ・アドレスでなければならないように
する動作と、(2)DMAチツプ102からのアドレス
・ビツトは、アドレスA1乃至A16からの各ワード
(2バイト)ではなく、アドレスA0乃至A15からの
各バイトをアドレスしなければならないようにする動作
である。
ビツト・チヤネルか、または、16ビツト・チヤネルと
して動作するかを選択するために、モード・ビツトは、
3つの16ビツトDMAチヤネルの各々に対するモード
・ビツトが書き込まれた後に読み取ることができる。D
MAチツプ102によつて与えられた16ビツトDMA
チヤネルから8ビツト・チヤネルに切り換えるために、
以下の動作が取られなければならない。即ち、これらの
動作は、(1)ページ・レジスタ122からのアドレス
・ビツトは、128k個のページ・アドレスではなく、
64k個のページ・アドレスでなければならないように
する動作と、(2)DMAチツプ102からのアドレス
・ビツトは、アドレスA1乃至A16からの各ワード
(2バイト)ではなく、アドレスA0乃至A15からの
各バイトをアドレスしなければならないようにする動作
である。
【0026】8ビツト・モードの信号が与えられた時、
DMAチツプ102により用いられるページのサイズを
変更するために、DMAチツプ102から、ライン12
6上の「アドレス付勢(AEN)」信号がゲート130
を付勢するために使用され、これによりページ・レジス
タ122からアドレス・バス106にA16のアドレス
・ビツトを通過させる。このAEN信号は、8ビツト・
モードの信号が活性化されたDMAチヤネルの制御レジ
スタ132から与えられた場合にのみアンド・ゲート1
34により通過される。8ビツトAEN信号は、DMA
チツプ102が8ビツトDMAコントローラとして使用
可能である時にDMAチツプ102から来るか、あるい
は、DMAチツプ100から来るかの二通りの場合があ
るので、オア・ゲート136が設けられている。
DMAチツプ102により用いられるページのサイズを
変更するために、DMAチツプ102から、ライン12
6上の「アドレス付勢(AEN)」信号がゲート130
を付勢するために使用され、これによりページ・レジス
タ122からアドレス・バス106にA16のアドレス
・ビツトを通過させる。このAEN信号は、8ビツト・
モードの信号が活性化されたDMAチヤネルの制御レジ
スタ132から与えられた場合にのみアンド・ゲート1
34により通過される。8ビツトAEN信号は、DMA
チツプ102が8ビツトDMAコントローラとして使用
可能である時にDMAチツプ102から来るか、あるい
は、DMAチツプ100から来るかの二通りの場合があ
るので、オア・ゲート136が設けられている。
【0027】DMAチツプ102によつて使用されるペ
ージのサイズを、128k個(16ビツト・モード)の
ストレージ空間に変更するために、16ビツト・モード
のビツトは、活動しているDMAチヤネルの制御レジス
タ132から読み取られる。16ビツト・モードの信号
は、アンド・ゲート134を付勢しないから、DMAチ
ツプ102からのAEN信号は、ゲート130を付勢し
ない。従つて、ページ・レジスタ122からのアドレス
・ビツトA17乃至A23だけが使用される。これを換
言すれば、128k個のストレージ空間でページ・アド
レス指定が行なわれると言うことである。
ージのサイズを、128k個(16ビツト・モード)の
ストレージ空間に変更するために、16ビツト・モード
のビツトは、活動しているDMAチヤネルの制御レジス
タ132から読み取られる。16ビツト・モードの信号
は、アンド・ゲート134を付勢しないから、DMAチ
ツプ102からのAEN信号は、ゲート130を付勢し
ない。従つて、ページ・レジスタ122からのアドレス
・ビツトA17乃至A23だけが使用される。これを換
言すれば、128k個のストレージ空間でページ・アド
レス指定が行なわれると言うことである。
【0028】2バイト・アドレス空間の間隔から1バイ
ト・アドレス空間の間隔へ変更するために、セレクタ1
38が与えられている。セレクタ138は、16ビツト
・モードにおいて、アドレス・ビツトA1乃至A8とし
てDMAチツプ102からアドレス・ビツトA0乃至A
7を選択し、かつ、アドレス・ビツトA9乃至A16と
してラツチ・レジスタ124の中のD0乃至D7を選択
するスイツチング・マトリツクスである。8ビツト・モ
ードにおいて、セレクタ138は、DMAチツプ102
からのアドレス・ビツトA0乃至A7がA0乃至A7で
あり、ラツチ・レジスタ124からのライン上のD0乃
至D7がアドレス・ビツトA8乃至A15であるように
アドレス・ラインを切り換える。8ビツト/16ビツト
・モードの選択信号ライン140は、活動しているDM
Aチヤネルの制御レジスタ132から読み取られる8ビ
ツト/16ビツト・モードのビツトである。
ト・アドレス空間の間隔へ変更するために、セレクタ1
38が与えられている。セレクタ138は、16ビツト
・モードにおいて、アドレス・ビツトA1乃至A8とし
てDMAチツプ102からアドレス・ビツトA0乃至A
7を選択し、かつ、アドレス・ビツトA9乃至A16と
してラツチ・レジスタ124の中のD0乃至D7を選択
するスイツチング・マトリツクスである。8ビツト・モ
ードにおいて、セレクタ138は、DMAチツプ102
からのアドレス・ビツトA0乃至A7がA0乃至A7で
あり、ラツチ・レジスタ124からのライン上のD0乃
至D7がアドレス・ビツトA8乃至A15であるように
アドレス・ラインを切り換える。8ビツト/16ビツト
・モードの選択信号ライン140は、活動しているDM
Aチヤネルの制御レジスタ132から読み取られる8ビ
ツト/16ビツト・モードのビツトである。
【0029】
【発明の効果】本発明の利点は、ユーザが必要とすれ
ば、ユーザは、7本の8ビツトDMAチヤネルを持つた
ISAバスを有するパーソナル・コンピユータ・システ
ムに再構成することができる。更に、若し、システムの
ハードウエアが必要とするならば、8ビツトDMAチヤ
ネルに変換された3本の16ビツトDMAチヤネルを容
易に16ビツト・チヤネルに再構成することができる。
ば、ユーザは、7本の8ビツトDMAチヤネルを持つた
ISAバスを有するパーソナル・コンピユータ・システ
ムに再構成することができる。更に、若し、システムの
ハードウエアが必要とするならば、8ビツトDMAチヤ
ネルに変換された3本の16ビツトDMAチヤネルを容
易に16ビツト・チヤネルに再構成することができる。
【図1】ATバス・アーキテクチヤ、あるいは、ISA
バス・アーキテクチヤを含むパーソナル・コンピユータ
の模式的なブロツク図である。
バス・アーキテクチヤを含むパーソナル・コンピユータ
の模式的なブロツク図である。
【図2】従来のDMA装置とATバスとの間の対話を説
明するためのブロツク図である。
明するためのブロツク図である。
【図3】DMA装置とATバスとの間で8ビツト/16
ビツトの対話を選択可能にした本発明の実施例を示す図
である。
ビツトの対話を選択可能にした本発明の実施例を示す図
である。
32 マイクロ・プロセツサ 34 CPUのローカル・バス 35 バス制御タイミング・ユニツト 38 ランダム・アクセス・メモリ 36 メモリ制御ユニツト 41 キヤツシユ・メモリ 42、51、68 バツフア 44 システム・バス 48 DMAユニツト 52 付加的なバス 54 I/Oスロツト 56 デイスケツト・アダプタ 64 読取専用メモリ 69 プレーナI/Oバス(DXバス) 70 デイスプレイ・アダプタ 84 割込みコントローラ 100 8ビツトDMAチツプ(スレーブ) 102 16ビツトDMAチツプ(マスタ) 104 データ・バス 106 アドレス・バス 108、112 要求保留(HRQ)信号ライン 110、114 承認保留(HLDA)信号ライン 118、126 アドレス付勢(AEN)信号ライン 116、124 ラツチ・レジスタ 120、128 アドレス・ストローブ(ADSTB)
信号ライン 122 ページ・レジスタ 132 DMAチヤネルの制御レジスタ 138 セレクタ 140 8ビツト/16ビツトの選択信号のライン
信号ライン 122 ページ・レジスタ 132 DMAチヤネルの制御レジスタ 138 セレクタ 140 8ビツト/16ビツトの選択信号のライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・ピー・フォコ アメリカ合衆国 フロリダ州 ボカ・ラト ン レッド・ベイ・ロード 21570 (72)発明者 デニス・エル・モエラー アメリカ合衆国 フロリダ州 ボカ・ラト ン ローズウッド サークル 7430
Claims (8)
- 【請求項1】 8ビツト及び16ビツトDMAチヤネル
の両方を有するパーソナル・コンピユータ中における装
置であつて、16ビツトDMAチヤネルから8ビツトD
MAチヤネルに選択的に変換する装置において、 16ビツトDMAチヤネルに対して8ビツト/16ビツ
ト・モードの信号をストアするためのストレージ手段
と、 上記DMAチヤネルに対してストアされたモード信号に
応答することによつて、若し、モード信号が8ビツト・
モードであれば、64k個のストレージ空間をアドレス
し、かつ、若し、モード信号が16ビツト・モードであ
れば、128k個のストレージ空間をアドレスするため
のページ・アドレス手段と、 上記DMAチヤネルに対してストアされたモード信号に
応答することによつて、若し、モード信号が8ビツト・
モードであるならば、1バイト間隔の64k個のストレ
ージ空間をアドレスし、かつ、若し、モード信号が16
ビツト・モードであるならば、2バイト間隔の128k
個のストレージ空間をアドレスするためのバイト・アド
レス手段とからなるDMAチヤネルの変換装置。 - 【請求項2】 上記バイト・アドレス手段は、 16個のアドレス・ビツトを与えるDMA手段と、 8ビツト・モードにおいてストアされたモード信号に応
答することによつて、最低位の16個のアドレス・ビツ
トによりストレージ空間をアドレスするために、上記D
MA情報からの16個のアドレス・ビツトを切り換える
選択手段を含み、上記16個のアドレス・ビツトは、上
記ページ・アドレス手段によつて与えられたページ・ア
ドレス中の64k個のストレージ空間中の1バイト・ア
ドレスを定めることと、 最低位の17個のビツトによりストレージ空間をアドレ
スするために、上記選択手段は、16ビツト・モードに
おいてストアされたモード信号に応答して、上記DMA
手段からの16個のアドレス・ビツトを切り換えること
と、上記最低位の17個のビツトは常に0であり、従つ
て、上記ページ・アドレス手段によつて与えられたペー
ジ・アドレス中の128k個のストレージ空間中の2バ
イト・ワード・アドレスを定めることとを含むことを特
徴とする請求項1に記載のDMAチヤネルの変換装置。 - 【請求項3】 上記ページ・アドレス手段は、 17番目のアドレス・ビツト(A16)及びそれ以上の
順番で開始するストレージ空間をアドレスするためのペ
ージ・レジスタ手段と、 8ビツト・モードにおいてストアされたモードに応答す
ることによつて、ページ・アドレス中の最低位ビツトと
して17番目のアドレス・ビツトを通過するためのゲー
ト手段と、 上記ゲート手段は、16ビツト・モードにおいてストア
されたモードに応答して、ページ・アドレス中の最低位
ビツトとして17番目のアドレス・ビツトの通過を禁止
し、これにより、18番目のビツト(A17)がページ
・アドレス中の最低位ビツトになることとを含むことを
特徴とする請求項2に記載のDMAチヤネルの変換装
置。 - 【請求項4】 複数個のストレージ手段を含むことと、
該ストレージ手段の各々は、一対にされた16ビツトD
MAチヤネルのための8ビツト/16ビツト・モードの
信号をストアするために、上記16ビツトDMAチヤネ
ルの1つと一対にされ、これにより、各16ビツトDM
Aチヤネルは、上記ページ・アドレス指定手段及び上記
バイト・アドレス指定手段によつて8ビツトDMAチヤ
ネルに変換されることとを含むことを特徴とする請求項
1に記載のDMAチヤネルの変換装置。 - 【請求項5】 ATバス・アーキテクチヤか、またはI
SAバス・アーキテクチヤを有するパーソナル・コンピ
ユータ・システム中の装置であつて、16ビツトDMA
チヤネルとしての動作と、8ビツトDMAチヤネルとし
ての動作との間で16ビツトDMAチヤネルを選択的に
切り換えるための装置において、 16ビツトDMAチヤネルの1つ、または、それ以上の
チヤネルのために8ビツト/16ビツト・モードのビツ
トをストアするためのレジスタ手段と、 16ビツト・モードのビツトに応答して、各アドレスに
おいて2バイトのアドレス空間により64k個のアドレ
スを指定するための6ビツトDMA制御手段と、 上記DMA制御手段と16ビツト・モードのビツトとに
応答して、64k個のストレージ空間のアドレスを禁止
し、かつ、128ストレージ空間のアドレスを付勢する
ためのページ付け手段と、 上記DMA制御手段は、上記レジスタ手段中にストアさ
れた8ビツト・モードのビツトに応答して、各アドレス
中の1バイトのストレージ空間により64k個のアドレ
スを指定することと、 上記ページ手段は、上記制御手段と8ビツト・モードの
ビツトとに応答して、64k個のストレージ空間のアド
レスを付勢し、かつ、128k個のストレージ空間のア
ドレスの指定を禁止することとを含むことを特徴とする
DMAチヤネルの切り換え装置。 - 【請求項6】 上記DMA制御手段は、 8個のアドレス・ビツトを与えるDMAアドレス・レジ
スタ手段と、 16個のアドレス・ビツトが与えられるように、付加的
な8個のアドレス・ビツトを与えるDMAデータ・レジ
スタ手段と、 最低位の16個のビツトでストレージ空間をアドレスす
るために、8ビツト・モードのビツトに応答して、上記
DMAレジスタ手段の両方から16個のアドレス・ビツ
トを切り換えるためのセレクタ手段を含むことと、上記
16個のビツトは、上記ページ・アドレス手段により与
えられたページ・アドレスにおける64k個のストレー
ジ空間中の1バイト・アドレスを定めることと、 上記セレクタ手段は、16ビツト・モードのビツトに応
答して、上記DMAレジスタ手段の両方から16個のア
ドレス・ビツトを切り換え、これにより、低位の17個
のビツトでストレージ空間をアドレスすることと、最低
位のビツトは、常に、0であり、従つて、上記ページ・
アドレス手段によつて与えられたページ・アドレスにお
ける128k個のストレージ空間中の2バイト・ワード
のアドレスを決めることとを含むことを特徴とする請求
項5に記載のDMAチヤネルの切り換え装置。 - 【請求項7】 上記ページ付け手段は、 17番目のアドレス・ビツト(A16)及びそれ以上高
いアドレス・ビツトで開始するストレージ空間をアドレ
スするページ・レジスタ手段と、 8ビツト・モードのビツト及び16ビツト・モードのビ
ツトに応答して、ページ・アドレス中の最低位ビツトと
して17番目のアドレス・ビツトを通過するためのゲー
ト手段と、 上記ゲート手段は、16ビツト・モードのビツトに応答
して、ページ・アドレス中の最低位ビツトとしての17
番目のアドレス・ビツトの通過を禁止し、これにより、
18番目のビツト(A17)がページ・アドレス中の最
低位ビツトになることとを含むことを特徴とする請求項
6に記載のDMAチヤネルの切り換え装置。 - 【請求項8】 8ビツト、または、16ビツトの周辺装
置に接続するために設計された「AT」、または「IS
A」バス・アーキテクチヤを有するパーソナル・コンピ
ユータ・システム中にあるDMAサイクルを実行するD
MAチヤネル装置において、 8ビツトの周辺装置に応答して、64k個のバイト・ス
トレージ空間内の1バイト・アドレス空間の間隔におい
て8ビツト・データ転送を制御する8ビツトDMAコン
トローラと、 16ビツトの周辺装置に応答して、128k個のバイト
・ストレージ空間内の2バイト・アドレス空間の間隔に
おいて16ビツト・データ転送を制御する16ビツトD
MAコントローラと、 上記DMAコントローラの内のただ1つが各DMAサイ
クルにおいて活動していることと、 活動中の8ビツトDMAコントローラに応答して、64
k個のバイト・ストレージ空間を有する各ページにより
ページとしてストレージ空間をアドレスするページ・レ
ジスタ手段と、 上記ページ・レジスタは、128個のバイト・ストレー
ジを有する各ページをページとしてストレージ空間をア
ドレスするために、不活性の8ビツトDMAコントロー
ラに応答することと、 8ビツト/16ビツト・モードのビツトをストアするた
めの制御レジスタと、 上記16ビツトDMAコントローラは、上記制御レジス
タからの8ビツト・モードのビツトと、8ビツトの周辺
装置に応答して、64k個のバイト・ストレージ空間内
の1バイト・アドレス空間において8ビツトDMAデー
タ転送を制御することと、 上記ページ・レジスタは、上記制御レジスタからの8ビ
ツト・モードのビツトと、活動中の16ビツトDMAコ
ントローラとに応答して、64k個のバイト・ストレー
ジ空間を有する各ページによりページとしてストレージ
空間をアドレスすることとを含むDMAチヤネル装置。
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