JP4489454B2 - 半導体集積回路 - Google Patents
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Description
対応するバス幅の内部データ信号に変換する。アドレス制御ユニットは、コントローラから出力される内部アドレス信号のうち所定数(固定値)のビットをモード信号に応じて選択し、外部メモリをアクセスするために、選択したビットで構成されるアドレス信号を外部アドレス信号として外部メモリに出力する。具体的には、アドレス制御ユニットは、外部データ信号のバス幅がモード信号に応じて順次増加されるときに、内部アドレス信号のうち上位側のビットを順次選択する。
号の論理値をハードウエアだけでなく、ソフトウエアによっても設定できる。例えば、モード信号の初期値をハードウエアによりモード端子に供給し、必要に応じてバス幅切替レジスタに保持された初期値をソフトウエアにより書き換えることで、ユーザフレンドリなメモリシステムを構築できる。
力する。バス幅切替レジスタ20は、内部アドレスバスIAおよび内部データバスIDに接続されており、メモリマップトI/Oとして割り当てられている。このため、CPUコア10が内部アドレスバスIAにバス幅切替レジスタ20を示すアドレス信号および内部書き込み信号IWRXを出力し、内部データバスIDに所定の値(書き換えデータ)を出力することで、バス幅切替レジスタ20に保持されている値は書き換えられる。また、CPUコア10は、試験モード中等に、内部読み出し信号IRDXを出力し、内部アドレスバスIAにバス幅切替レジスタ20を示すアドレスを出力することで、バス幅切替レジスタ20に保持されている値(バス幅の設定値)を内部データバスIAを介して読み出すことができる。バス幅切替レジスタ20に保持される論理値は、CPUコア10により書き換えられるまで、モード端子に供給されるモード信号MD1−0に応じて設定される。
D1−0は、外部データ信号DTのバス幅(2のm乗ビット)を示す信号である。モード信号MD1−0の論理が”00”、”01”、”10”、”11”のとき、ロジックLSIは、1つのアドレスで、1バイト、2バイト、4バイト、8バイトのデータをそれぞれ読み書きする。
ートし、16ビット単位で読み出し動作を実行する。また、CPUコア10は、SRAMにデータを書き込むときに、書き込み信号WR0X、WR1Xの少なくともいずれかをアサートする。書き込み動作は、書き込み信号WR0X、WR1Xの一方がアサートされたときに、8ビット単位で実行され、書き込み信号WR0X、WR1Xの両方が同時にアサートされたときに、16ビット単位で実行される。
きる。さらに、アクセス可能な外部メモリの容量を増加できる。
信号SEL1が高レベルのとき、内部アドレス信号IAD1を選択し、選択した信号を外部アドレス信号ADD1として出力する。
さらに、この実施形態では、モード端子MDにより、モード信号MD1−0の論理値をロジックLSIの外部から容易に設定できる。
(付記1)
外部メモリをアクセスするための内部アドレス信号を出力するコントローラと、
複数のデータ端子のうち所定数をモード信号に応じて有効にし、有効なデータ端子を介して前記外部メモリに対して外部データ信号を入出力するとともに、前記外部データ信号
を前記コントローラに対して入出力するために、前記外部データ信号を前記コントローラに対応するバス幅の内部データ信号に変換するデータ制御ユニットと、
前記内部アドレス信号のうち連続する所定数(固定値)のビットを前記モード信号に応じて選択し、選択したビットで構成されるアドレス信号を外部アドレス信号として前記外部メモリに出力するアドレス制御ユニットとを備え、
前記アドレス制御ユニットは、前記外部データ信号のバス幅が前記モード信号に応じて順次増加するときに、前記内部アドレス信号のうち上位側のビットを順次選択することを特徴とする半導体集積回路。
付記1記載の半導体集積回路において、
前記モード信号は、前記外部データ信号のバス幅(2のm乗ビット)を示す信号であり、
前記アドレス制御ユニットは、前記内部アドレス信号の連続するnビットを選択し、前記”m”が1増加する毎に、選択する前記内部アドレス信号のビット群を1ビットずつ上位にずらすことを特徴とする半導体集積回路。
(付記3)
付記2記載の半導体集積回路において、
連続する複数ビットの前記内部アドレス信号のいずれかを前記モード信号に応じて選択し、前記外部アドレス信号のビットにそれぞれ対応する複数のセレクタを備えていることを特徴とする半導体集積回路。
付記3記載の半導体集積回路において、
前記外部アドレス信号のビットが互いに隣接する前記セレクタが受ける前記内部アドレス信号のビットの一部は、重複していることを特徴とする半導体集積回路。
(付記5)
付記1記載の半導体集積回路において、
前記モード信号は、前記外部データ信号のバス幅(2のm乗ビット)を示す信号であり、
前記アドレス制御ユニットは、前記内部アドレス信号の連続するnビット(固定値)を選択し、前記nビットは、前記内部アドレス信号の所定のビットを常に前記外部アドレス信号として出力する固定ビットと、前記内部アドレス信号の互いに異なるビットのいずれかを前記モード信号に応じて選択し、選択したビットを前記外部アドレス信号として出力する可変ビットとで構成され、前記”m”が1増加する毎に、前記可変ビットの下位側ビットを前記固定ビットの最上位ビットに連続する上位側ビットに切り替えることを特徴とする半導体集積回路。
付記5記載の半導体集積回路において、
前記外部アドレス信号の下位側のビットにそれぞれ対応し、2ビットの前記内部アドレス信号のいずれかを前記モード信号に応じて選択する少なくとも一つのセレクタを備えていることを特徴とする半導体集積回路。
(付記7)
付記6記載の半導体集積回路において、
各セレクタは、前記固定ビットより下位側のビットと前記固定ビットより上位側のビットとを受けることを特徴とする半導体集積回路。
付記1記載の半導体集積回路において、
前記モード信号が示す論理値を保持するバス幅切替レジスタと、
前記バス幅切替レジスタに保持される論理値を前記コントローラにより書き換えるために、前記コントローラから出力される書き換えデータを前記バス幅切替レジスタに伝達するデータバスとを備え、
前記アドレス制御ユニットおよび前記データ制御ユニットは、前記バス幅切替レジスタに保持されている論理値に応じて動作することを特徴とする半導体集積回路。
(付記9)
付記8記載の半導体集積回路において、
前記モード信号を半導体集積回路の外部から受けるモード端子を備え、
前記バス幅切替レジスタに保持される論理値は、前記コントローラにより書き換えられるまで前記モード端子に供給される前記モード信号に応じて設定されることを特徴とする半導体集積回路。
付記8記載の半導体集積回路において、
前記バス幅切替レジスタに保持される論理値を前記コントローラにより読み出すために、前記論理値を前記コントローラに伝達するデータバスを備えていることを特徴とする半導体集積回路。
(付記11)
付記8記載の半導体集積回路において、
所定の論理値が予めプログラムされ、この論理値に応じて前記モード信号を出力するプログラム回路を備え、
前記バス幅切替レジスタに保持される論理値は、前記コントローラにより書き換えられるまで前記プログラム回路から出力される前記モード信号に応じて設定されることを特徴とする半導体集積回路。
付記1記載の半導体集積回路において、
前記モード信号を半導体集積回路の外部から受けるモード端子を備えていることを特徴とする半導体集積回路。
(付記13)
付記1記載の半導体集積回路において、
所定の論理値が予めプログラムされ、この論理値に応じて前記モード信号を出力するプログラム回路を備えていることを特徴とする半導体集積回路。
20、20C バス幅切替レジスタ
20D ヒューズ回路
30、30A アドレス制御ユニット
40 データ制御ユニット
42 切替デコーダ
44 セレクタ
46 切替デコーダ
48 セレクタ
50、52、54、56 SRAM
ADD 外部アドレス信号
DT0−63 外部データ信号
IA0−14 内部アドレス信号
ID0−31 内部データ信号
IMD0−1 内部モード信号
RDX 読み出し信号
WR0X−WR3X 書き込み信号
Claims (10)
- 外部メモリをアクセスするための内部アドレス信号を出力するコントローラと、
複数のデータ端子のうち所定数をモード信号に応じて有効にし、有効なデータ端子を介して前記外部メモリに対して外部データ信号を入出力するとともに、前記外部データ信号を前記コントローラに対して入出力するために、前記外部データ信号を前記コントローラに対応するバス幅の内部データ信号に変換するデータ制御ユニットと、
前記内部アドレス信号のうち連続する所定数(固定値)のビットを前記モード信号に応じて選択し、選択したビットで構成されるアドレス信号を外部アドレス信号として前記外部メモリに出力するアドレス制御ユニットとを備え、
前記アドレス制御ユニットは、前記外部データ信号のバス幅が前記モード信号に応じて順次増加するときに、前記内部アドレス信号のうち上位側のビットを順次選択することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記モード信号は、前記外部データ信号のバス幅(2のm乗ビット)を示す信号であり、
前記アドレス制御ユニットは、前記内部アドレス信号の連続するnビットを選択し、前記”m”が1増加する毎に、選択する前記内部アドレス信号のビット群を1ビットずつ上位にずらすことを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
連続する複数ビットの前記内部アドレス信号のいずれかを前記モード信号に応じて選択し、前記外部アドレス信号のビットにそれぞれ対応する複数のセレクタを備えていることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記モード信号は、前記外部データ信号のバス幅(2のm乗ビット)を示す信号であり、
前記アドレス制御ユニットは、前記内部アドレス信号の連続するnビット(固定値)を選択し、前記nビットは、前記内部アドレス信号の所定のビットを常に前記外部アドレス信号として出力する固定ビットと、前記内部アドレス信号の互いに異なるビットのいずれかを前記モード信号に応じて選択し、選択したビットを前記外部アドレス信号として出力する可変ビットとで構成され、前記”m”が1増加する毎に、前記可変ビットの下位側ビットを前記固定ビットの最上位ビットに連続する上位側ビットに切り替えることを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記外部アドレス信号の下位側のビットにそれぞれ対応し、2ビットの前記内部アドレス信号のいずれかを前記モード信号に応じて選択する少なくとも一つのセレクタを備えていることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記モード信号が示す論理値を保持するバス幅切替レジスタと、
前記バス幅切替レジスタに保持される論理値を前記コントローラにより書き換えるために、前記コントローラから出力される書き換えデータを前記バス幅切替レジスタに伝達するデータバスとを備え、
前記アドレス制御ユニットおよび前記データ制御ユニットは、前記バス幅切替レジスタに保持されている論理値に応じて動作することを特徴とする半導体集積回路。 - 請求項6記載の半導体集積回路において、
前記モード信号を半導体集積回路の外部から受けるモード端子を備え、
前記バス幅切替レジスタに保持される論理値は、前記コントローラにより書き換えられるまで前記モード端子に供給される前記モード信号に応じて設定されることを特徴とする半導体集積回路。 - 請求項6記載の半導体集積回路において、
所定の論理値が予めプログラムされ、この論理値に応じて前記モード信号を出力するプログラム回路を備え、
前記バス幅切替レジスタに保持される論理値は、前記コントローラにより書き換えられるまで前記プログラム回路から出力される前記モード信号に応じて設定されることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記モード信号を半導体集積回路の外部から受けるモード端子を備えていることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
所定の論理値が予めプログラムされ、この論理値に応じて前記モード信号を出力するプログラム回路を備えていることを特徴とする半導体集積回路。
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---|---|---|---|---|
WO2006013498A1 (en) * | 2004-07-30 | 2006-02-09 | Koninklijke Philips Electronics N.V. | Data processing device adaptable to variable external memory size and endianess |
US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
US7483422B2 (en) * | 2005-02-10 | 2009-01-27 | International Business Machines Corporation | Data processing system, method and interconnect fabric for selective link information allocation in a data processing system |
KR100706801B1 (ko) * | 2006-01-04 | 2007-04-12 | 삼성전자주식회사 | 멀티 프로세서 시스템 및 그것의 데이터 전송 방법 |
US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
KR100805836B1 (ko) * | 2006-07-26 | 2008-02-21 | 삼성전자주식회사 | 버스 폭 설정 장치, 디스플레이 장치 그리고 버스 폭 설정방법 |
EP2143107B1 (en) * | 2007-04-12 | 2017-03-22 | Rambus Inc. | Memory system with point-to-point request interconnect |
WO2009089301A1 (en) * | 2008-01-07 | 2009-07-16 | Rambus Inc. | Variable-width memory module and buffer |
JP5437312B2 (ja) | 2011-05-31 | 2014-03-12 | 日産自動車株式会社 | 電力変換装置 |
US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
US9588570B2 (en) | 2013-04-30 | 2017-03-07 | Samsung Electronics Co., Ltd. | Apparatus and method for adjusting bandwidth |
JP2015053095A (ja) * | 2013-09-09 | 2015-03-19 | ソニー株式会社 | メモリ、メモリシステムおよびメモリの制御方法 |
CN105630713A (zh) * | 2014-11-03 | 2016-06-01 | 江苏绿扬电子仪器集团有限公司 | 实现逻辑波形数据存储的方法 |
US11093416B1 (en) * | 2020-03-20 | 2021-08-17 | Qualcomm Intelligent Solutions, Inc | Memory system supporting programmable selective access to subsets of parallel-arranged memory chips for efficient memory accesses |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05210572A (ja) * | 1992-01-30 | 1993-08-20 | Casio Comput Co Ltd | メモリ制御装置 |
JPH09231131A (ja) * | 1996-02-23 | 1997-09-05 | Oki Electric Ind Co Ltd | データ幅可変メモリ |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4656620A (en) * | 1984-09-19 | 1987-04-07 | Itt Corporation | Apparatus for obtaining reduced pin count packaging and methods |
JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
JPS62256145A (ja) | 1986-04-30 | 1987-11-07 | Mitsubishi Electric Corp | メモリ空間の制御方法 |
JP2504206B2 (ja) * | 1989-07-27 | 1996-06-05 | 三菱電機株式会社 | バスコントロ―ラ |
US5473758A (en) * | 1992-08-31 | 1995-12-05 | Microchip Technology Incorporated | System having input output pins shifting between programming mode and normal mode to program memory without dedicating input output pins for programming mode |
JP3369227B2 (ja) * | 1992-11-09 | 2003-01-20 | 株式会社東芝 | プロセッサ |
EP0601715A1 (en) * | 1992-12-11 | 1994-06-15 | National Semiconductor Corporation | Bus of CPU core optimized for accessing on-chip memory devices |
JP3454294B2 (ja) * | 1994-06-20 | 2003-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプル・バス情報処理システム及びブリッジ回路 |
US5761455A (en) * | 1995-02-06 | 1998-06-02 | Cpu Technology, Inc. | Dynamic bus reconfiguration logic |
JP3104621B2 (ja) * | 1996-07-04 | 2000-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
US6108726A (en) * | 1996-09-13 | 2000-08-22 | Advanced Micro Devices. Inc. | Reducing the pin count within a switching element through the use of a multiplexer |
US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
US5911053A (en) * | 1996-09-30 | 1999-06-08 | Intel Corporation | Method and apparatus for changing data transfer widths in a computer system |
US6226736B1 (en) * | 1997-03-10 | 2001-05-01 | Philips Semiconductors, Inc. | Microprocessor configuration arrangement for selecting an external bus width |
US6020760A (en) * | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
US5936953A (en) * | 1997-12-18 | 1999-08-10 | Raytheon Company | Multi-mode, multi-channel communication bus |
KR100265362B1 (ko) * | 1997-12-30 | 2000-09-15 | 김영환 | 직병렬 방식을 이용한 마이크로프로세서의 데이터송수신 방법 |
US6057705A (en) * | 1998-05-28 | 2000-05-02 | Microchip Technology Incorporated | Programmable pin designation for semiconductor devices |
US6055594A (en) * | 1998-08-24 | 2000-04-25 | 3Com Corporation | Byte accessible memory interface using reduced memory control pin count |
US6262594B1 (en) * | 1999-11-05 | 2001-07-17 | Ati International, Srl | Apparatus and method for configurable use of groups of pads of a system on chip |
US6581115B1 (en) * | 1999-11-09 | 2003-06-17 | International Business Machines Corporation | Data processing system with configurable memory bus and scalability ports |
WO2001044967A1 (en) * | 1999-12-14 | 2001-06-21 | Fujitsu Limited | Multiprocessor system |
US6515506B1 (en) * | 2000-05-03 | 2003-02-04 | Marvell International, Ltd. | Circuit for reducing pin count of a semiconductor chip and method for configuring the chip |
JP2002157212A (ja) * | 2000-11-17 | 2002-05-31 | Hitachi Ltd | 情報処理システム並びに携帯用電子機器および情報処理装置 |
JP2003223412A (ja) * | 2002-01-30 | 2003-08-08 | Oki Electric Ind Co Ltd | 半導体集積回路 |
US6970013B1 (en) * | 2002-03-01 | 2005-11-29 | Xilinx, Inc | Variable data width converter |
-
2004
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05210572A (ja) * | 1992-01-30 | 1993-08-20 | Casio Comput Co Ltd | メモリ制御装置 |
JPH09231131A (ja) * | 1996-02-23 | 1997-09-05 | Oki Electric Ind Co Ltd | データ幅可変メモリ |
Also Published As
Publication number | Publication date |
---|---|
JP2005228205A (ja) | 2005-08-25 |
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US20050182885A1 (en) | 2005-08-18 |
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