JP2004087027A - アクセス回路 - Google Patents
アクセス回路 Download PDFInfo
- Publication number
- JP2004087027A JP2004087027A JP2002248716A JP2002248716A JP2004087027A JP 2004087027 A JP2004087027 A JP 2004087027A JP 2002248716 A JP2002248716 A JP 2002248716A JP 2002248716 A JP2002248716 A JP 2002248716A JP 2004087027 A JP2004087027 A JP 2004087027A
- Authority
- JP
- Japan
- Prior art keywords
- data
- access
- access circuit
- signal
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Memory System (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Information Transfer Systems (AREA)
Abstract
【課題】外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することのできるアクセス回路を提供する。
【解決手段】制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。そして、アドレスデコーダ１１０にてデコードされた上記アクセスデータ量に基づき、リクエスト発生部１３０では、このデータ量にてアクセスを指示するリクエスト信号を出力する。そして、メモリインターフェース１４０では、ＳＤＲＡＭ１０にアクセスするデータの先頭のアドレスが外部から指定されると、この指定されたアドレスからリクエスト信号の指示に応じたアクセスデータ量にてＳＤＲＡＭ１０にアクセスする。
【選択図】 図１
【解決手段】制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。そして、アドレスデコーダ１１０にてデコードされた上記アクセスデータ量に基づき、リクエスト発生部１３０では、このデータ量にてアクセスを指示するリクエスト信号を出力する。そして、メモリインターフェース１４０では、ＳＤＲＡＭ１０にアクセスするデータの先頭のアドレスが外部から指定されると、この指定されたアドレスからリクエスト信号の指示に応じたアクセスデータ量にてＳＤＲＡＭ１０にアクセスする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、外部からの指令に応じてバッファメモリとの間でデータの読み出し及び書込みを行うアクセス回路に関する。
【０００２】
【従来の技術】
図５に、従来のＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）の記録再生装置におけるアクセス回路及びその周辺の回路を示す。図５において制御ユニット２００は、当該記録再生装置内にあって、その各部を制御するマイクロコンピュータである。また、バッファＲＡＭ２１０は、ＤＶＤに記録されたデータや同ＤＶＤから再生されたデータを一旦記憶するメモリである。そして、アクセス回路２２０は、制御ユニット２００がバッファＲＡＭ２１０に記憶されているデータを取り込んだり、あるいは同制御ユニット２００がバッファＲＡＭ２１０に記憶されているデータを直接書き換えたりする際、バッファＲＡＭ２１０へのアクセスを仲介する回路である。
【０００３】
ここで、制御ユニット２００がバッファＲＡＭへのアクセスを所望するデータの先頭のアドレスを指定すると、アクセス回路２２０は、この指定された先頭のアドレスから１ワード分のバッファＲＡＭ２１０のデータ記憶領域にアクセスする。このようにアクセス回路２２０を仲介することで、制御ユニット２００は、データの書込み又は読み出しを指定すると共に先頭のアドレスを指定することで、バッファＲＡＭ２１０へアクセスすることができるようになる。
【０００４】
【発明が解決しようとする課題】
ところで、上記アクセス回路２２０にあっては、バッファＲＡＭ２１０へアクセスするデータ量が固定されているために、制御ユニット２００及びバッファＲＡＭ２１０間のアクセスに際しての所要時間が以下に例示するように長期化する問題があった。
【０００５】
例えば、制御ユニット２００が１バイトだけデータを書き換えたいときには、次のようにすることとなる。まず、バッファＲＡＭ２１０から一旦１ワード分のデータを読み出し、次に、この読み出されたデータのうちの１バイト分のデータのみを書き換える。そして、この書き換えられた１バイト分のデータと読み出されたデータのうち書き換えられなかった１バイト分のデータとからなる１ワード分のデータをバッファＲＡＭ２１０に書き込む。このように、上記アクセス回路２２０にあっては、１バイト分のデータを書き込む際にはこれを直接行う代わりに、制御ユニット２００にて１バイト分のデータの書き換えを行わなくてはならず、アクセスに時間のロスが生じることとなる。
【０００６】
また、制御ユニット２００が２ワード連続してアクセスする場合には、制御ユニット２００は１ワードアクセスする毎にアクセス回路２２０を介してアクセスを所望するデータの先頭のアドレスを指定することとなる。このため、アクセスを所望する２ワード分のデータがバッファＲＡＭ２１０の連続したデータの記録領域に記録されている場合であれ、アドレスを指定し直さなければならならず、ここでも時間のロスが生じる。
【０００７】
なお、上記ＤＶＤの記録再生装置におけるアクセス回路に限らず、外部からの指示に応じてバッファメモリにアクセスするアクセス回路においては、こうした実情も概ね共通したものとなっている。
【０００８】
本発明はこうした実情に鑑みてなされたものであり、その目的は、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することのできるアクセス回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、バッファメモリとの間でデータの読み出し及び書込みを行うアクセス回路において、当該アクセス回路の動作クロックの１周期にバッファメモリへアクセスするアクセスデータ量として、予め設定された所定の複数のアクセスデータ量のうちの外部から指定されたアクセスデータ量にてアクセスを指示するリクエスト信号を出力するリクエスト発生部と、前記バッファメモリにアクセスするデータの先頭のアドレスが外部から指定されると、この指定されたアドレスから前記リクエスト信号の指示に応じたアクセスデータ量にて前記バッファメモリにアクセスするメモリインターフェースとを備えることで、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することを可能とする。
【００１０】
【発明の実施の形態】
以下、本発明にかかるアクセス回路をＤＶＤの記録再生装置内のアクセス回路に適用した一実施形態について、図面を参照しつつ説明する。
【００１１】
図１は、本実施形態にかかるアクセス回路及びその周辺の回路の構成を示すブロック図である。
図１に示すＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０は、ＤＶＤ（図示略）に記録するデータや、ＤＶＤからの再生データを記憶するバッファメモリである。また、制御ユニット２０は、当該データ記録再生装置内にあって、その各部を制御するマイクロコンピュータである。更に、アクセス回路１００は、制御ユニット２０の指示に従ってＳＤＲＡＭ１０へアクセスし、制御ユニット２０及びＳＤＲＡＭ１０間のデータの書込み及び読み出しを仲介する回路である。
【００１２】
上記制御ユニット２０とアクセス回路１００との間では、１バイト（８ビット）を単位としてディジタルデータのやりとりが行われる。このため、上記制御ユニット２０及びアクセス回路１００間には、データの授受を行う信号線として８本の信号線が設けられている。一方、アクセス回路１００とＳＤＲＡＭ１０との間では、１ワード（１６ビット）を単位としてデータのやりとりが行われる。このため、上記アクセス回路１００及びＳＤＲＡＭ１０間には、データの授受を行う信号線として１６本の信号線が設けられている。
【００１３】
そして、アクセス回路１００では、制御ユニット２０から出力されるアドレスデータに応じてＳＤＲＡＭ１０の所定のメモリセル又は当該アクセス回路１００内の所定のレジスタのいずれかが指定されたときに、この指定された箇所へアクセスしてデータの読み出し又は書込みを行う。すなわち、リードストローブ信号が取り込まれるかライトストローブ信号が取り込まれるかに応じて上記指定された箇所へアクセスしてデータの読み出し又は書込みを行う。ちなみに、本実施形態のアクセス回路１００は、ＳＤＲＡＭ１０へのアクセスデータ量として、１バイト、１ワード、２ワードのいずれかが制御ユニット２０によって指定できるようになっている。そして、上記リードストローブ信号及びライトストローブ信号は、上記アクセスデータ量に応じて各別の信号となっている。詳しくは、上記リードストローブ信号及びライトストローブ信号はいずれも、上記アクセスデータ量が１バイトのときは１個のパルスからなる信号であり、上記アクセスデータ量が１ワードのときは２個のパルスからなる信号であり、上記アクセスデータ量が２ワードのときは４個のパルスからなる信号である。
【００１４】
以下、上記アクセス回路１００について、更に説明する。
アドレスデコーダ１１０は、制御ユニット２０から供給される上記アドレスデータをデコードし、これに応じて当該アクセス回路１００内の対応するレジスタ（ここでは、図示略）やＳＤＲＡＭ１０の対応するメモリセルを指定する回路である。こうしたアクセスを行うべく、アドレスデコーダ１１０は、上記アドレスデータをデコードし、ＳＤＲＡＭ１０へのアクセスデータ量を示すデータ単位指定信号を信号線Ｌ１〜Ｌ３に出力する。すなわち、上記アドレスデータのうち、特定ビットには、ＳＤＲＡＭ１０へのアクセスデータ量を指定する情報が割り当てられており、これをデコードすることによってデータ単位指定信号が生成される。
【００１５】
そして、アドレスデコーダ１１０は、例えば、データ単位指定信号として、３ビットが割り当てられ、通常、上記信号線Ｌ１〜Ｌ３に論理「Ｈ」の信号を出力している。そして、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として１バイトを示している場合には、信号線Ｌ１に論理「Ｌ」の信号を出力する。また、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として１ワードを示している場合には、信号線Ｌ２に論理「Ｌ」の信号を出力する。更に、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として２ワードを示している場合には、信号線Ｌ３に論理「Ｌ」の信号を出力する。
【００１６】
一方、ラッチ部１２０は、上記アドレスデコーダ１１０から出力されるデータ単位指定信号に応答して論理「Ｈ」をラッチし、指定されたアクセスデータ量に対応したイネーブル信号を出力する。具体的には、アドレスデコーダ１１０のデコードするアクセスデータ量が１バイト、１ワード、２ワードであるときに、それぞれ、ｂｙｔｅイネーブル信号、１ｗｏｒｄイネーブル信号、２ｗｏｒｄイネーブル信号をそれぞれ立ち上げる。
【００１７】
詳しくは、このラッチ部１２０は、次のような構成を有する。すなわち、フリップフロップ１２１は、対応する信号線Ｌ１に出力される信号を入力クロックとし、それ以外の信号線Ｌ２、Ｌ３に出力される信号の論理積信号（ＡＮＤ回路１２４の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記ｂｙｔｅイネーブル信号として出力する。また、フリップフロップ１２２は、対応する信号線Ｌ２に出力される信号を入力クロックとし、それ以外の信号線Ｌ１、Ｌ３に出力される信号の論理積信号（ＡＮＤ回路１２５の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記１ｗｏｒｄイネーブル信号として出力する。更に、フリップフロップ１２３は、対応する信号線Ｌ３に出力される信号を入力クロックとし、それ以外の信号線Ｌ１、Ｌ２に出力される信号の論理積信号（ＡＮＤ回路１２６の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記２ｗｏｒｄイネーブル信号として出力する。
【００１８】
リクエスト発生部１３０は、上記ラッチ部１２０から出力されるイネーブル信号に基づいて対応するアクセスデータ量にてアクセスを指示するリクエスト信号をメモリインターフェース１４０に出力する。すなわち、上記ラッチ部１２０から出力される信号がｂｙｔｅイネーブル信号であるときには、リクエスト発生部１３０は、ｂｙｔｅリクエスト信号をメモリインターフェース１４０に出力する。また、上記ラッチ部１２０から出力される信号が１ｗｏｒｄイネーブル信号であるときには、リクエスト発生部１３０は、１ｗｏｒｄリクエスト信号をメモリインターフェース１４０に出力する。更に、上記ラッチ部１２０から出力される信号が２ｗｏｒｄイネーブル信号であるときには、リクエスト発生部１３０は、２ｗｏｒｄリクエスト信号をメモリインターフェース１４０に出力する。
【００１９】
メモリインターフェース１４０は、アクセス回路１００の他の回路とＳＤＲＡＭ１０との間のデータのやりとりを仲介する。詳しくは、アクセス回路１００の他の回路から２ワード（３２ビット）を単位としてデータの授受を行うと共に、ＳＤＲＡＭ１０との間で１ワード（１６ビット）を単位としてデータの授受を行う。また、メモリインターフェース１４０は、アドレスデコーダ１１０からの指定に応じた先頭アドレスをＳＤＲＡＭ１０に出力すると共に、アドレスデータ量の指定に応じたデータ量制御信号をＳＤＲＡＭ１０に出力する。ちなみに、このメモリインターフェース１４０及びＳＤＲＡＭ１０間でのデータの転送に用いられるクロックは、アクセス回路１００の動作クロック（アクセス回路１００のメモリインターフェース１４０以外の回路の動作クロック）の２倍の周波数となっている。
【００２０】
このような構成により、メモリインターフェース１４０は、ＳＤＲＡＭ１０に対して、データ及びアクセスアドレスの転送を行うと共に、アクセスの際のデータ量を指示する。すなわち、ＳＤＲＡＭ１０との間でのアクセスデータ量として２ワードが指示（ラッチ部１２０から２ｗｏｒｄイネーブル信号が出力）されたときには、アクセス回路１００の動作クロックの１周期の間に１６ビットのデータの転送を２回行う。また、アクセスデータ量として１ワードが指示（ラッチ部１２０から１ｗｏｒｄイネーブル信号が出力）されたときには、上記動作クロックの１周期の間に１６ビットのデータの転送を１回行う。すなわち、アクセス回路１００の動作クロックの１周期は、メモリインターフェース１４０とＳＤＲＡＭ１０との間でデータの転送に用いられるクロックの２周期に対応するのであるが、このうちの１クロックのみを利用してデータの転送を行う。更に、アクセスデータ量として１バイトが指示（ラッチ部１２０からｂｙｔｅイネーブル信号が出力）されたときにも、上記動作クロックの１周期の間に１６ビットのデータの転送を１回行う。詳しくは、１６ビットのデータのうち、対象８ビットについては、ＳＤＲＡＭへの書き込みデータが割り当てられ、残りの８ビットについては、メモリインターフェース１４０にて適当な値が割り当てられる。そして、対象８ビットのデータ及び適当な値の８ビットからなる１６ビットのデータを受けるＳＤＲＡＭ１０では、対象８ビットのデータだけを所定のアドレスに書き込むように動作する。尚、以上のようなアクセスデータ量の指定は、ライトデータに対してのみ行われるものであり、リードデータは常に２ワード単位で授受される。
【００２１】
また、メモリインターフェース１４０は、当該データ記録再生装置内の他の回路によるＳＤＲＡＭ１０へのアクセスをも仲介する。このため、他の回路によってＳＤＲＡＭ１０へのアクセスが占有されている期間は、リクエスト発生部１３０から上記リクエスト信号が出力されたとしても、直ちにこの指令に応じることができないことがある。このため、メモリインターフェース１４０では、このような場合、上記指示に応じることができるようになるまで、アクノレッジ信号を立ち上げず、これに応じて、リクエスト発生部１３０がｗａｉｔ信号を出力する。このｗａｉｔ信号は、制御ユニット２０に対しＳＤＲＡＭ１０へのアクセスの指示を一時保留とする旨を通知する信号であると共に、ＳＤＲＡＭ１０へ新たなアクセスの指示を出さないように制御ユニット２０に指示する信号でもある。
【００２２】
そして、メモリインターフェース１４０では、上記指示に応じることができるようになるとその旨をリクエスト発生部１３０に対し通知する。この通知は、指定されるアクセスデータ量に対応し、１バイトのアクセスが指示されているときには、ｂｙｔｅアクノレッジ信号をリクエスト発生部１３０に出力する。また、１ワードのアクセスが指示されているときには、１ｗｏｒｄアクノレッジ信号をリクエスト発生部１３０に出力する。更に、２ワードのアクセスを指示されているときには、２ｗｏｒｄアクノレッジ信号をリクエスト発生部１３０に出力する。
【００２３】
３２―８ビット変換部１５０は、メモリインターフェース１４０から転送される２ワード（３２ビット）のデータを１バイト（８ビット）毎の４つのデータに分割しこれを制御ユニット２０に順次転送する。図２に、この３２―８ビット変換部１５０の構成を示す。
【００２４】
同図２に示すように、この３２―８ビット変換部１５０において、３２個のフリップフロップ１５１は、メモリインターフェース１４０から出力される３２ビットのデータをそれぞれラッチする。詳しくは、メモリインターフェース１４０から出力されるリードタイミング信号を各フリップフロップ１５１のクロック入力端子に受け、これに同期して、そのデータ端子に入力されるリードデータをラッチする。
【００２５】
マルチプレクサ１５２は、上記各フリップフロップ１５１に入力される３２ビットのデータのうちの、最上位の８ビットのデータ、上位９ビット目から１６ビット目のデータ、上位１７ビット目から２４ビット目のデータ、及び最下位８ビットのデータのいずれかを選択的に出力する。これらの切替については、アドレスデコーダ１１０から出力されるセレクト信号により行われる。
【００２６】
トライステートバッファ１５４は、リードストローブ信号に基づきマルチプレクサ１５２の出力を制御ユニット２０へ出力する。
上述したように、リードストローブ信号はＳＤＲＡＭ１０から読み出されるデータ量に応じてそのパルス数が設定された信号である。このため、ＳＤＲＡＭ１０から読み出されるデータ量が１バイトである場合には、リードストローブ信号のパルスに同期して１度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。また、ＳＤＲＡＭ１０から読み出されるデータ量が１ｗｏｒｄである場合には、リードストローブ信号のパルスに同期して２度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。更に、ＳＤＲＡＭ１０から読み出されるデータ量が２ワードである場合には、リードストローブ信号のパルスに同期して４度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。
【００２７】
８−３２ビット変換部１６０は、制御ユニット２０から転送される１バイト（８ビット）のデータを１バイト（８ビット）〜２ワード（３２ビット）のデータに変換してメモリインターフェース１４０に転送する回路である。図３に、この８−３２ビット変換部１６０の構成を示す。
【００２８】
この８−３２ビット変換部１６０は、制御ユニット２０から転送されてきた８ビットのデータの各ビットデータに対応して、４つのフリップフロップが直列接続されたものを８個（フリップフロップ１６１〜１６８）備えている。ここで、フリップフロップ１６１ｄ〜１６８ｄは、上位１ビット〜８ビット目までのデータをラッチし、フリップフロップ１６１ｃ〜１６８ｃは、上位９ビット〜１６ビット目までのデータをラッチする。また、フリップフロップ１６１ｂ〜１６８ｂは、上位１７ビット〜２４ビット目までのデータをラッチし、フリップフロップ１６１ａ〜１６８ａは、上位２５ビット〜３２ビット目までのデータをラッチする。これら直列接続された各フリップフロップ１６１〜１６８は、ライトストローブ信号を入力クロックとし、この入力クロックに同期して入力側の各フリップフロップ１６１ａ〜１６８ａからデータを取り込むとともに、このデータを後段のフリップフロップにシフトさせていく。
【００２９】
上述したように、ライトストローブ信号はＳＤＲＡＭ１０へアクセスするデータ量に応じてそのパルス数が設定された信号である。このため、ＳＤＲＡＭ１０へアクセスするデータ量が１バイトである場合には、リードストローブ信号のパルスに同期して１度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。また、ＳＤＲＡＭ１０へアクセスするデータ量が１ワードである場合には、リードストローブ信号のパルスに同期して２度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。このため、転送されたデータのうちフリップフロップ１６１ｂ〜１６８ｂに上位８ビットのデータが、またフリップフロップ１６１ａ〜１６８ａに下位８ビットのデータがそれぞれ保持されることとなる。更に、ＳＤＲＡＭ１０へアクセスするデータ量が１ワードである場合には、リードストローブ信号のパルスに同期して４度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。このため、フリップフロップ１６１ｄ〜１６８ｄからフリップフロップ１６１ａ〜１６８ａに、上位８ビット目までのデータ、上位９ビット目から１６ビット目までのデータ、上位１７ビット目から上位２４ビット目までのデータ、下位８ビットのデータがそれぞれ保持されることとなる。
【００３０】
続いて、このような構成を有するアクセス回路１００によるＳＤＲＡＭ１０へのアクセス動作について説明する。図４は、アクセス動作を説明するタイミングチャートである。ここでは、前回、アクセスデータ量として１バイトのデータ量が指定されており、今回、アクセスデータ量として１ワードのデータ量が指定される場合について例示する。
【００３１】
図４（ａ）〜図４（ｃ）に示すように、上記アドレスデコーダ１１０から先の図１に示した信号線Ｌ１〜Ｌ３に対し、通常論理「Ｈ」の信号が出力されている。そして、制御ユニット２０から出力されるアドレスデータが１ワードのアクセスデータ量を指定するものである場合、図４（ｂ）に示すように信号線Ｌ２に論理「Ｌ」の信号が出力される。そして、この信号線Ｌ２に出力される論理「Ｌ」の信号の立ち下がりに同期して先の図１に示したフリップフロップ１２１から出力される１ｂｙｔｅイネーブル信号が立ち下げられる（図４（ｄ））。また、この信号線Ｌ２に出力される論理「Ｌ」の信号の立ち上がりに同期して先の図１に示したフリップフロップ１２２から出力される１ｗｏｒｄイネーブル信号が立ち上げられる（図４（ｅ））。
【００３２】
これにより、リクエスト発生部１３０では、リードストローブ信号又はライトストローブ信号の待機状態となる。そして、図４（ｈ）に例示するように、例えばライトストローブ信号が入力されると、リクエスト発生部１３０では、このライトストローブ信号のパルス数をカウントし、これが１ｗｏｒｄイネーブル信号に対応した数である「２」となると１ｗｏｒｄリクエスト信号を出力する（図４（ｉ））。これに対し、メモリインターフェース１４０では、図４（ｋ）に例示するように、このリクエストに直ちに応じることができないときには、制御ユニット２０に対しｗａｉｔ信号を出力する。そして、上記ライトストローブ信号の指示に応じることができるようになると、メモリインターフェース１４０は図４（ｊ）に示すようにアクノレッジ信号を出力するとともに、図４（ｋ）に示すようにｗａｉｔ信号を立ち下げる。
【００３３】
そして、制御ユニット２０が更にアクセスデータ量として１ワードのデータ量を指定する場合には、アクセスの先頭を指定するアクセスアドレスデータを出力するとともに、図４（ｈ）に示すように再度ライトストローブ信号を出力する。この際、先の図１に示したラッチ部１２０内のフリップフロップにて既に１ｗｏｒｄイネーブル信号が出力保持されているために、制御ユニット２０では新たにアドレスデータにてアクセスデータ量を指定する必要はない。このため、制御ユニット２０では、ＳＤＲＡＭ１０へのアクセスにかかる処理時間を更に低減することができる。
【００３４】
以上説明した本実施形態によれば、以下のような効果が得られるようになる。
（１）アクセス回路の動作クロックの１周期にバッファメモリへアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかが外部から指定されると、このデータ量にてアクセスを指示するデータ単位指定信号を出力するアドレスデコーダを備えた。これにより、制御ユニット２０に１バイトアクセスする要求が生じたとしてもこれに適切に対処することができる。また、制御ユニット２０に２ワードアクセスする要求が生じたときに、１ワードアクセスする毎にアクセスの先頭となるアドレスを新たに指定し直すことを回避することができる。したがって、アクセスにかかる時間を好適に低減することができるようになる。
【００３５】
（２）アドレスデータを、ＳＤＲＡＭ１０の所定のメモリセル又は当該アクセス回路１００内の所定のレジスタのいずれかを指定するためのみならず、アクセスデータ量を指定するためにも利用した。これにより、制御ユニット２０がＳＤＲＡＭ１０にアクセスする際に行う処理にかかる時間を低減することができるようになる。
【００３６】
（３）アドレスデコーダによってデコードされたアクセスデータ量に関する情報をラッチするラッチ部１２０を備えた。これにより、制御ユニット２０が同一のアクセスデータ量にて複数回アクセスを指示する場合、２回目以降のアクセスデータ量についての指示を出す処理を省略することができるようになる。
【００３７】
（４）当該アクセス回路１００内においてメモリインターフェース１４０との間でデータの転送のために設けられる信号線の数を２ワードに対応させるとともに、メモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送のために設けられる信号線の数を１ワードに対応させた。更に、メモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送に用いられるクロックを、当該アクセス回路１００の動作クロックの２倍の周波数とした。これにより、アクセスデータ量を１バイト及び１ワード及び２ワードに適切に切り替えることができる。また、このようにメモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送に用いられるクロックのみを上記動作クロックよりも高い周波数とすることで、アクセス回路１００の設計に際しての要求を低減することもできる。
【００３８】
なお、上記実施形態は、以下のように変更して実施してもよい。
・メモリインターフェース（インターフェース部）を、データ記録再生装置内の他の回路のＳＤＲＡＭへのアクセスを仲介する機能を有するものとしなくてもよい。この場合、このメモリインターフェースは、アクノレッジ信号を出力する機能を有しなくてもよく、また、リクエスト発生部１３０は、ｗａｉｔ信号を出力する機能を有しなくてもよい。
【００３９】
・ラッチ部１２０の構成は、先の図１に示したものに限らない。
・また、ラッチ部を設ける代わりに、アドレスデコーダによってデコードされたアクセスデータ量についての情報を有する信号を直接リクエスト発生部に出力するようにしてもよい。
【００４０】
・アドレスデコーダにて生成されるデータ単位指定信号で指定されるアクセスデータ量にて直接メモリインターフェースがＳＤＲＡＭにアクセスするようにするなら、リクエスト発生部を設けなくてもよい。
【００４１】
・３２−８ビット変換部や８−３２ビット変換部の構成も、先の図２や図３に示したものに限らない。
・アクセスデータ量については、１バイト、１ワード、２ワードの３つからなるものに限らない。要は、アクセス回路が、外部からの指定に応じて、複数のアクセスデータ量のいずれかにてアクセスをするよう切り替える機能を有すればよい。
【００４２】
・アクセス回路のアクセス対象となるバッファメモリとしては、ＳＤＲＡＭに限らない。
・また、アクセス回路としては、ＤＶＤのデータ記録再生装置内に備えられるものに限らず、任意の光ディスクの記録装置や再生装置等、ＤＲＡＭにアクセスする回路であればよい。
【００４３】
【発明の効果】
本願発明によれば、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することができるようになる。
【図面の簡単な説明】
【図１】本実施形態にかかるアクセス回路の一実施形態の構成を示すブロック図。
【図２】同実施形態の３２−８ビット変換部の構成を示すブロック図。
【図３】同実施形態の８−３２ビット変換部の構成を示す回路図。
【図４】同実施形態において、デコードされたアクセスデータ量に基づく処理の一例を示すタイミングチャート。
【図５】従来のアクセス回路の一例を示す図。
【符号の説明】
１０…ＳＤＲＡＭ、２０…制御ユニット、１００…アクセス回路、１１０…アドレスデコーダ、１２０…ラッチ部、１３０…リクエスト発生部、１４０…メモリインターフェース、１５０…３２−８ビット変換部、１６０…８−３２ビット変換部。
【発明の属する技術分野】
本発明は、外部からの指令に応じてバッファメモリとの間でデータの読み出し及び書込みを行うアクセス回路に関する。
【０００２】
【従来の技術】
図５に、従来のＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）の記録再生装置におけるアクセス回路及びその周辺の回路を示す。図５において制御ユニット２００は、当該記録再生装置内にあって、その各部を制御するマイクロコンピュータである。また、バッファＲＡＭ２１０は、ＤＶＤに記録されたデータや同ＤＶＤから再生されたデータを一旦記憶するメモリである。そして、アクセス回路２２０は、制御ユニット２００がバッファＲＡＭ２１０に記憶されているデータを取り込んだり、あるいは同制御ユニット２００がバッファＲＡＭ２１０に記憶されているデータを直接書き換えたりする際、バッファＲＡＭ２１０へのアクセスを仲介する回路である。
【０００３】
ここで、制御ユニット２００がバッファＲＡＭへのアクセスを所望するデータの先頭のアドレスを指定すると、アクセス回路２２０は、この指定された先頭のアドレスから１ワード分のバッファＲＡＭ２１０のデータ記憶領域にアクセスする。このようにアクセス回路２２０を仲介することで、制御ユニット２００は、データの書込み又は読み出しを指定すると共に先頭のアドレスを指定することで、バッファＲＡＭ２１０へアクセスすることができるようになる。
【０００４】
【発明が解決しようとする課題】
ところで、上記アクセス回路２２０にあっては、バッファＲＡＭ２１０へアクセスするデータ量が固定されているために、制御ユニット２００及びバッファＲＡＭ２１０間のアクセスに際しての所要時間が以下に例示するように長期化する問題があった。
【０００５】
例えば、制御ユニット２００が１バイトだけデータを書き換えたいときには、次のようにすることとなる。まず、バッファＲＡＭ２１０から一旦１ワード分のデータを読み出し、次に、この読み出されたデータのうちの１バイト分のデータのみを書き換える。そして、この書き換えられた１バイト分のデータと読み出されたデータのうち書き換えられなかった１バイト分のデータとからなる１ワード分のデータをバッファＲＡＭ２１０に書き込む。このように、上記アクセス回路２２０にあっては、１バイト分のデータを書き込む際にはこれを直接行う代わりに、制御ユニット２００にて１バイト分のデータの書き換えを行わなくてはならず、アクセスに時間のロスが生じることとなる。
【０００６】
また、制御ユニット２００が２ワード連続してアクセスする場合には、制御ユニット２００は１ワードアクセスする毎にアクセス回路２２０を介してアクセスを所望するデータの先頭のアドレスを指定することとなる。このため、アクセスを所望する２ワード分のデータがバッファＲＡＭ２１０の連続したデータの記録領域に記録されている場合であれ、アドレスを指定し直さなければならならず、ここでも時間のロスが生じる。
【０００７】
なお、上記ＤＶＤの記録再生装置におけるアクセス回路に限らず、外部からの指示に応じてバッファメモリにアクセスするアクセス回路においては、こうした実情も概ね共通したものとなっている。
【０００８】
本発明はこうした実情に鑑みてなされたものであり、その目的は、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することのできるアクセス回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、バッファメモリとの間でデータの読み出し及び書込みを行うアクセス回路において、当該アクセス回路の動作クロックの１周期にバッファメモリへアクセスするアクセスデータ量として、予め設定された所定の複数のアクセスデータ量のうちの外部から指定されたアクセスデータ量にてアクセスを指示するリクエスト信号を出力するリクエスト発生部と、前記バッファメモリにアクセスするデータの先頭のアドレスが外部から指定されると、この指定されたアドレスから前記リクエスト信号の指示に応じたアクセスデータ量にて前記バッファメモリにアクセスするメモリインターフェースとを備えることで、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することを可能とする。
【００１０】
【発明の実施の形態】
以下、本発明にかかるアクセス回路をＤＶＤの記録再生装置内のアクセス回路に適用した一実施形態について、図面を参照しつつ説明する。
【００１１】
図１は、本実施形態にかかるアクセス回路及びその周辺の回路の構成を示すブロック図である。
図１に示すＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０は、ＤＶＤ（図示略）に記録するデータや、ＤＶＤからの再生データを記憶するバッファメモリである。また、制御ユニット２０は、当該データ記録再生装置内にあって、その各部を制御するマイクロコンピュータである。更に、アクセス回路１００は、制御ユニット２０の指示に従ってＳＤＲＡＭ１０へアクセスし、制御ユニット２０及びＳＤＲＡＭ１０間のデータの書込み及び読み出しを仲介する回路である。
【００１２】
上記制御ユニット２０とアクセス回路１００との間では、１バイト（８ビット）を単位としてディジタルデータのやりとりが行われる。このため、上記制御ユニット２０及びアクセス回路１００間には、データの授受を行う信号線として８本の信号線が設けられている。一方、アクセス回路１００とＳＤＲＡＭ１０との間では、１ワード（１６ビット）を単位としてデータのやりとりが行われる。このため、上記アクセス回路１００及びＳＤＲＡＭ１０間には、データの授受を行う信号線として１６本の信号線が設けられている。
【００１３】
そして、アクセス回路１００では、制御ユニット２０から出力されるアドレスデータに応じてＳＤＲＡＭ１０の所定のメモリセル又は当該アクセス回路１００内の所定のレジスタのいずれかが指定されたときに、この指定された箇所へアクセスしてデータの読み出し又は書込みを行う。すなわち、リードストローブ信号が取り込まれるかライトストローブ信号が取り込まれるかに応じて上記指定された箇所へアクセスしてデータの読み出し又は書込みを行う。ちなみに、本実施形態のアクセス回路１００は、ＳＤＲＡＭ１０へのアクセスデータ量として、１バイト、１ワード、２ワードのいずれかが制御ユニット２０によって指定できるようになっている。そして、上記リードストローブ信号及びライトストローブ信号は、上記アクセスデータ量に応じて各別の信号となっている。詳しくは、上記リードストローブ信号及びライトストローブ信号はいずれも、上記アクセスデータ量が１バイトのときは１個のパルスからなる信号であり、上記アクセスデータ量が１ワードのときは２個のパルスからなる信号であり、上記アクセスデータ量が２ワードのときは４個のパルスからなる信号である。
【００１４】
以下、上記アクセス回路１００について、更に説明する。
アドレスデコーダ１１０は、制御ユニット２０から供給される上記アドレスデータをデコードし、これに応じて当該アクセス回路１００内の対応するレジスタ（ここでは、図示略）やＳＤＲＡＭ１０の対応するメモリセルを指定する回路である。こうしたアクセスを行うべく、アドレスデコーダ１１０は、上記アドレスデータをデコードし、ＳＤＲＡＭ１０へのアクセスデータ量を示すデータ単位指定信号を信号線Ｌ１〜Ｌ３に出力する。すなわち、上記アドレスデータのうち、特定ビットには、ＳＤＲＡＭ１０へのアクセスデータ量を指定する情報が割り当てられており、これをデコードすることによってデータ単位指定信号が生成される。
【００１５】
そして、アドレスデコーダ１１０は、例えば、データ単位指定信号として、３ビットが割り当てられ、通常、上記信号線Ｌ１〜Ｌ３に論理「Ｈ」の信号を出力している。そして、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として１バイトを示している場合には、信号線Ｌ１に論理「Ｌ」の信号を出力する。また、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として１ワードを示している場合には、信号線Ｌ２に論理「Ｌ」の信号を出力する。更に、上記アドレスデータがＳＤＲＡＭ１０へのアクセスデータ量として２ワードを示している場合には、信号線Ｌ３に論理「Ｌ」の信号を出力する。
【００１６】
一方、ラッチ部１２０は、上記アドレスデコーダ１１０から出力されるデータ単位指定信号に応答して論理「Ｈ」をラッチし、指定されたアクセスデータ量に対応したイネーブル信号を出力する。具体的には、アドレスデコーダ１１０のデコードするアクセスデータ量が１バイト、１ワード、２ワードであるときに、それぞれ、ｂｙｔｅイネーブル信号、１ｗｏｒｄイネーブル信号、２ｗｏｒｄイネーブル信号をそれぞれ立ち上げる。
【００１７】
詳しくは、このラッチ部１２０は、次のような構成を有する。すなわち、フリップフロップ１２１は、対応する信号線Ｌ１に出力される信号を入力クロックとし、それ以外の信号線Ｌ２、Ｌ３に出力される信号の論理積信号（ＡＮＤ回路１２４の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記ｂｙｔｅイネーブル信号として出力する。また、フリップフロップ１２２は、対応する信号線Ｌ２に出力される信号を入力クロックとし、それ以外の信号線Ｌ１、Ｌ３に出力される信号の論理積信号（ＡＮＤ回路１２５の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記１ｗｏｒｄイネーブル信号として出力する。更に、フリップフロップ１２３は、対応する信号線Ｌ３に出力される信号を入力クロックとし、それ以外の信号線Ｌ１、Ｌ２に出力される信号の論理積信号（ＡＮＤ回路１２６の出力信号）の反転信号をリセット信号とする。そして、入力クロックの立ち上がりエッジに同期してそのデータ端子に入力されている常時論理「Ｈ」の信号を、上記２ｗｏｒｄイネーブル信号として出力する。
【００１８】
リクエスト発生部１３０は、上記ラッチ部１２０から出力されるイネーブル信号に基づいて対応するアクセスデータ量にてアクセスを指示するリクエスト信号をメモリインターフェース１４０に出力する。すなわち、上記ラッチ部１２０から出力される信号がｂｙｔｅイネーブル信号であるときには、リクエスト発生部１３０は、ｂｙｔｅリクエスト信号をメモリインターフェース１４０に出力する。また、上記ラッチ部１２０から出力される信号が１ｗｏｒｄイネーブル信号であるときには、リクエスト発生部１３０は、１ｗｏｒｄリクエスト信号をメモリインターフェース１４０に出力する。更に、上記ラッチ部１２０から出力される信号が２ｗｏｒｄイネーブル信号であるときには、リクエスト発生部１３０は、２ｗｏｒｄリクエスト信号をメモリインターフェース１４０に出力する。
【００１９】
メモリインターフェース１４０は、アクセス回路１００の他の回路とＳＤＲＡＭ１０との間のデータのやりとりを仲介する。詳しくは、アクセス回路１００の他の回路から２ワード（３２ビット）を単位としてデータの授受を行うと共に、ＳＤＲＡＭ１０との間で１ワード（１６ビット）を単位としてデータの授受を行う。また、メモリインターフェース１４０は、アドレスデコーダ１１０からの指定に応じた先頭アドレスをＳＤＲＡＭ１０に出力すると共に、アドレスデータ量の指定に応じたデータ量制御信号をＳＤＲＡＭ１０に出力する。ちなみに、このメモリインターフェース１４０及びＳＤＲＡＭ１０間でのデータの転送に用いられるクロックは、アクセス回路１００の動作クロック（アクセス回路１００のメモリインターフェース１４０以外の回路の動作クロック）の２倍の周波数となっている。
【００２０】
このような構成により、メモリインターフェース１４０は、ＳＤＲＡＭ１０に対して、データ及びアクセスアドレスの転送を行うと共に、アクセスの際のデータ量を指示する。すなわち、ＳＤＲＡＭ１０との間でのアクセスデータ量として２ワードが指示（ラッチ部１２０から２ｗｏｒｄイネーブル信号が出力）されたときには、アクセス回路１００の動作クロックの１周期の間に１６ビットのデータの転送を２回行う。また、アクセスデータ量として１ワードが指示（ラッチ部１２０から１ｗｏｒｄイネーブル信号が出力）されたときには、上記動作クロックの１周期の間に１６ビットのデータの転送を１回行う。すなわち、アクセス回路１００の動作クロックの１周期は、メモリインターフェース１４０とＳＤＲＡＭ１０との間でデータの転送に用いられるクロックの２周期に対応するのであるが、このうちの１クロックのみを利用してデータの転送を行う。更に、アクセスデータ量として１バイトが指示（ラッチ部１２０からｂｙｔｅイネーブル信号が出力）されたときにも、上記動作クロックの１周期の間に１６ビットのデータの転送を１回行う。詳しくは、１６ビットのデータのうち、対象８ビットについては、ＳＤＲＡＭへの書き込みデータが割り当てられ、残りの８ビットについては、メモリインターフェース１４０にて適当な値が割り当てられる。そして、対象８ビットのデータ及び適当な値の８ビットからなる１６ビットのデータを受けるＳＤＲＡＭ１０では、対象８ビットのデータだけを所定のアドレスに書き込むように動作する。尚、以上のようなアクセスデータ量の指定は、ライトデータに対してのみ行われるものであり、リードデータは常に２ワード単位で授受される。
【００２１】
また、メモリインターフェース１４０は、当該データ記録再生装置内の他の回路によるＳＤＲＡＭ１０へのアクセスをも仲介する。このため、他の回路によってＳＤＲＡＭ１０へのアクセスが占有されている期間は、リクエスト発生部１３０から上記リクエスト信号が出力されたとしても、直ちにこの指令に応じることができないことがある。このため、メモリインターフェース１４０では、このような場合、上記指示に応じることができるようになるまで、アクノレッジ信号を立ち上げず、これに応じて、リクエスト発生部１３０がｗａｉｔ信号を出力する。このｗａｉｔ信号は、制御ユニット２０に対しＳＤＲＡＭ１０へのアクセスの指示を一時保留とする旨を通知する信号であると共に、ＳＤＲＡＭ１０へ新たなアクセスの指示を出さないように制御ユニット２０に指示する信号でもある。
【００２２】
そして、メモリインターフェース１４０では、上記指示に応じることができるようになるとその旨をリクエスト発生部１３０に対し通知する。この通知は、指定されるアクセスデータ量に対応し、１バイトのアクセスが指示されているときには、ｂｙｔｅアクノレッジ信号をリクエスト発生部１３０に出力する。また、１ワードのアクセスが指示されているときには、１ｗｏｒｄアクノレッジ信号をリクエスト発生部１３０に出力する。更に、２ワードのアクセスを指示されているときには、２ｗｏｒｄアクノレッジ信号をリクエスト発生部１３０に出力する。
【００２３】
３２―８ビット変換部１５０は、メモリインターフェース１４０から転送される２ワード（３２ビット）のデータを１バイト（８ビット）毎の４つのデータに分割しこれを制御ユニット２０に順次転送する。図２に、この３２―８ビット変換部１５０の構成を示す。
【００２４】
同図２に示すように、この３２―８ビット変換部１５０において、３２個のフリップフロップ１５１は、メモリインターフェース１４０から出力される３２ビットのデータをそれぞれラッチする。詳しくは、メモリインターフェース１４０から出力されるリードタイミング信号を各フリップフロップ１５１のクロック入力端子に受け、これに同期して、そのデータ端子に入力されるリードデータをラッチする。
【００２５】
マルチプレクサ１５２は、上記各フリップフロップ１５１に入力される３２ビットのデータのうちの、最上位の８ビットのデータ、上位９ビット目から１６ビット目のデータ、上位１７ビット目から２４ビット目のデータ、及び最下位８ビットのデータのいずれかを選択的に出力する。これらの切替については、アドレスデコーダ１１０から出力されるセレクト信号により行われる。
【００２６】
トライステートバッファ１５４は、リードストローブ信号に基づきマルチプレクサ１５２の出力を制御ユニット２０へ出力する。
上述したように、リードストローブ信号はＳＤＲＡＭ１０から読み出されるデータ量に応じてそのパルス数が設定された信号である。このため、ＳＤＲＡＭ１０から読み出されるデータ量が１バイトである場合には、リードストローブ信号のパルスに同期して１度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。また、ＳＤＲＡＭ１０から読み出されるデータ量が１ｗｏｒｄである場合には、リードストローブ信号のパルスに同期して２度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。更に、ＳＤＲＡＭ１０から読み出されるデータ量が２ワードである場合には、リードストローブ信号のパルスに同期して４度、トライステートバッファ１５４がマルチプレクサ１５２の出力を制御ユニット２０へ出力する。
【００２７】
８−３２ビット変換部１６０は、制御ユニット２０から転送される１バイト（８ビット）のデータを１バイト（８ビット）〜２ワード（３２ビット）のデータに変換してメモリインターフェース１４０に転送する回路である。図３に、この８−３２ビット変換部１６０の構成を示す。
【００２８】
この８−３２ビット変換部１６０は、制御ユニット２０から転送されてきた８ビットのデータの各ビットデータに対応して、４つのフリップフロップが直列接続されたものを８個（フリップフロップ１６１〜１６８）備えている。ここで、フリップフロップ１６１ｄ〜１６８ｄは、上位１ビット〜８ビット目までのデータをラッチし、フリップフロップ１６１ｃ〜１６８ｃは、上位９ビット〜１６ビット目までのデータをラッチする。また、フリップフロップ１６１ｂ〜１６８ｂは、上位１７ビット〜２４ビット目までのデータをラッチし、フリップフロップ１６１ａ〜１６８ａは、上位２５ビット〜３２ビット目までのデータをラッチする。これら直列接続された各フリップフロップ１６１〜１６８は、ライトストローブ信号を入力クロックとし、この入力クロックに同期して入力側の各フリップフロップ１６１ａ〜１６８ａからデータを取り込むとともに、このデータを後段のフリップフロップにシフトさせていく。
【００２９】
上述したように、ライトストローブ信号はＳＤＲＡＭ１０へアクセスするデータ量に応じてそのパルス数が設定された信号である。このため、ＳＤＲＡＭ１０へアクセスするデータ量が１バイトである場合には、リードストローブ信号のパルスに同期して１度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。また、ＳＤＲＡＭ１０へアクセスするデータ量が１ワードである場合には、リードストローブ信号のパルスに同期して２度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。このため、転送されたデータのうちフリップフロップ１６１ｂ〜１６８ｂに上位８ビットのデータが、またフリップフロップ１６１ａ〜１６８ａに下位８ビットのデータがそれぞれ保持されることとなる。更に、ＳＤＲＡＭ１０へアクセスするデータ量が１ワードである場合には、リードストローブ信号のパルスに同期して４度、制御ユニット２０から転送されたデータがフリップフロップ１６１ａ〜１６８ａに取り込まれる。このため、フリップフロップ１６１ｄ〜１６８ｄからフリップフロップ１６１ａ〜１６８ａに、上位８ビット目までのデータ、上位９ビット目から１６ビット目までのデータ、上位１７ビット目から上位２４ビット目までのデータ、下位８ビットのデータがそれぞれ保持されることとなる。
【００３０】
続いて、このような構成を有するアクセス回路１００によるＳＤＲＡＭ１０へのアクセス動作について説明する。図４は、アクセス動作を説明するタイミングチャートである。ここでは、前回、アクセスデータ量として１バイトのデータ量が指定されており、今回、アクセスデータ量として１ワードのデータ量が指定される場合について例示する。
【００３１】
図４（ａ）〜図４（ｃ）に示すように、上記アドレスデコーダ１１０から先の図１に示した信号線Ｌ１〜Ｌ３に対し、通常論理「Ｈ」の信号が出力されている。そして、制御ユニット２０から出力されるアドレスデータが１ワードのアクセスデータ量を指定するものである場合、図４（ｂ）に示すように信号線Ｌ２に論理「Ｌ」の信号が出力される。そして、この信号線Ｌ２に出力される論理「Ｌ」の信号の立ち下がりに同期して先の図１に示したフリップフロップ１２１から出力される１ｂｙｔｅイネーブル信号が立ち下げられる（図４（ｄ））。また、この信号線Ｌ２に出力される論理「Ｌ」の信号の立ち上がりに同期して先の図１に示したフリップフロップ１２２から出力される１ｗｏｒｄイネーブル信号が立ち上げられる（図４（ｅ））。
【００３２】
これにより、リクエスト発生部１３０では、リードストローブ信号又はライトストローブ信号の待機状態となる。そして、図４（ｈ）に例示するように、例えばライトストローブ信号が入力されると、リクエスト発生部１３０では、このライトストローブ信号のパルス数をカウントし、これが１ｗｏｒｄイネーブル信号に対応した数である「２」となると１ｗｏｒｄリクエスト信号を出力する（図４（ｉ））。これに対し、メモリインターフェース１４０では、図４（ｋ）に例示するように、このリクエストに直ちに応じることができないときには、制御ユニット２０に対しｗａｉｔ信号を出力する。そして、上記ライトストローブ信号の指示に応じることができるようになると、メモリインターフェース１４０は図４（ｊ）に示すようにアクノレッジ信号を出力するとともに、図４（ｋ）に示すようにｗａｉｔ信号を立ち下げる。
【００３３】
そして、制御ユニット２０が更にアクセスデータ量として１ワードのデータ量を指定する場合には、アクセスの先頭を指定するアクセスアドレスデータを出力するとともに、図４（ｈ）に示すように再度ライトストローブ信号を出力する。この際、先の図１に示したラッチ部１２０内のフリップフロップにて既に１ｗｏｒｄイネーブル信号が出力保持されているために、制御ユニット２０では新たにアドレスデータにてアクセスデータ量を指定する必要はない。このため、制御ユニット２０では、ＳＤＲＡＭ１０へのアクセスにかかる処理時間を更に低減することができる。
【００３４】
以上説明した本実施形態によれば、以下のような効果が得られるようになる。
（１）アクセス回路の動作クロックの１周期にバッファメモリへアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかが外部から指定されると、このデータ量にてアクセスを指示するデータ単位指定信号を出力するアドレスデコーダを備えた。これにより、制御ユニット２０に１バイトアクセスする要求が生じたとしてもこれに適切に対処することができる。また、制御ユニット２０に２ワードアクセスする要求が生じたときに、１ワードアクセスする毎にアクセスの先頭となるアドレスを新たに指定し直すことを回避することができる。したがって、アクセスにかかる時間を好適に低減することができるようになる。
【００３５】
（２）アドレスデータを、ＳＤＲＡＭ１０の所定のメモリセル又は当該アクセス回路１００内の所定のレジスタのいずれかを指定するためのみならず、アクセスデータ量を指定するためにも利用した。これにより、制御ユニット２０がＳＤＲＡＭ１０にアクセスする際に行う処理にかかる時間を低減することができるようになる。
【００３６】
（３）アドレスデコーダによってデコードされたアクセスデータ量に関する情報をラッチするラッチ部１２０を備えた。これにより、制御ユニット２０が同一のアクセスデータ量にて複数回アクセスを指示する場合、２回目以降のアクセスデータ量についての指示を出す処理を省略することができるようになる。
【００３７】
（４）当該アクセス回路１００内においてメモリインターフェース１４０との間でデータの転送のために設けられる信号線の数を２ワードに対応させるとともに、メモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送のために設けられる信号線の数を１ワードに対応させた。更に、メモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送に用いられるクロックを、当該アクセス回路１００の動作クロックの２倍の周波数とした。これにより、アクセスデータ量を１バイト及び１ワード及び２ワードに適切に切り替えることができる。また、このようにメモリインターフェース１４０及びＳＤＲＡＭ１０間のデータの転送に用いられるクロックのみを上記動作クロックよりも高い周波数とすることで、アクセス回路１００の設計に際しての要求を低減することもできる。
【００３８】
なお、上記実施形態は、以下のように変更して実施してもよい。
・メモリインターフェース（インターフェース部）を、データ記録再生装置内の他の回路のＳＤＲＡＭへのアクセスを仲介する機能を有するものとしなくてもよい。この場合、このメモリインターフェースは、アクノレッジ信号を出力する機能を有しなくてもよく、また、リクエスト発生部１３０は、ｗａｉｔ信号を出力する機能を有しなくてもよい。
【００３９】
・ラッチ部１２０の構成は、先の図１に示したものに限らない。
・また、ラッチ部を設ける代わりに、アドレスデコーダによってデコードされたアクセスデータ量についての情報を有する信号を直接リクエスト発生部に出力するようにしてもよい。
【００４０】
・アドレスデコーダにて生成されるデータ単位指定信号で指定されるアクセスデータ量にて直接メモリインターフェースがＳＤＲＡＭにアクセスするようにするなら、リクエスト発生部を設けなくてもよい。
【００４１】
・３２−８ビット変換部や８−３２ビット変換部の構成も、先の図２や図３に示したものに限らない。
・アクセスデータ量については、１バイト、１ワード、２ワードの３つからなるものに限らない。要は、アクセス回路が、外部からの指定に応じて、複数のアクセスデータ量のいずれかにてアクセスをするよう切り替える機能を有すればよい。
【００４２】
・アクセス回路のアクセス対象となるバッファメモリとしては、ＳＤＲＡＭに限らない。
・また、アクセス回路としては、ＤＶＤのデータ記録再生装置内に備えられるものに限らず、任意の光ディスクの記録装置や再生装置等、ＤＲＡＭにアクセスする回路であればよい。
【００４３】
【発明の効果】
本願発明によれば、外部からの指示に応じてバッファメモリへアクセスする際に要する時間を好適に低減することができるようになる。
【図面の簡単な説明】
【図１】本実施形態にかかるアクセス回路の一実施形態の構成を示すブロック図。
【図２】同実施形態の３２−８ビット変換部の構成を示すブロック図。
【図３】同実施形態の８−３２ビット変換部の構成を示す回路図。
【図４】同実施形態において、デコードされたアクセスデータ量に基づく処理の一例を示すタイミングチャート。
【図５】従来のアクセス回路の一例を示す図。
【符号の説明】
１０…ＳＤＲＡＭ、２０…制御ユニット、１００…アクセス回路、１１０…アドレスデコーダ、１２０…ラッチ部、１３０…リクエスト発生部、１４０…メモリインターフェース、１５０…３２−８ビット変換部、１６０…８−３２ビット変換部。
Claims (5)
- アドレスデータを取り込み、バッファメモリとの間で前記アドレスデータに応じたディジタルデータの授受を行うアクセス回路において、
前記アドレスデータをデコードし、前記バッファメモリに対するアクセスデータ量として互いに異なる単位を指定する複数のデータ単位指定信号を生成するデコーダと、
前記アドレスデータで指定されたアドレスから前記複数のデータ単位指定信号で指定されるアクセスデータ量にて前記バッファメモリにアクセスするインターフェース部と、を備えることを特徴とするアクセス回路。 - 請求項１記載のアクセス回路において、
前記複数のデータ単位指定信号を受けて、前記複数のデータ単位指定信号で指定されるアクセスデータ量に応じた複数のリクエスト信号を発生するリクエスト発生部を、更に備え、
前記複数のリクエスト信号に基づいて、前記インターフェース部が前記バッファメモリにアクセスすることを特徴とするアクセス回路。 - 請求項２記載のアクセス回路において、
前記複数のデータ単位指定信号のビット数に応じた複数の入力端子と、
前記複数の入力端子のそれぞれに対応して設けられ、前記複数のデータ単位指定信号に応答して所定のレベルを取り込む複数のラッチと、からなるラッチ部を更に備え、
前記ラッチ部の出力に基づいて、前記リクエスト発生部が前記複数のリクエスト信号を発生することを特徴とするアクセス回路。 - 請求項１に記載のアクセス回路において、
前記デコーダは、前記アクセスデータ量の互いに異なる単位として１バイト、１ワード及び２ワードを指定する前記複数のデータ単位指定信号を生成することを特徴とするアクセス回路。 - 請求項１に記載のアクセス回路において、
当該アクセス回路内において前記インターフェース部との間に設けられる第１のデータ転送線の数が、前記インターフェース部と前記バッファメモリとの間に設けられる第２のデータ転送線の数の２倍に設定されると共に、前記インターフェース部と前記バッファメモリとの間のデータの転送に用いられるクロックが、当該アクセス回路の動作クロックの２倍に設定され、
前記インターフェース部は、前記動作クロックの１周期の期間に行う前記第２のデータ転送線を介した前記ディジタルデータのアクセス回数を、指定されるアクセスデータ量に応じて切り替えることを特徴とするアクセス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002248716A JP2004087027A (ja) | 2002-08-28 | 2002-08-28 | アクセス回路 |
| CNB031485774A CN100340998C (zh) | 2002-08-28 | 2003-07-04 | 存取电路 |
| TW092119358A TWI220759B (en) | 2002-08-28 | 2003-07-16 | Access circuit |
| US10/649,366 US7111122B2 (en) | 2002-08-28 | 2003-08-27 | Access circuit with various access data units |
| KR10-2003-0059402A KR100503189B1 (ko) | 2002-08-28 | 2003-08-27 | 액세스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002248716A JP2004087027A (ja) | 2002-08-28 | 2002-08-28 | アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004087027A true JP2004087027A (ja) | 2004-03-18 |
Family
ID=32024481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002248716A Pending JP2004087027A (ja) | 2002-08-28 | 2002-08-28 | アクセス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7111122B2 (ja) |
| JP (1) | JP2004087027A (ja) |
| KR (1) | KR100503189B1 (ja) |
| CN (1) | CN100340998C (ja) |
| TW (1) | TWI220759B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101937408A (zh) * | 2009-06-25 | 2011-01-05 | 精工爱普生株式会社 | 集成电路***、数据写入方法以及数据读出方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7957294B2 (en) * | 2005-12-01 | 2011-06-07 | Electronics And Telecommunications Research Institute | PCI express packet filter including descrambler |
| US7577029B2 (en) | 2007-05-04 | 2009-08-18 | Mosaid Technologies Incorporated | Multi-level cell access buffer with dual function |
| KR101033234B1 (ko) * | 2009-01-19 | 2011-05-06 | 백영수 | 학습다이어리 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139866A (ja) * | 1984-12-11 | 1986-06-27 | Toshiba Corp | マイクロプロセツサ |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| US5745791A (en) * | 1992-09-16 | 1998-04-28 | Intel Corporation | System for interfacing first and second components having different data path width by generating first and second component address to read data into buffer |
| CN1044750C (zh) * | 1994-10-20 | 1999-08-18 | 联华电子股份有限公司 | 可变宽度内存数据实时读取装置 |
| CN1163432A (zh) * | 1995-11-03 | 1997-10-29 | 三星电子株式会社 | 使用先进先出存储器的ram数据传送装置及其方法 |
| US6075721A (en) * | 1997-12-18 | 2000-06-13 | Advanced Micro Devices, Inc. | Random access memory having bit selectable mask for memory writes |
| US6466581B1 (en) * | 1998-08-03 | 2002-10-15 | Ati Technologies, Inc. | Multistream data packet transfer apparatus and method |
| US6489805B1 (en) * | 1998-12-09 | 2002-12-03 | Cypress Semiconductor Corp. | Circuits, architectures, and methods for generating a periodic signal in a memory |
| CN1123890C (zh) * | 1999-07-06 | 2003-10-08 | 无敌科技(西安)有限公司 | 利用并行端口快速编辑只读存储器的装置和方法 |
| US6486704B1 (en) * | 2001-06-19 | 2002-11-26 | Texas Instruments Incorporated | Programmable burst FIFO |
| US20030161351A1 (en) * | 2002-02-22 | 2003-08-28 | Beverly Harlan T. | Synchronizing and converting the size of data frames |
-
2002
- 2002-08-28 JP JP2002248716A patent/JP2004087027A/ja active Pending
-
2003
- 2003-07-04 CN CNB031485774A patent/CN100340998C/zh not_active Expired - Fee Related
- 2003-07-16 TW TW092119358A patent/TWI220759B/zh not_active IP Right Cessation
- 2003-08-27 KR KR10-2003-0059402A patent/KR100503189B1/ko not_active IP Right Cessation
- 2003-08-27 US US10/649,366 patent/US7111122B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101937408A (zh) * | 2009-06-25 | 2011-01-05 | 精工爱普生株式会社 | 集成电路***、数据写入方法以及数据读出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1479310A (zh) | 2004-03-03 |
| TWI220759B (en) | 2004-09-01 |
| KR100503189B1 (ko) | 2005-07-22 |
| TW200403689A (en) | 2004-03-01 |
| KR20040019940A (ko) | 2004-03-06 |
| US20040073770A1 (en) | 2004-04-15 |
| CN100340998C (zh) | 2007-10-03 |
| US7111122B2 (en) | 2006-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006268814A (ja) | データを転送するインタフェースを有する光記憶システム | |
| KR970071302A (ko) | 프로세서로부터의 프로그램가능한 판독/기록 억세스 신호 및 이 신호의 형성 방법 | |
| KR0147703B1 (ko) | 피씨아이 버스에서 플러그/플레이를 위한 배치회로 | |
| KR100503189B1 (ko) | 액세스 회로 | |
| JP2001344187A (ja) | ホストインタフェース回路 | |
| JPH0353363A (ja) | バスアーキテクチャ変換回路 | |
| JPH07200192A (ja) | 光ディスク装置 | |
| KR0127236B1 (ko) | 메모리 칩의 정보 이용 회로 | |
| JP3931593B2 (ja) | データ書込回路 | |
| KR940009821B1 (ko) | 마이크로 프로세서의 입출력 기능을 이용한 어드레스 확장회로 | |
| JP4651206B2 (ja) | 半導体記憶装置および情報処理装置 | |
| JP3563223B2 (ja) | レジスタ回路 | |
| JPS633392B2 (ja) | ||
| JPH064398A (ja) | 情報処理装置 | |
| JP3568384B2 (ja) | メモリアクセス回路 | |
| KR0182644B1 (ko) | 메모리의 읽기 및 쓰기제어장치 | |
| JP4749689B2 (ja) | メモリ制御回路及びメモリ制御方法 | |
| JPS62157934A (ja) | メモリ・アドレス方式 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| KR100223652B1 (ko) | 메모리장치에 있어서 2비트메모리를 1비트메모리로 사용하기위한 방법 및 장치 | |
| JP3242474B2 (ja) | データ処理装置 | |
| JPH0525331B2 (ja) | ||
| JP2707879B2 (ja) | ヒストリー記録装置 | |
| JPH05225045A (ja) | シーケンスコントローラ | |
| JPH10105457A (ja) | メモリ制御システムおよびメモリ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050809 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070731 |