JP2003223412A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 外部デバイスのアクセス時のタイミングマー
ジンを十分に確保できると共に、入出力ピンを有効に利
用できる半導体集積回路を提供する。 【解決手段】 本発明は、外部バスのビット数より少な
いビット数を入出力ビット数とする外部デバイスを含め
た複数の外部デバイスを共通に接続する外部バスをコン
トロールする外部バスコントローラを搭載した半導体集
積回路に関する。そして、各外部デバイスの入出力端子
が外部バスのどの信号線に接続されているかの接続情報
を取り込む外部デバイス接続情報取込手段と、いずれか
の外部デバイスがアクセス対象となったときに、取り込
まれた接続情報に基づき、アクセス対象の外部デバイス
が接続されている外部バスの信号線との転送パスを可変
設定する転送パス設定手段とを備えている。
ジンを十分に確保できると共に、入出力ピンを有効に利
用できる半導体集積回路を提供する。 【解決手段】 本発明は、外部バスのビット数より少な
いビット数を入出力ビット数とする外部デバイスを含め
た複数の外部デバイスを共通に接続する外部バスをコン
トロールする外部バスコントローラを搭載した半導体集
積回路に関する。そして、各外部デバイスの入出力端子
が外部バスのどの信号線に接続されているかの接続情報
を取り込む外部デバイス接続情報取込手段と、いずれか
の外部デバイスがアクセス対象となったときに、取り込
まれた接続情報に基づき、アクセス対象の外部デバイス
が接続されている外部バスの信号線との転送パスを可変
設定する転送パス設定手段とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、例えば、複数の外部デバイス（例えばメモリ系の外
部デバイス）を接続した外部バスを制御する外部バスコ
ントローラを有するシステムＬＳＩや外部バスコントロ
ーラだけを搭載したＬＳＩなどに適用し得るものであ
る。
し、例えば、複数の外部デバイス（例えばメモリ系の外
部デバイス）を接続した外部バスを制御する外部バスコ
ントローラを有するシステムＬＳＩや外部バスコントロ
ーラだけを搭載したＬＳＩなどに適用し得るものであ
る。
【０００２】
【従来の技術】図２は、外部バスコントローラを有する
従来のシステムＬＳＩの構成を、外部デバイスとの接続
関係を含めて示すブロック図である。なお、後述する内
部バス及び外部バスは、データバスやアドレスバスやコ
ントロールバスなどでなるが、図２では、そのうちのデ
ータバスに着目して内部バス及び外部バスを記述してい
る。すなわち、この従来の技術の説明では、「バス」と
いう用語は、基本的には「データバス」を意味する。
従来のシステムＬＳＩの構成を、外部デバイスとの接続
関係を含めて示すブロック図である。なお、後述する内
部バス及び外部バスは、データバスやアドレスバスやコ
ントロールバスなどでなるが、図２では、そのうちのデ
ータバスに着目して内部バス及び外部バスを記述してい
る。すなわち、この従来の技術の説明では、「バス」と
いう用語は、基本的には「データバス」を意味する。
【０００３】図２において、システムＬＳＩ（１チッ
プ）１００は、ＣＰＵ１０３と外部デバイスコントロー
ラ１０１とが内部バス１０４を介して接続されている内
部構成を有すると共に、その外部デバイスコントローラ
１０１には外部バス１０７が接続されている。
プ）１００は、ＣＰＵ１０３と外部デバイスコントロー
ラ１０１とが内部バス１０４を介して接続されている内
部構成を有すると共に、その外部デバイスコントローラ
１０１には外部バス１０７が接続されている。
【０００４】内部バス１０４は、例えば、３２ビットの
データ幅を持つものであり、ＣＰＵ１０３と外部デバイ
スコントローラ１０１との間の３２ビットデータの転送
に介在するものである。
データ幅を持つものであり、ＣＰＵ１０３と外部デバイ
スコントローラ１０１との間の３２ビットデータの転送
に介在するものである。
【０００５】外部バス１０７は、例えば、３２ビットの
データ幅を持つものであり、この外部バス１０７には、
それからの分岐バス１０８〜１１２を介して、システム
ＬＳＩ１００の外部デバイスであるＲＯＭ１１８、ＳＲ
ＡＭ１１９、ＳＤＲＡＭ１２０、ＥＤＯ ＤＲＡＭ１２
１、Ｉ／Ｏデバイス１２２等が接続されている。
データ幅を持つものであり、この外部バス１０７には、
それからの分岐バス１０８〜１１２を介して、システム
ＬＳＩ１００の外部デバイスであるＲＯＭ１１８、ＳＲ
ＡＭ１１９、ＳＤＲＡＭ１２０、ＥＤＯ ＤＲＡＭ１２
１、Ｉ／Ｏデバイス１２２等が接続されている。
【０００６】ＲＯＭ１１８は、例えば、８ビットのデー
タ端子ｄ［７：０］を有し、これらデータ端子ｄ［７：
０］は分岐バス（ＲＯＭデータバス）１０８を介して外
部バス１０７における下位側の８ビットの信号線ｘｄ
［７：０］に接続されている。同様に、ＳＲＡＭ１１
９、ＥＤＯ ＤＲＡＭ１２１及びＩ／Ｏデバイス１２２
もそれぞれ、例えば、８ビットのデータ端子ｄ［７：
０］を有し、各外部デバイス１１９、１２１、１２２の
これらデータ端子ｄ［７：０］も対応する分岐バス（Ｓ
ＲＡＭデータバス、ＥＤＯ ＤＲＡＭデータバス、Ｉ／
Ｏデータバス）１０９、１１１、１１２を介して外部バ
ス１０７における下位側の８ビットの信号線ｘｄ［７：
０］に接続されている。
タ端子ｄ［７：０］を有し、これらデータ端子ｄ［７：
０］は分岐バス（ＲＯＭデータバス）１０８を介して外
部バス１０７における下位側の８ビットの信号線ｘｄ
［７：０］に接続されている。同様に、ＳＲＡＭ１１
９、ＥＤＯ ＤＲＡＭ１２１及びＩ／Ｏデバイス１２２
もそれぞれ、例えば、８ビットのデータ端子ｄ［７：
０］を有し、各外部デバイス１１９、１２１、１２２の
これらデータ端子ｄ［７：０］も対応する分岐バス（Ｓ
ＲＡＭデータバス、ＥＤＯ ＤＲＡＭデータバス、Ｉ／
Ｏデータバス）１０９、１１１、１１２を介して外部バ
ス１０７における下位側の８ビットの信号線ｘｄ［７：
０］に接続されている。
【０００７】これに対して、ＳＤＲＡＭ１２０は、例え
ば、３２ビットのデータ端子ｄ［３１：０］を有し、こ
れらデータ端子ｄ［３１：０］は分岐バス（ＳＤＲＡＭ
データバス）１１０を介して外部バス１０７における全
ての信号線ｘｄ［３１：０］に接続されている。
ば、３２ビットのデータ端子ｄ［３１：０］を有し、こ
れらデータ端子ｄ［３１：０］は分岐バス（ＳＤＲＡＭ
データバス）１１０を介して外部バス１０７における全
ての信号線ｘｄ［３１：０］に接続されている。
【０００８】外部デバイスコントローラ１０１は、シス
テムＬＳＩ１００の内部ブロックであり、上述したよう
な複数の外部デバイス１１８〜１２２を制御できるもの
である。外部デバイスコントローラ１０１は、コントロ
ールロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）１０５、
データパスロジック（ｄａｔａ ｐａｔｈ ｌｏｇｉ
ｃ）１０６、内部バスインタフェース（内部バスｉｎｔ
ｅｒｆａｃｅ）１３１等を有する。
テムＬＳＩ１００の内部ブロックであり、上述したよう
な複数の外部デバイス１１８〜１２２を制御できるもの
である。外部デバイスコントローラ１０１は、コントロ
ールロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）１０５、
データパスロジック（ｄａｔａ ｐａｔｈ ｌｏｇｉ
ｃ）１０６、内部バスインタフェース（内部バスｉｎｔ
ｅｒｆａｃｅ）１３１等を有する。
【０００９】内部バスインタフェース１３１は、内部バ
ス（ここではアドレスバス、データバス及びコントロー
ルバスを含む）１０４のプロトコルに従い、内部バス１
０４とのインタフェースを行うものである。
ス（ここではアドレスバス、データバス及びコントロー
ルバスを含む）１０４のプロトコルに従い、内部バス１
０４とのインタフェースを行うものである。
【００１０】コントロールロジック１０５は、内部バス
中のアドレスバスやコントロールバスの信号内容等に基
づいて、データパスロジック１０６を制御したり、外部
バス中のアドレスバスやコントロールバスを適宜制御し
て、当該システムＬＳＩ１００（従ってＣＰＵ１０３）
と外部デバイス１１８、…、１２２の間のデータ転送を
制御するものであるものである。コントロールロジック
１０５は、このようなデータ転送を外部バス１０７につ
いての転送プロトコルに従って制御するものである。
中のアドレスバスやコントロールバスの信号内容等に基
づいて、データパスロジック１０６を制御したり、外部
バス中のアドレスバスやコントロールバスを適宜制御し
て、当該システムＬＳＩ１００（従ってＣＰＵ１０３）
と外部デバイス１１８、…、１２２の間のデータ転送を
制御するものであるものである。コントロールロジック
１０５は、このようなデータ転送を外部バス１０７につ
いての転送プロトコルに従って制御するものである。
【００１１】ここで、コントロールロジック１０５に
は、外部デバイス１１８〜１２２が、外部バス（データ
バス）１０７のどの信号線に接続しているかを固定的か
つ不揮発的に記憶しているレジスタを内蔵しており、コ
ントロールロジック１０５は、このレジスタの格納内容
をも参照してデータパスロジック１０６を制御する。
は、外部デバイス１１８〜１２２が、外部バス（データ
バス）１０７のどの信号線に接続しているかを固定的か
つ不揮発的に記憶しているレジスタを内蔵しており、コ
ントロールロジック１０５は、このレジスタの格納内容
をも参照してデータパスロジック１０６を制御する。
【００１２】データパスロジック１０６は、コントロー
ルロジック１０５の制御下で、内部バス１０４のデータ
を外部バス１０７へ伝えたり、外部バス１０７のデータ
を内部バス１０４へ伝えたりするパスを設定するもので
ある。
ルロジック１０５の制御下で、内部バス１０４のデータ
を外部バス１０７へ伝えたり、外部バス１０７のデータ
を内部バス１０４へ伝えたりするパスを設定するもので
ある。
【００１３】例えば、コントロールロジック１０５は、
内部バス１０４の３２ビットデータを、ＳＲＡＭ１１９
へ転送させる場合には、データパスロジック１０６を制
御して、内部バス１０４の３２ビットデータを８ビット
データずつに分割し、外部バス１０７の下位側８ビット
の信号線ｘｄ［７：０］に４回に分けて出力させると共
に、その際、コントロールバスやアドレスバスを制御し
て、ＳＲＡＭ１１９だけを有意にしたり転送方向や転送
タイミング等を伝えたりする。
内部バス１０４の３２ビットデータを、ＳＲＡＭ１１９
へ転送させる場合には、データパスロジック１０６を制
御して、内部バス１０４の３２ビットデータを８ビット
データずつに分割し、外部バス１０７の下位側８ビット
の信号線ｘｄ［７：０］に４回に分けて出力させると共
に、その際、コントロールバスやアドレスバスを制御し
て、ＳＲＡＭ１１９だけを有意にしたり転送方向や転送
タイミング等を伝えたりする。
【００１４】
【発明が解決しようとする課題】ここで、外部バス１０
７に接続される、外部デバイス１１８〜１２２の信号線
１本当たりの負荷容量をＣとし、全て同じ値と仮定す
る。このとき、外部デバイス１１８〜１２２による外部
バス１０７の負荷容量は、下位側の８本の信号線ｘｄ
［７：０］のそれぞれについては（１本当たり）、５個
の外部デバイス１１８〜１２２が接続されているので５
Ｃであり、その他の２４本の信号線ｘｄ［３２：８］の
それぞれについては（１本当たり）、ＳＤＲＡＭ１２０
だけが接続されているのでＣである。
７に接続される、外部デバイス１１８〜１２２の信号線
１本当たりの負荷容量をＣとし、全て同じ値と仮定す
る。このとき、外部デバイス１１８〜１２２による外部
バス１０７の負荷容量は、下位側の８本の信号線ｘｄ
［７：０］のそれぞれについては（１本当たり）、５個
の外部デバイス１１８〜１２２が接続されているので５
Ｃであり、その他の２４本の信号線ｘｄ［３２：８］の
それぞれについては（１本当たり）、ＳＤＲＡＭ１２０
だけが接続されているのでＣである。
【００１５】そのため、外部デバイスによる負荷容量以
外の条件が同じであれば、例えば、図３のＳＤＲＡＭ１
２０のリード時におけるタイムチャートのように、外部
バス１０７の下位側の８本の信号線ｘｄ［７：０］のア
クセスタイムｔＡＣ２の方が、他の信号線ｘｄ［３２：
８］のアクセスタイムｔＡＣ１より長くなる。
外の条件が同じであれば、例えば、図３のＳＤＲＡＭ１
２０のリード時におけるタイムチャートのように、外部
バス１０７の下位側の８本の信号線ｘｄ［７：０］のア
クセスタイムｔＡＣ２の方が、他の信号線ｘｄ［３２：
８］のアクセスタイムｔＡＣ１より長くなる。
【００１６】このように、外部バス１０７の信号線が線
によって負荷容量が異なるため、タイミングマージンが
小さくなり、そのため、ＣＰＵ１０３の動作周波数を小
さくせざるを得ない場合がある。また、ある特定の信号
線に多数の外部デバイスが接続されると反射等の問題が
発生する可能性も大きくなる。さらには、外部バス１０
７の特定の信号線に多数の外部デバイスが接続されると
プリント配線基板（ＰＣＢ；Ｐｒｉｎｔｅｄ Ｃｉｒｃ
ｕｉｔ Ｂｏａｒｄ）へ外部デバイスを配置するとき、
デバイス部品の配置制限が大きくなり、ＰＣＢ設計に困
難を来す場合がある。
によって負荷容量が異なるため、タイミングマージンが
小さくなり、そのため、ＣＰＵ１０３の動作周波数を小
さくせざるを得ない場合がある。また、ある特定の信号
線に多数の外部デバイスが接続されると反射等の問題が
発生する可能性も大きくなる。さらには、外部バス１０
７の特定の信号線に多数の外部デバイスが接続されると
プリント配線基板（ＰＣＢ；Ｐｒｉｎｔｅｄ Ｃｉｒｃ
ｕｉｔ Ｂｏａｒｄ）へ外部デバイスを配置するとき、
デバイス部品の配置制限が大きくなり、ＰＣＢ設計に困
難を来す場合がある。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め、本発明は、外部バスのビット数より少ないビット数
を入力及び又は出力のビット数とする外部デバイスを少
なくとも１以上含む複数の外部デバイスを共通に接続す
る外部バスをコントロールする外部バスコントローラを
搭載した半導体集積回路において、上記各外部デバイス
の所定ビット数分の入力及び又は出力端子が上記外部バ
スのどの信号線に接続されているかの接続情報を取り込
む外部デバイス接続情報取込手段と、上記外部バスの信
号線との転送パスを可変設定できるものであって、いず
れかの上記外部デバイスがアクセス対象となったとき
に、上記外部デバイス接続情報取込手段が取り込んだ接
続情報に基づき、アクセス対象の上記外部デバイスが接
続されている上記外部バスの信号線との転送パスを選択
設定させる転送パス設定手段とを備え、複数の接続形態
の中から、上記各外部デバイスの上記外部バスへの接続
形態を選択可能としたことを特徴とする。
め、本発明は、外部バスのビット数より少ないビット数
を入力及び又は出力のビット数とする外部デバイスを少
なくとも１以上含む複数の外部デバイスを共通に接続す
る外部バスをコントロールする外部バスコントローラを
搭載した半導体集積回路において、上記各外部デバイス
の所定ビット数分の入力及び又は出力端子が上記外部バ
スのどの信号線に接続されているかの接続情報を取り込
む外部デバイス接続情報取込手段と、上記外部バスの信
号線との転送パスを可変設定できるものであって、いず
れかの上記外部デバイスがアクセス対象となったとき
に、上記外部デバイス接続情報取込手段が取り込んだ接
続情報に基づき、アクセス対象の上記外部デバイスが接
続されている上記外部バスの信号線との転送パスを選択
設定させる転送パス設定手段とを備え、複数の接続形態
の中から、上記各外部デバイスの上記外部バスへの接続
形態を選択可能としたことを特徴とする。
【００１８】
【発明の実施の形態】（Ａ）第１の実施形態
以下、本発明による半導体集積回路の第１の実施形態を
図面を参照しながら詳述する。なお、第１の実施形態の
半導体集積回路はシステムＬＳＩとする。
図面を参照しながら詳述する。なお、第１の実施形態の
半導体集積回路はシステムＬＳＩとする。
【００１９】図１は、第１の実施形態の半導体集積回路
を含めた外部デバイス収容システムの概略構成を示すブ
ロック図である。なお、バスは、アドレスバスやコント
ロールバス等も存在するが、データバスのみを記述して
いる。
を含めた外部デバイス収容システムの概略構成を示すブ
ロック図である。なお、バスは、アドレスバスやコント
ロールバス等も存在するが、データバスのみを記述して
いる。
【００２０】図１において、第１の実施形態も、システ
ムＬＳＩ２００に対し、共通の外部バス２０７を介し
て、複数の外部デバイス２１８〜２２２が接続されてい
るものである。この第１の実施形態においても、外部デ
バイスは、ＲＯＭ２１８、ＳＲＡＭ２１９、ＳＤＲＡＭ
２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ／Ｏデバイス２２
２とする。
ムＬＳＩ２００に対し、共通の外部バス２０７を介し
て、複数の外部デバイス２１８〜２２２が接続されてい
るものである。この第１の実施形態においても、外部デ
バイスは、ＲＯＭ２１８、ＳＲＡＭ２１９、ＳＤＲＡＭ
２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ／Ｏデバイス２２
２とする。
【００２１】第１の実施形態のシステムＬＳＩ２００
も、ＣＰＵ２０３が内部バス２０４を介して外部デバイ
スコントローラ２０１に接続されているものであり、外
部デバイスコントローラ２０１は、コントロールロジッ
ク２０５、データパスロジック２０６、内部バスインタ
フェース２３１等を有する。
も、ＣＰＵ２０３が内部バス２０４を介して外部デバイ
スコントローラ２０１に接続されているものであり、外
部デバイスコントローラ２０１は、コントロールロジッ
ク２０５、データパスロジック２０６、内部バスインタ
フェース２３１等を有する。
【００２２】なお、内部バス２０４には、パワーオンリ
セット時などに実行される初期動作用のプログラムやデ
ータを格納しているブートＲＯＭ２０２が接続されてお
り、このブートＲＯＭ２０２には、外部バス２０７に接
続されている外部デバイス（ＲＯＭ２１８、ＳＲＡＭ２
１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ
／Ｏデバイス２２２）の種類やデータ幅が記述されてい
る。ブートＲＯＭ２０２は、システムＬＳＩ２００に搭
載されていても良く、システムＬＳＩ２００の外部デバ
イスとして設けられていても良い。
セット時などに実行される初期動作用のプログラムやデ
ータを格納しているブートＲＯＭ２０２が接続されてお
り、このブートＲＯＭ２０２には、外部バス２０７に接
続されている外部デバイス（ＲＯＭ２１８、ＳＲＡＭ２
１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ
／Ｏデバイス２２２）の種類やデータ幅が記述されてい
る。ブートＲＯＭ２０２は、システムＬＳＩ２００に搭
載されていても良く、システムＬＳＩ２００の外部デバ
イスとして設けられていても良い。
【００２３】内部バスインタフェース２３１は、従来と
同様に、内部バス２０４のプロトコルに従い、内部バス
２０４とのインタフェースを行うものである。
同様に、内部バス２０４のプロトコルに従い、内部バス
２０４とのインタフェースを行うものである。
【００２４】コントロールロジック２０５は、内部バス
中のアドレスバスやコントロールバスの信号内容等に基
づいて、データパスロジック２０６を制御したり、外部
バス中のアドレスバスやコントロールバスを適宜制御し
て、当該システムＬＳＩ２００（従ってＣＰＵ２０３）
と外部デバイス２１８、…、２２２の間のデータ転送を
制御するものであるものである。コントロールロジック
２０５は、このようなデータ転送を外部バス２０７につ
いての転送プロトコルに従って制御するものである。な
お、コントロールロジック２０５は、ブートＲＯＭ２０
２から読み出した、外部バス２０７に接続されている外
部デバイス（ＲＯＭ２１８、ＳＲＡＭ２１９、ＳＤＲＡ
Ｍ２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ／Ｏデバイス２
２２）の種類やデータ幅を格納するレジスタを備えてお
り、データパスロジック２０６を制御する際に、これら
情報を参照する。
中のアドレスバスやコントロールバスの信号内容等に基
づいて、データパスロジック２０６を制御したり、外部
バス中のアドレスバスやコントロールバスを適宜制御し
て、当該システムＬＳＩ２００（従ってＣＰＵ２０３）
と外部デバイス２１８、…、２２２の間のデータ転送を
制御するものであるものである。コントロールロジック
２０５は、このようなデータ転送を外部バス２０７につ
いての転送プロトコルに従って制御するものである。な
お、コントロールロジック２０５は、ブートＲＯＭ２０
２から読み出した、外部バス２０７に接続されている外
部デバイス（ＲＯＭ２１８、ＳＲＡＭ２１９、ＳＤＲＡ
Ｍ２２０、ＥＤＯ ＤＲＡＭ２２１、Ｉ／Ｏデバイス２
２２）の種類やデータ幅を格納するレジスタを備えてお
り、データパスロジック２０６を制御する際に、これら
情報を参照する。
【００２５】データパスロジック２０６は、従来と同様
に、コントロールロジック２０５の制御下で、内部バス
２０４のデータを外部バス２０７へ伝えたり、外部バス
２０７のデータを内部バス２０４へ伝えたりするパスを
設定するものである。この第１の実施形態の場合、デー
タパスロジック２０６は、外部バス（外部データバス）
２０７に関するコンフィギュレーションピン２３０と接
続されており、コンフィギュレーションピン２３０の論
理レベルに基づいて、各外部デバイス２１８、…、２２
２が外部バス２０７のどの信号線に接続するかを取り込
めるようになされている。
に、コントロールロジック２０５の制御下で、内部バス
２０４のデータを外部バス２０７へ伝えたり、外部バス
２０７のデータを内部バス２０４へ伝えたりするパスを
設定するものである。この第１の実施形態の場合、デー
タパスロジック２０６は、外部バス（外部データバス）
２０７に関するコンフィギュレーションピン２３０と接
続されており、コンフィギュレーションピン２３０の論
理レベルに基づいて、各外部デバイス２１８、…、２２
２が外部バス２０７のどの信号線に接続するかを取り込
めるようになされている。
【００２６】すなわち、この第１の実施形態の場合、外
部バス２０７のデータ幅より小さいデータ幅の外部デバ
イスは、それを接続する外部バス２０７の信号線（従っ
て、システムＬＳＩ２００のデータ入出力端子）が、固
定的に定まっておらずに、選択できるようになされてお
り、その選択内容を、コンフィギュレーションピン２３
０を介してデータパスロジック２０６に入力し得るよう
になされている。
部バス２０７のデータ幅より小さいデータ幅の外部デバ
イスは、それを接続する外部バス２０７の信号線（従っ
て、システムＬＳＩ２００のデータ入出力端子）が、固
定的に定まっておらずに、選択できるようになされてお
り、その選択内容を、コンフィギュレーションピン２３
０を介してデータパスロジック２０６に入力し得るよう
になされている。
【００２７】例えば、ＲＯＭ２１８が８ビットのデータ
端子ｄ［７：０］を有する場合、これらデータ端子ｄ
［７：０］は、外部バス２０７の３２ビットの信号線を
４グループに分けた任意のグループの信号線ｘｄ［７：
０］、ｘｄ［１５：８］、ｘｄ［２３：１６］又はｘｄ
［３１：２４］に接続可能である。
端子ｄ［７：０］を有する場合、これらデータ端子ｄ
［７：０］は、外部バス２０７の３２ビットの信号線を
４グループに分けた任意のグループの信号線ｘｄ［７：
０］、ｘｄ［１５：８］、ｘｄ［２３：１６］又はｘｄ
［３１：２４］に接続可能である。
【００２８】コンフィギュレーションピン２３０は、当
該システムＬＳＩ２００に接続する各外部デバイス２１
８、…、２２２についてそれぞれ２ピンずつの計１０ピ
ンが設けられている。
該システムＬＳＩ２００に接続する各外部デバイス２１
８、…、２２２についてそれぞれ２ピンずつの計１０ピ
ンが設けられている。
【００２９】図４〜図８はそれぞれ、ＲＯＭ２１８、Ｓ
ＲＡＭ２１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２
２１及びＩ／Ｏデバイス２２２のそれぞれについてのコ
ンフィギュレーションピン（２ピン）の論理レベルの組
合せと、それに対応する外部バス２０７の信号線（従っ
て、システムＬＳＩ２００のデータ入出力端子）との関
係を示すものである。
ＲＡＭ２１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２
２１及びＩ／Ｏデバイス２２２のそれぞれについてのコ
ンフィギュレーションピン（２ピン）の論理レベルの組
合せと、それに対応する外部バス２０７の信号線（従っ
て、システムＬＳＩ２００のデータ入出力端子）との関
係を示すものである。
【００３０】図４において、ＲＯＭ２１８が８ビットの
データ端子ｄ［７：０］を有する場合において（システ
ムＬＳＩ２００は、この情報をブートＲＯＭ２０２から
得る）、コンフィギュレーションピンｓ＿ｒｏｍ［１：
０］が「００」のときには、ＲＯＭ２１８のデータ端子
ｄ［７：０］が外部バス２０７の信号線（システムＬＳ
Ｉ２００のデータ入出力端子）ｘｄ［７：０］に接続さ
れていることを表し、コンフィギュレーションピンｓ＿
ｒｏｍ［１：０］が「０１」のときには、ＲＯＭ２１８
のデータ端子ｄ［７：０］が外部バス２０７の信号線
（システムＬＳＩ２００のデータ入出力端子）ｘｄ［１
５：８］に接続されていることを表し、コンフィギュレ
ーションピンｓ＿ｒｏｍ［１：０］が「１０」のときに
は、ＲＯＭ２１８のデータ端子ｄ［７：０］が外部バス
２０７の信号線（システムＬＳＩ２００のデータ入出力
端子）ｘｄ［２３：１６］に接続されていることを表
し、コンフィギュレーションピンｓ＿ｒｏｍ［１：０］
が「１１」のときには、ＲＯＭ２１８のデータ端子ｄ
［３１：２４］が外部バス２０７の信号線（システムＬ
ＳＩ２００のデータ入出力端子）ｘｄ［１５：８］に接
続されていることを表している。
データ端子ｄ［７：０］を有する場合において（システ
ムＬＳＩ２００は、この情報をブートＲＯＭ２０２から
得る）、コンフィギュレーションピンｓ＿ｒｏｍ［１：
０］が「００」のときには、ＲＯＭ２１８のデータ端子
ｄ［７：０］が外部バス２０７の信号線（システムＬＳ
Ｉ２００のデータ入出力端子）ｘｄ［７：０］に接続さ
れていることを表し、コンフィギュレーションピンｓ＿
ｒｏｍ［１：０］が「０１」のときには、ＲＯＭ２１８
のデータ端子ｄ［７：０］が外部バス２０７の信号線
（システムＬＳＩ２００のデータ入出力端子）ｘｄ［１
５：８］に接続されていることを表し、コンフィギュレ
ーションピンｓ＿ｒｏｍ［１：０］が「１０」のときに
は、ＲＯＭ２１８のデータ端子ｄ［７：０］が外部バス
２０７の信号線（システムＬＳＩ２００のデータ入出力
端子）ｘｄ［２３：１６］に接続されていることを表
し、コンフィギュレーションピンｓ＿ｒｏｍ［１：０］
が「１１」のときには、ＲＯＭ２１８のデータ端子ｄ
［３１：２４］が外部バス２０７の信号線（システムＬ
ＳＩ２００のデータ入出力端子）ｘｄ［１５：８］に接
続されていることを表している。
【００３１】また、図４において、ＲＯＭ２１８が１６
ビットのデータ端子ｄ［１５：０］を有する場合におい
て（システムＬＳＩ２００は、この情報をブートＲＯＭ
２０２から得る；図１とは異なっているが）、コンフィ
ギュレーションピンｓ＿ｒｏｍ［１：０］が「００」又
は「０１」のときには、ＲＯＭ２１８のデータ端子ｄ
［１５：０］が外部バス２０７の信号線（システムＬＳ
Ｉ２００のデータ入出力端子）ｘｄ［１５：０］に接続
されていることを表し、コンフィギュレーションピンｓ
＿ｒｏｍ［１：０］が「１０」又は「１１」のときに
は、ＲＯＭ２１８のデータ端子ｄ［１５：０］が外部バ
ス２０７の信号線（システムＬＳＩ２００のデータ入出
力端子）ｘｄ［３１：１６］に接続されていることを表
している。
ビットのデータ端子ｄ［１５：０］を有する場合におい
て（システムＬＳＩ２００は、この情報をブートＲＯＭ
２０２から得る；図１とは異なっているが）、コンフィ
ギュレーションピンｓ＿ｒｏｍ［１：０］が「００」又
は「０１」のときには、ＲＯＭ２１８のデータ端子ｄ
［１５：０］が外部バス２０７の信号線（システムＬＳ
Ｉ２００のデータ入出力端子）ｘｄ［１５：０］に接続
されていることを表し、コンフィギュレーションピンｓ
＿ｒｏｍ［１：０］が「１０」又は「１１」のときに
は、ＲＯＭ２１８のデータ端子ｄ［１５：０］が外部バ
ス２０７の信号線（システムＬＳＩ２００のデータ入出
力端子）ｘｄ［３１：１６］に接続されていることを表
している。
【００３２】さらに、図４において、ＲＯＭ２１８が３
２ビットのデータ端子ｄ［３１：０］を有する場合にお
いて（システムＬＳＩ２００は、この情報をブートＲＯ
Ｍ２０２から得る；図１とは異なっているが）、コンフ
ィギュレーションピンｓ＿ｒｏｍ［１：０］が「０
０」、「０１」、「１０」又は「１１」のいずれであろ
うと、ＲＯＭ２１８のデータ端子ｄ［３１：０］が外部
バス２０７の信号線（システムＬＳＩ２００のデータ入
出力端子）ｘｄ［３１：０］に接続されていることを表
している。
２ビットのデータ端子ｄ［３１：０］を有する場合にお
いて（システムＬＳＩ２００は、この情報をブートＲＯ
Ｍ２０２から得る；図１とは異なっているが）、コンフ
ィギュレーションピンｓ＿ｒｏｍ［１：０］が「０
０」、「０１」、「１０」又は「１１」のいずれであろ
うと、ＲＯＭ２１８のデータ端子ｄ［３１：０］が外部
バス２０７の信号線（システムＬＳＩ２００のデータ入
出力端子）ｘｄ［３１：０］に接続されていることを表
している。
【００３３】コンフィギュレーションピン（２ピン）の
論理レベルの組合せと、それに対応する外部バス２０７
の信号線（従って、システムＬＳＩ２００のデータ入出
力端子）との関係は、他の外部デバイスであるＳＲＡＭ
２１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２２１及
びＩ／Ｏデバイス２２２についても同様である（図５〜
図８参照）。
論理レベルの組合せと、それに対応する外部バス２０７
の信号線（従って、システムＬＳＩ２００のデータ入出
力端子）との関係は、他の外部デバイスであるＳＲＡＭ
２１９、ＳＤＲＡＭ２２０、ＥＤＯ ＤＲＡＭ２２１及
びＩ／Ｏデバイス２２２についても同様である（図５〜
図８参照）。
【００３４】図９は、データパスロジック２０６の内部
の要部構成例を示すブロック図である。
の要部構成例を示すブロック図である。
【００３５】図９において、第１交換部１０は内部バス
２０４と授受するデータをバッファリングしつつ、コン
トロールロジック２０５からの外部デバイスのデータ幅
情報に従い、データ幅の変換を行うものである。
２０４と授受するデータをバッファリングしつつ、コン
トロールロジック２０５からの外部デバイスのデータ幅
情報に従い、データ幅の変換を行うものである。
【００３６】例えば、内部バス２０４から外部バス２０
７への転送方向において、外部デバイスのデータ幅情報
が８ビットデータ幅を表していれば、第１交換部１０
は、信号線ｚｄ［３１：０］からの３２ビットのデータ
を８ビットのデータに分割し、信号線ｙｄ［８：０］に
対し、４回に分けて出力する。また、内部バス２０４か
ら外部バス２０７への転送方向において、外部デバイス
のデータ幅情報が１６ビットデータ幅を表していれば、
第１交換部１０は、信号線ｚｄ［３１：０］からの３２
ビットのデータを１６ビットのデータに分割し、信号線
ｙｄ［１５：０］に対し、２回に分けて出力する。さら
に、内部バス２０４から外部バス２０７への転送方向に
おいて、外部デバイスのデータ幅情報が３２ビットデー
タ幅を表していれば、第１交換部１０は、信号線ｚｄ
［３１：０］からの３２ビットのデータを、信号線ｙｄ
［３１：０］に出力する。転送方向が逆であれば、上記
の逆処理を行う。
７への転送方向において、外部デバイスのデータ幅情報
が８ビットデータ幅を表していれば、第１交換部１０
は、信号線ｚｄ［３１：０］からの３２ビットのデータ
を８ビットのデータに分割し、信号線ｙｄ［８：０］に
対し、４回に分けて出力する。また、内部バス２０４か
ら外部バス２０７への転送方向において、外部デバイス
のデータ幅情報が１６ビットデータ幅を表していれば、
第１交換部１０は、信号線ｚｄ［３１：０］からの３２
ビットのデータを１６ビットのデータに分割し、信号線
ｙｄ［１５：０］に対し、２回に分けて出力する。さら
に、内部バス２０４から外部バス２０７への転送方向に
おいて、外部デバイスのデータ幅情報が３２ビットデー
タ幅を表していれば、第１交換部１０は、信号線ｚｄ
［３１：０］からの３２ビットのデータを、信号線ｙｄ
［３１：０］に出力する。転送方向が逆であれば、上記
の逆処理を行う。
【００３７】第２交換部１１は、内部バス側の８ビット
単位の信号線ｙｄ［７：０］、ｙｄ［１５：８］、ｙｄ
［２３：１６］、ｙｄ［３１：２４］と、外部バス２０
７の８ビット単位の信号線ｘｄ［７：０］、ｘｄ［１
５：８］、ｘｄ［２３：１６］、ｘｄ［３１：２４］と
の交換接続を、選択スイッチ１３からの交換制御情報に
従って行うものである。なお、第２交換部１１は、外部
バス２０７へのドライバや外部バス２０７からのレシー
バを内蔵している。
単位の信号線ｙｄ［７：０］、ｙｄ［１５：８］、ｙｄ
［２３：１６］、ｙｄ［３１：２４］と、外部バス２０
７の８ビット単位の信号線ｘｄ［７：０］、ｘｄ［１
５：８］、ｘｄ［２３：１６］、ｘｄ［３１：２４］と
の交換接続を、選択スイッチ１３からの交換制御情報に
従って行うものである。なお、第２交換部１１は、外部
バス２０７へのドライバや外部バス２０７からのレシー
バを内蔵している。
【００３８】選択スイッチ１３の選択入力側には、各外
部デバイス２１８、…、２２２に対応したデコーダ１２
ｒｏｍ、…、１２ｉ／ｏが接続されている。
部デバイス２１８、…、２２２に対応したデコーダ１２
ｒｏｍ、…、１２ｉ／ｏが接続されている。
【００３９】各デコーダ１２ｒｏｍ、…、１２ｉ／ｏ
は、コンフィギュレーションピン２３０中の対応する外
部デバイス用の２ピンの論理レベルと、コントロールロ
ジック２０５から与えられたそのときアクセスする外部
デバイスのデータ幅情報に基づいて、図４〜図８のいず
れかに記述した外部バス２０７の信号線を有効とするよ
うな制御信号を形成して選択スイッチ１３に与える。
は、コンフィギュレーションピン２３０中の対応する外
部デバイス用の２ピンの論理レベルと、コントロールロ
ジック２０５から与えられたそのときアクセスする外部
デバイスのデータ幅情報に基づいて、図４〜図８のいず
れかに記述した外部バス２０７の信号線を有効とするよ
うな制御信号を形成して選択スイッチ１３に与える。
【００４０】選択スイッチ１３は、コントロールロジッ
ク２０５から与えられたそのときアクセスする外部デバ
イス情報（図９ではアクセスデバイスと記載）に基づい
て、いずれかのデコーダ１２ｒｏｍ、…、１２ｉ／ｏか
らの制御信号を選択して第２交換部１１に与える。
ク２０５から与えられたそのときアクセスする外部デバ
イス情報（図９ではアクセスデバイスと記載）に基づい
て、いずれかのデコーダ１２ｒｏｍ、…、１２ｉ／ｏか
らの制御信号を選択して第２交換部１１に与える。
【００４１】以上のような第１の実施形態のシステムＬ
ＳＩを組み込んだ外部デバイス収容システムを構築する
際には、設計者は、外部デバイスとしてどのようなもの
を利用するかを定めて、ブートＲＯＭ２０２に記述する
と共に、各外部デバイス２１８、…、２２２を外部バス
２０７の任意の信号線に接続し、その接続内容に応じ、
コンフィギュレーションピン２３０の論理レベルを設定
する。例えば、プルアップ又はプルダウン設定する。
ＳＩを組み込んだ外部デバイス収容システムを構築する
際には、設計者は、外部デバイスとしてどのようなもの
を利用するかを定めて、ブートＲＯＭ２０２に記述する
と共に、各外部デバイス２１８、…、２２２を外部バス
２０７の任意の信号線に接続し、その接続内容に応じ、
コンフィギュレーションピン２３０の論理レベルを設定
する。例えば、プルアップ又はプルダウン設定する。
【００４２】システムＬＳＩ２００のＣＰＵ２０３は、
図示しないパワーオンリセット回路などからリセット指
令が与えられた時には、ブートＲＯＭ２０２をアクセス
して初期化動作を行う。この初期化動作の一貫として、
接続されている外部デバイス２１８〜２２２の種類とデ
ータ幅との情報をコントロールロジック２０５内のレジ
スタに設定することが行われる。
図示しないパワーオンリセット回路などからリセット指
令が与えられた時には、ブートＲＯＭ２０２をアクセス
して初期化動作を行う。この初期化動作の一貫として、
接続されている外部デバイス２１８〜２２２の種類とデ
ータ幅との情報をコントロールロジック２０５内のレジ
スタに設定することが行われる。
【００４３】ＣＰＵ２０３がいずれかの外部デバイス２
１８、…、２２２とアクセスを行うことになり、それを
認識したコントロールロジック２０５は、データ幅情報
やアクセスする外部デバイスの情報（図９ではアクセス
デバイスと記載）などをデータパスロジック２０６に与
える。このとき、第１交換部１０の機能により、データ
幅変換が行われると共に、コンフィギュレーションピン
２３０の論理レベル設定に応じた８ビット単位のデータ
バスの交換が第２交換部１１によって実行され、アクセ
ス対象の外部デバイスが接続されている、外部バス２０
７の信号線が有効となる。
１８、…、２２２とアクセスを行うことになり、それを
認識したコントロールロジック２０５は、データ幅情報
やアクセスする外部デバイスの情報（図９ではアクセス
デバイスと記載）などをデータパスロジック２０６に与
える。このとき、第１交換部１０の機能により、データ
幅変換が行われると共に、コンフィギュレーションピン
２３０の論理レベル設定に応じた８ビット単位のデータ
バスの交換が第２交換部１１によって実行され、アクセ
ス対象の外部デバイスが接続されている、外部バス２０
７の信号線が有効となる。
【００４４】上述のように、各外部デバイス２１８、
…、２２２を外部バス２０７の任意の信号線に接続でき
るが、例えば、以下のように接続する。
…、２２２を外部バス２０７の任意の信号線に接続でき
るが、例えば、以下のように接続する。
【００４５】ＲＯＭ２１８のデータ端子ｄ［７：０］を
外部バス２０７の信号線ｘｄ［７：０］に接続し、ＳＲ
ＡＭ２１９のデータ端子ｄ［７：０］を外部バス２０７
の信号線ｘｄ［１５：８］に接続し、ＳＤＲＡＭ２２０
のデータ端子ｄ［３１：０］を外部バス２０７の信号線
ｘｄ［３１：０］に接続し、ＥＤＯ ＤＲＡＭ２２１の
データ端子ｄ［７：０］を外部バス２０７の信号線ｘｄ
［２３：１６］に接続し、Ｉ／Ｏデバイス２２２のデー
タ端子ｄ［７：０］を外部バス２０７のｘｄ［３１：２
４］に接続する。
外部バス２０７の信号線ｘｄ［７：０］に接続し、ＳＲ
ＡＭ２１９のデータ端子ｄ［７：０］を外部バス２０７
の信号線ｘｄ［１５：８］に接続し、ＳＤＲＡＭ２２０
のデータ端子ｄ［３１：０］を外部バス２０７の信号線
ｘｄ［３１：０］に接続し、ＥＤＯ ＤＲＡＭ２２１の
データ端子ｄ［７：０］を外部バス２０７の信号線ｘｄ
［２３：１６］に接続し、Ｉ／Ｏデバイス２２２のデー
タ端子ｄ［７：０］を外部バス２０７のｘｄ［３１：２
４］に接続する。
【００４６】このような接続例の場合には、外部バス２
０７に接続される外部デバイス２１８〜２２２の信号線
１本当たりの負荷容量をＣとし、全て同じ値と仮定する
と、外部デバイスによる負荷容量は、外部バス２０７の
３２本の信号線ｘｄ［３１：０］の全てが１本当たり２
Ｃとなる。その結果、図１０のＳＤＲＡＭ２２０のリー
ド時のタイムチャートに示すように、外部バス２０７の
信号線ｘｄ［３１：８］のアクセスタイムｔＡＣ１と、
信号線ｘｄ［７：０］のアクセスタイムｔＡＣ２とを同
一にすることができる。
０７に接続される外部デバイス２１８〜２２２の信号線
１本当たりの負荷容量をＣとし、全て同じ値と仮定する
と、外部デバイスによる負荷容量は、外部バス２０７の
３２本の信号線ｘｄ［３１：０］の全てが１本当たり２
Ｃとなる。その結果、図１０のＳＤＲＡＭ２２０のリー
ド時のタイムチャートに示すように、外部バス２０７の
信号線ｘｄ［３１：８］のアクセスタイムｔＡＣ１と、
信号線ｘｄ［７：０］のアクセスタイムｔＡＣ２とを同
一にすることができる。
【００４７】第１の実施形態によれば、外部デバイス２
１８〜２２２を外部バス２０７の任意の信号線に接続で
きるシステムＬＳＩ２００を提供することができる。こ
こで、コンフィギュレーションピン２３０分だけシステ
ムＬＳＩ２００のピン数が必要であるが、外部デバイス
２１８〜２２２のそれぞれを個別にシステムＬＳＩ２０
０に接続するためのピン数に比較すれば、増加するピン
数をごく僅かに抑えることができる。
１８〜２２２を外部バス２０７の任意の信号線に接続で
きるシステムＬＳＩ２００を提供することができる。こ
こで、コンフィギュレーションピン２３０分だけシステ
ムＬＳＩ２００のピン数が必要であるが、外部デバイス
２１８〜２２２のそれぞれを個別にシステムＬＳＩ２０
０に接続するためのピン数に比較すれば、増加するピン
数をごく僅かに抑えることができる。
【００４８】また、第１の実施形態によれば、外部デバ
イス２１８〜２２２を外部バス２０７の任意の信号線に
接続できるので、外部バス２０７の信号線の負荷容量を
できるだけ均等にできるように外部デバイス２１８〜２
２２を接続することができ、これにより、負荷容量によ
るタイミングの遅延の違いを小さくできる。その結果、
タイミングマージンが小さいため、外部バス２０７を低
速で動作させなくてはならないといった問題が発生する
可能性を低くできる。
イス２１８〜２２２を外部バス２０７の任意の信号線に
接続できるので、外部バス２０７の信号線の負荷容量を
できるだけ均等にできるように外部デバイス２１８〜２
２２を接続することができ、これにより、負荷容量によ
るタイミングの遅延の違いを小さくできる。その結果、
タイミングマージンが小さいため、外部バス２０７を低
速で動作させなくてはならないといった問題が発生する
可能性を低くできる。
【００４９】さらに、外部デバイス２１８〜２２２を接
続する信号線を任意に選択、変更できるため、プリント
配線基板へ外部デバイスを配置する自由度が増し、プリ
ント配線基板設計で外部デバイスの配置が容易になる。
続する信号線を任意に選択、変更できるため、プリント
配線基板へ外部デバイスを配置する自由度が増し、プリ
ント配線基板設計で外部デバイスの配置が容易になる。
【００５０】さらに、外部バス２０７の同じ信号線に接
続する外部デバイスの数を減らすことができるので、反
射等により波形品質が低下する可能性も低くなる。
続する外部デバイスの数を減らすことができるので、反
射等により波形品質が低下する可能性も低くなる。
【００５１】（Ｂ）第２の実施形態
次に、本発明による半導体集積回路の第２の実施形態を
図面を参照しながら簡単に説明する。なお、第２の実施
形態の半導体集積回路もシステムＬＳＩとする。
図面を参照しながら簡単に説明する。なお、第２の実施
形態の半導体集積回路もシステムＬＳＩとする。
【００５２】図１１は、第２の実施形態の半導体集積回
路を含む外部デバイス収容システムの概略構成を示すブ
ロック図である。なお、バスは、アドレスバスやコント
ロールバス等も存在するが、データバスのみを記述して
いる。
路を含む外部デバイス収容システムの概略構成を示すブ
ロック図である。なお、バスは、アドレスバスやコント
ロールバス等も存在するが、データバスのみを記述して
いる。
【００５３】以下では、第１の実施形態との相違点を中
心に第２の実施形態を説明する。なお、第２の実施形態
の３桁の符号における下２桁の符号が第１の実施形態と
同一のものは、第１の実施形態のその要素と同一又は対
応するものである。
心に第２の実施形態を説明する。なお、第２の実施形態
の３桁の符号における下２桁の符号が第１の実施形態と
同一のものは、第１の実施形態のその要素と同一又は対
応するものである。
【００５４】図１１において、第２の実施形態の外部デ
バイス収容システムは、第１の実施形態のコンフィギュ
レーションピン２３０に代えて、コンフィギュレーショ
ンレジスタ３４０を設けたものである。
バイス収容システムは、第１の実施形態のコンフィギュ
レーションピン２３０に代えて、コンフィギュレーショ
ンレジスタ３４０を設けたものである。
【００５５】この第２の実施形態の場合、ブートＲＯＭ
３０２には、外部バス３０７に接続されている外部デバ
イス３１８〜３２２の種類及びデータ幅の情報だけでな
く、外部デバイス３１８〜３２２が接続されている外部
バス３０７の信号線の情報も含まれており、パワーオン
リセット時などの初期動作時に、ブートＲＯＭ３０２か
ら読み出されてコンフィギュレーションレジスタ３４０
に設定される。
３０２には、外部バス３０７に接続されている外部デバ
イス３１８〜３２２の種類及びデータ幅の情報だけでな
く、外部デバイス３１８〜３２２が接続されている外部
バス３０７の信号線の情報も含まれており、パワーオン
リセット時などの初期動作時に、ブートＲＯＭ３０２か
ら読み出されてコンフィギュレーションレジスタ３４０
に設定される。
【００５６】コンフィギュレーションレジスタ３４０
は、図１２に示すように、各外部デバイス３１８、…、
３２２について２ビットずつの格納エリアｒ＿ｒｏｍ
［１：０］、…、ｒ＿ｉｏ［１：０］を有し、その２ビ
ットの組合せが、対応する外部デバイス３１８、…、３
２２の外部バス３０７の接続信号線を規定している。
は、図１２に示すように、各外部デバイス３１８、…、
３２２について２ビットずつの格納エリアｒ＿ｒｏｍ
［１：０］、…、ｒ＿ｉｏ［１：０］を有し、その２ビ
ットの組合せが、対応する外部デバイス３１８、…、３
２２の外部バス３０７の接続信号線を規定している。
【００５７】図１３〜図１７はそれぞれ、ＲＯＭ３１
８、ＳＲＡＭ３１９、ＳＤＲＡＭ３２０、ＥＤＯ ＤＲ
ＡＭ３２１及びＩ／Ｏデバイス３２２のそれぞれについ
てのコンフィギュレーションレジスタ３４０における２
ビットｒ＿ｒｏｍ［１：０］、…、ｒ＿ｉｏ［１：０］
の論理レベルの組合せと、それに対応する外部バス３０
７の信号線（従って、システムＬＳＩ３００のデータ入
出力端子）との関係を示すものであり、上述した第１の
実施形態に係る図５〜図９と同様なものである。
８、ＳＲＡＭ３１９、ＳＤＲＡＭ３２０、ＥＤＯ ＤＲ
ＡＭ３２１及びＩ／Ｏデバイス３２２のそれぞれについ
てのコンフィギュレーションレジスタ３４０における２
ビットｒ＿ｒｏｍ［１：０］、…、ｒ＿ｉｏ［１：０］
の論理レベルの組合せと、それに対応する外部バス３０
７の信号線（従って、システムＬＳＩ３００のデータ入
出力端子）との関係を示すものであり、上述した第１の
実施形態に係る図５〜図９と同様なものである。
【００５８】第２の実施形態のデータパスロジック３０
６の内部構成の図示は省略するが、上述した第１の実施
形態に係る図１０において、コンフィギュレーションピ
ン２３０からの入力部分を、コンフィギュレーションレ
ジスタ３４０からの入力構成に代えたものを適用でき
る。
６の内部構成の図示は省略するが、上述した第１の実施
形態に係る図１０において、コンフィギュレーションピ
ン２３０からの入力部分を、コンフィギュレーションレ
ジスタ３４０からの入力構成に代えたものを適用でき
る。
【００５９】この第２の実施形態によっても、第１の実
施形態と同様な効果を奏することができる。さらに、シ
ステムＬＳＩ３００のピン数の減少を期待できる。
施形態と同様な効果を奏することができる。さらに、シ
ステムＬＳＩ３００のピン数の減少を期待できる。
【００６０】（Ｃ）他の実施形態
上記第２の実施形態においては、ブートＲＯＭに格納さ
れている外部デバイスの接続方法の情報をコンフィギュ
レーションレジスタに転送して設定するものを示した
が、第１の実施形態のようなコンフィギュレーションピ
ンを設け、その内容をコンフィギュレーションレジスタ
に設定するようにしても良い。この場合において、転送
はリセット時に行われるので、それ以降、コンフィギュ
レーションピンを他の機能の情報入力用に用いるように
しても良い。実際上、システムＬＳＩなどでは、同一ピ
ンを時間を分けて、複数の機能のピンとして兼用するこ
とがある。
れている外部デバイスの接続方法の情報をコンフィギュ
レーションレジスタに転送して設定するものを示した
が、第１の実施形態のようなコンフィギュレーションピ
ンを設け、その内容をコンフィギュレーションレジスタ
に設定するようにしても良い。この場合において、転送
はリセット時に行われるので、それ以降、コンフィギュ
レーションピンを他の機能の情報入力用に用いるように
しても良い。実際上、システムＬＳＩなどでは、同一ピ
ンを時間を分けて、複数の機能のピンとして兼用するこ
とがある。
【００６１】外部バスのデータ幅や、外部デバイスの種
類や、外部デバイス数や、外部デバイスのデータ幅など
は、上記各実施形態のものに限定されるものではない。
類や、外部デバイス数や、外部デバイスのデータ幅など
は、上記各実施形態のものに限定されるものではない。
【００６２】上記各実施形態では、データバスと外部デ
バイスとの接続に本発明の技術思想を適用したものを示
したが、アドレスバスと外部デバイスとの接続に本発明
の技術思想を適用するようにしても良い。
バイスとの接続に本発明の技術思想を適用したものを示
したが、アドレスバスと外部デバイスとの接続に本発明
の技術思想を適用するようにしても良い。
【００６３】また、上記各実施形態では、本発明の半導
体集積回路がシステムＬＳＩのものを示したが、外部デ
バイスコントローラを有するものであれば、本発明を適
用することができる。例えば、外部デバイスコントロー
ラだけを搭載した半導体集積回路であっても良い。
体集積回路がシステムＬＳＩのものを示したが、外部デ
バイスコントローラを有するものであれば、本発明を適
用することができる。例えば、外部デバイスコントロー
ラだけを搭載した半導体集積回路であっても良い。
【００６４】
【発明の効果】以上のように、本発明によれば、外部デ
バイスのアクセス時のタイミングマージンを十分に確保
できると共に、入出力ピンを有効に利用できる半導体集
積回路を実現することができる。
バイスのアクセス時のタイミングマージンを十分に確保
できると共に、入出力ピンを有効に利用できる半導体集
積回路を実現することができる。
【図１】第１の実施形態の構成を示すブロック図であ
る。
る。
【図２】従来の構成（１）を示すブロック図である。
【図３】図２の構成を有する従来技術の課題の説明図で
ある。
ある。
【図４】第１の実施形態のＲＯＭの外部バスへの接続と
コンフィギュレーションピンの論理レベルとの関係の説
明図である。
コンフィギュレーションピンの論理レベルとの関係の説
明図である。
【図５】第１の実施形態のＳＲＡＭの外部バスへの接続
とコンフィギュレーションピンの論理レベルとの関係の
説明図である。
とコンフィギュレーションピンの論理レベルとの関係の
説明図である。
【図６】第１の実施形態のＳＤＲＡＭの外部バスへの接
続とコンフィギュレーションピンの論理レベルとの関係
の説明図である。
続とコンフィギュレーションピンの論理レベルとの関係
の説明図である。
【図７】第１の実施形態のＥＤＯ ＤＲＡＭの外部バス
への接続とコンフィギュレーションピンの論理レベルと
の関係の説明図である。
への接続とコンフィギュレーションピンの論理レベルと
の関係の説明図である。
【図８】第１の実施形態のＩ／Ｏデバイスの外部バスへ
の接続とコンフィギュレーションピンの論理レベルとの
関係の説明図である。
の接続とコンフィギュレーションピンの論理レベルとの
関係の説明図である。
【図９】第１の実施形態のデータパスロジックの構成例
を示すブロック図である。
を示すブロック図である。
【図１０】第１の実施形態の効果の説明図である。
【図１１】第２の実施形態の構成を示すブロック図であ
る。
る。
【図１２】第２の実施形態のコンフィギュレーションレ
ジスタのフォーマットを示す説明図である。
ジスタのフォーマットを示す説明図である。
【図１３】第２の実施形態のＲＯＭの外部バスへの接続
とコンフィギュレーションレジスタの論理レベルとの関
係の説明図である。
とコンフィギュレーションレジスタの論理レベルとの関
係の説明図である。
【図１４】第２の実施形態のＳＲＡＭの外部バスへの接
続とコンフィギュレーションレジスタの論理レベルとの
関係の説明図である。
続とコンフィギュレーションレジスタの論理レベルとの
関係の説明図である。
【図１５】第２の実施形態のＳＤＲＡＭの外部バスへの
接続とコンフィギュレーションレジスタの論理レベルと
の関係の説明図である。
接続とコンフィギュレーションレジスタの論理レベルと
の関係の説明図である。
【図１６】第２の実施形態のＥＤＯ ＤＲＡＭの外部バ
スへの接続とコンフィギュレーションレジスタの論理レ
ベルとの関係の説明図である。
スへの接続とコンフィギュレーションレジスタの論理レ
ベルとの関係の説明図である。
【図１７】第２の実施形態のＩ／Ｏデバイスの外部バス
への接続とコンフィギュレーションレジスタの論理レベ
ルとの関係の説明図である。
への接続とコンフィギュレーションレジスタの論理レベ
ルとの関係の説明図である。
２００、３００…システムＬＳＩ、２０１、３０１…外
部デバイスコントローラ、２０２、３０２…ブートＲＯ
Ｍ、２０５、３０５…コントロールロジック、２０６、
３０６…データパスロジック、２０７、３０７…外部バ
ス、２３０…コンフィギュレーションピン、３４０…コ
ンフィギュレーションレジスタ。
部デバイスコントローラ、２０２、３０２…ブートＲＯ
Ｍ、２０５、３０５…コントロールロジック、２０６、
３０６…データパスロジック、２０７、３０７…外部バ
ス、２３０…コンフィギュレーションピン、３４０…コ
ンフィギュレーションレジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｕ
Claims (3)
- 【請求項１】 外部バスのビット数より少ないビット数
を入力及び又は出力のビット数とする外部デバイスを少
なくとも１以上含む複数の外部デバイスを共通に接続す
る外部バスをコントロールする外部バスコントローラを
搭載した半導体集積回路において、 上記各外部デバイスの所定ビット数分の入力及び又は出
力端子が上記外部バスのどの信号線に接続されているか
の接続情報を取り込む外部デバイス接続情報取込手段
と、 上記外部バスの信号線との転送パスを可変設定できるも
のであって、いずれかの上記外部デバイスがアクセス対
象となったときに、上記外部デバイス接続情報取込手段
が取り込んだ接続情報に基づき、アクセス対象の上記外
部デバイスが接続されている上記外部バスの信号線との
転送パスを選択設定させる転送パス設定手段とを備え、 複数の接続形態の中から、上記各外部デバイスの上記外
部バスへの接続形態を選択可能としたことを特徴とする
半導体集積回路。 - 【請求項２】 上記外部デバイス接続情報取込手段は、
上記各外部デバイスに対応した１又は複数のコンフィギ
ュレーションピンを備え、コンフィギュレーションピン
の論理レベルの組み合わせを、対応する上記外部デバイ
スの接続情報として取り込むことを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 上記外部デバイス接続情報取込手段は、
当該半導体集積回路が搭載している、又は、当該半導体
集積回路の外部に設けられている、初期動作用の処理プ
ログラムやデータを記述した記憶手段から、上記各外部
デバイスの接続情報を初期動作時に取り込んで保持する
ことを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020982A JP2003223412A (ja) | 2002-01-30 | 2002-01-30 | 半導体集積回路 |
| US10/247,355 US7043592B2 (en) | 2002-01-30 | 2002-09-20 | External bus controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020982A JP2003223412A (ja) | 2002-01-30 | 2002-01-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003223412A true JP2003223412A (ja) | 2003-08-08 |
Family
ID=27606301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002020982A Pending JP2003223412A (ja) | 2002-01-30 | 2002-01-30 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7043592B2 (ja) |
| JP (1) | JP2003223412A (ja) |
Cited By (1)
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-
2002
- 2002-01-30 JP JP2002020982A patent/JP2003223412A/ja active Pending
- 2002-09-20 US US10/247,355 patent/US7043592B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030145149A1 (en) | 2003-07-31 |
| US7043592B2 (en) | 2006-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |