JPS6362778B2

JPS6362778B2 -

Info

Publication number: JPS6362778B2
Application number: JP55076766A
Authority: JP
Priority date: 1979-06-22
Filing date: 1980-06-09
Publication date: 1988-12-05
Also published as: AU5787080A; ES492619A0; JPS564861A; DE3063067D1; ZA803196B; CA1137641A; EP0020972B1; AU538965B2; ES8102366A1; BR8003944A; EP0020972A1

Description

【発明の詳細な説明】本発明は信号処理装置に関するものであり、更
に具体的に言えば、コンピユータ・チツプに記憶
されたインストラクシヨンに応答して、又はチツ
プの外部に記憶されたインストラクシヨンに応答
して選択的に動作しうるマイクロコンピユータ装
置に関するものである。

高度に専門化された利用目的を達成するために
マイクロコンピユータの使用が近年増加するに至
つた。この増加の１つの理由として、１つのモノ
リシツク集積チツプ上にマイクロプロセツサ、プ
ログラム記憶装置、ランダムアクセス記憶装置、
及び入出力装置制御器を収容したマイクロコンピ
ユータの発達が挙げられる。マイクロコンピユー
タは１つのチツプの上に構築されるので、その限
られたチツプの面積に起因してインストラクシヨ
ン記憶装置の容量が必然的に小さくなる。或る種
の適用に於ては追加のプログラム記憶装置を使用
することが望ましい。従来の装置は追加のインス
トラクシヨンを記憶させるために外部記憶装置を
利用することによつてこの問題を解決している。
外部記憶装置に記憶されたインストラクシヨンは
チツプ内のアドレスレジスタから外部記憶装置へ
アドレスを送ることによりアクセスされる。この
動作態様は送りうるアドレスビツトの数によつて
外部記憶装置の容量が制限されると言う欠点を持
つ。有限な数のＩ／Ｏピンしかチツプ上で利用で
きないので、この制限はアドレスレジスタに専用
されるチツプ面積を抑えたいという希望と相俟つ
て、送りうるアドレスビツトの数を制限した。

チツプ内のプログラム記憶装置は読出専用メモ
リ（ROM）であるのが一般的であり、そのビツ
トパターンは予め用意されたマスクを使つて工場
でプログラムされるので、このように一旦プログ
ラムされたインストラクシヨンは変更不能であ
る。チツプ上のROMに或る程度の融通性を持た
せるために、プログラム可能な読出専用メモリ
（PROM）をチツプ上に配設した所謂「発展方式
（Development System）」が開発されるに至つ
た。そのような方式の１例が米国特許第4153933
号に開示されている。この方式に於ては、プログ
ラム・インストラクシヨンはチツプ端子のうちの
１つに与えられたプログラミング電圧の存在下で
外部供給源により形成される。チツプ外のプログ
ラム記憶装置もこの方式に使用されるけれどもこ
の記憶装置はチツプ内で発生されるアドレスを使
つてアドレスされる。かくてこの方式はチツプ内
記憶装置の増大した融通性を持つものの、前述の
ようなチツプ外インストラクシヨン記憶装置に関
連した欠点を持つている。

本発明の主目的は性能を低下させることなく且
つチツプ上に追加のＩ／Ｏピンを設置すること又
はチツプ上の有効面積の割譲を要求することなく
事実上無制限にプログラム記憶装置をチツプ外に
増設可能にすることである。

本発明に従うコンピユータ装置は単一のコンピ
ユータ・チツプ上に第１のインストラクシヨン記
憶装置、第１のインストラクシヨン・レジスタ及
び第１のインストラクシヨン・カウンタを配設
し、チツプ外に第２のインストラクシヨン記憶装
置、第２のインストラクシヨン・レジスタ、第２
のインストラクシヨン・カウンタ及び上記第１又
は第２のインストラクシヨン記憶装置から選択的
に上記第１のインストラクシヨン・レジスタにイ
ンストラクシヨンをローデイングするために内部
モード又は外部モードを指定するための手段を配
設している。

本発明の他の特徴は、外部インストラクシヨ
ン・モード時に分岐条件が整つたことに応答して
分岐決定信号を発生して、チツプ外の第２のイン
ストラクシヨン・カウンタの内容を変更する手段
を含むことである。

本発明の装置は、内部記憶されたインストラク
シヨン及び外部記憶されたインストラクシヨンの
両者を実行することが要求される任意のストア
ド・プログラム・コンピユータに使用可能であ
る。しかし実例として第１図に示されたマイクロ
コンピユータに実施して説明する。

マイクロコンピユータはクロツク・チツプ及び
利用装置と共に使用される。第１図は本発明に利
用されたマイクロコンピユータの主要部分のブロ
ツク図である。そのマイクロコンピユータは単一
チツプ１１上に読出専用メモリ（ROS）１０、
及びランダムアクセス記憶装置（RAS）１２を
含んでいる。ROS１０は例えば１ワード当り12
ビツトより成る多数の（例えば1024個の）インス
トラクシヨン語を収容し、その装置で働かせるプ
ログラムを記憶するために使用される。RAS１
２は例えば各々４ビツトより成る例えば128個の
読み／書き記憶セルを収容し、ワーク記憶装置及
びデータ・バツフアリング用に利用可能である。
２群のインストラクシヨンが用意される。ビツ
ト・モードのインストラクシヨンはデータの単一
ビツトについて動作するのに対して、ワード・モ
ードのインストラクシヨンはデータ・ワード（図
示の例では１語４ビツト）について演算する。そ
のマイクロコンピユータは２つのアキユムレータ
及び２つの算術兼論理装置（ALU）を用いた算
術兼論理装置を有する。第１のアキユムレータ１
６及びALU２０はワード・インストラクシヨン
を実行するのに使用され、第２のアキユムレータ
１８及びALU２２はビツト・インストラクシヨ
ンを実行するのに使用される。特定のＩ／Ｏイン
ターフエイス・アダプタ１４−１乃至１４−ｎの
ためのスペースがチツプ上に用意され、これらの
インターフエイスとCPUの間のコミユニケーシ
ヨンがシステム・バス２４によつて与えられる。
各出力はラツチされそして目的物としてプロセツ
サで利用可能であり、適当Ｉ／Ｏピン１５へ結線
される。幾つかの信号が適当なＩ／Ｏピン１５を
介してシステム・バス２４へ入力として与えられ
る。これらの入力信号の各々供給源としてプロセ
ツサで利用可能である。

マイクロコンピユータの基本的クロツク制御は
クロツクチツプ（図示せず）によつて与えられ
る。これらのクロツク信号（第３図参照）は＋ク
ロツク２を含み、それはインストラクシヨン・カ
ウンタ３８を増分せしめるために使用される。例
えば条件付分岐のような２サイクル動作を除き、
＋クロツク２のサイクル毎に１つのインストラク
シヨンが実行される。チツプ上のRAS１２を連
続的に動作させるために適当な信号が用意され、
且つ信号「ROS回復」及びチツプ上のROS１０
を動作させるのに必要な他の信号も又用意されて
いる。−バス・クロツク信号はシステム・バス２
４へデータをゲートするために使用される。イン
ストラクシヨンをアクセスして実行する処理の
種々の段階の関連タイミングが第３図に示され
る。

ROSタイミング信号はインストラクシヨン・
カウンタ３８（第１図及び第２図参照）中のアド
レスによつて指定されるプログラム・インストラ
クシヨンのアクセスを制御し、且つ実行されるべ
き動作がインストラクシヨン符号解読装置４４
（第６図）によつて解読される。論理回路４５は
符号解読装置４４からの信号と、制御信号を発生
するための状態情報とを受取り、インストラクシ
ヨンを実行する。インストラクシヨン符号解読装
置４４及び制御論理回路４５からRAS１２及び
複数個の内部レジスタ（インデツクス・レジスタ
２８、ページ・レジスタ３０、アドレス・レジス
タ２６、及び条件付分岐レジスタ３２を含む）へ
データ及び制御信号を転送するための導線が布設
されている。

マイクロプロセツサ用のインストラクシヨンに
は２つの型式のものがある。それは情報のワード
（４ビツト）に関して参照し且つ演算するものと、
単一のビに関して参照し且つ演算するものであ
る。演算符号はインストラクシヨンがワード型の
ものであるかそれともビツト型のものであるかを
決定する。マイクロコンピユータで使用されるイ
ンストラクシヨンには長短２つの型式のものがあ
る。短インストラクシヨンは１つのROSワード
（12ビツト）であつて、通常１つのインストラク
シヨン・サイクルで実行される。長インストラク
シヨンは２つのROSワードであつて通常２サイ
クルで実行される。一般的なインストラクシヨ
ン・フオーマツトが第４図（短インストラクシヨ
ンについて）及び第５図（長インストラクシヨン
について）に示される。短インストラクシヨンに
於ては上桁のビツト０乃至４が演算符号を規定
し、ビツト５乃至11は被演算数のフイールドを含
む。被演算数フイールドは供給源、目的地、又は
モデフアイヤを指定してもよい。長インストラク
シヨンは２つのROSワード長のものであつて第
１のワードは短インストラクシヨンと同じフオー
マツトを持つ。第１のワードが符号解読されたと
き、分岐フリツプフロツプがセツトされて次のワ
ードが第２のワード即ち分岐インストラクシヨ
ン・ワードであることを表示する。第２のワード
（第５図参照）は分岐条件符号を形成するために
ビツト０乃び１を用いる。ビツト２乃至11は分岐
アドレスを限定する。第２のワードが処理された
後に分岐フリツプフロツプがリセツトされる。ワ
ード型のインストラクシヨンに於てはワード・ア
キユムレータ１６又はアドレス・レジスタ２６の
何れかを使う。このインストラクシヨンの群はム
ーブ動作、レジスタ動作、論理動作、算術動作、
分岐動作、及び入出力（Ｉ／Ｏ）動作を含む。ビ
ツト型インストラクシヨンに於てはビツト・アキ
ユムレータ１８を使う。このインストラクシヨン
群はムーブ動作、論理動作、セツト動作、及び分
岐動作を含む。

ビツト及びワードの両インストラクシヨン及び
使用されるインストラクシヨンの実行に際しての
本装置の動作態様は当社の特公昭59−4049号公報
に示されている。

第１図のマイクロコンピユータに於て外部イン
ストラクシヨンを実行するための装置が第２図に
示される。インストラクシヨンのアドレシング及
びアクセシングに関連したチツプ１１上のマイク
ロコンピユータ部分が示されている。前述のよう
にROS１０はインストラクシヨンを記憶し、イ
ンストラクシヨン・カウンタ３８の内容は実行さ
れるべき次のインストラクシヨンをアドレスする
のに使用される。インストラクシヨン順序化装置
４０は適当な時点でインストラクシヨン・カウン
タ３８を増分するための手段を備えたチツプ上の
制御論理を含む（第３図参照）。そのインストラ
クシヨンはROS１０から読出されてインストラ
クシヨン・レジスタ３６に記憶される。チツプ１
１の外部にあるのはランダムアクセス記憶装置
（RAS）６０であつて、それはインストラクシヨ
ン・カウンタ６２によつてアドレスされ、アドレ
スされたインストラクシヨンはインストラクシヨ
ン・レジスタ６４へ読出される。マイクロコンピ
ユータを制御するためのインストラクシヨンの順
序は外部RAS６０中に記憶され、そしてこれら
のインストラクシヨンはインストラクシヨン順序
化制御装置６６によつて制御されたときインスト
ラクシヨン・カウンタ６２中のアドレスによつて
アクセスされうる。

外部に記憶されたインストラクシヨンをチツプ
上で発生されたインストラクシヨンから得たアド
レスにより、アクセスした所の従来技術の装置と
対照的に、本発明の装置は外部的に発生されたア
ドレスを与える。チツプ内マイクロコンピユータ
及び外部アドレシング装置が、同一のクロツクパ
ルス源で外部装置を動作させることにより、サイ
クル毎の同期状態に保たれる。信号「分岐決定」
及び「待機」がチツプ１１から外部回路へ送られ
て、チツプ１１内の制御装置により決定される時
点に於て、外部的に発生されたインストラクシヨ
ン順序でプログラム分岐又は停止を生じさせる。

マイクロコンピユータの正規の動作中に、アド
レス・カウンタ３８によつて指定されたときチツ
プ内のROS１０からインストラクシヨンがアク
セスされ、そしてこの動作と並行して、外部イン
ストラクシヨン・カウンタ６２によつて指定され
たとき外部RAS６０からインストラクシヨンが
アクセスされる。しかしその装置は若しも望むな
らば、チツプ内のROS１０又は外部RAS６０の
何れかからすべてのインストラクシヨンを取り出
すことにより動作されることも可能である。外部
的にアクセスされたインストラクシヨン（12ビツ
ト）は適当な導電径路６８によりマイクロコンピ
ユータ・チツプ内の12本のXI Ｉ／Ｏピン（XI₀
乃至XI₁₁）へ送られる。外部インストラクシヨン
はチツプ上のインストラクシヨン・レジスタ３６
中へロードするため導線３４を介して選択的に送
られる。この選択的動作のための制御はXIモー
ドと標記されたＩ／Ｏピンへの制御電圧によつて
与えられる。この制御信号は、スイツチなどの任
意の適当な手段により、外部動作からの信号によ
り、又は使用者の随意で他の手段により発生され
てもよい。

実施例ではその信号は、大地電位である低デイ
ジタルレベル及び＋５ボルトの高デイジタルレベ
ルを持つてもよい。適当な制御電圧レベルがXI
モードＩ／Ｏピンに与えられたとき、インストラ
クシヨンが導線３４を介して12本のXI Ｉ／Ｏピ
ンからインストラクシヨン・レジスタ３６へロー
ドされる。しかし制御電圧がXIモード・ピンに
与えられないときは、インストラクシヨンは導線
３５を介してチツプ内ROS１０からロードされ
る。

外部インストラクシヨン記憶装置を用いるとき
インストラクシヨン制御の適当な順序を維持する
ために、信号「分岐決定」がＩ／Ｏピン８０上に
与えられそして外部記憶順序化装置６６へ送られ
る。この信号がアクテイブのとき、12本のXI
Ｉ／Ｏピンからロードされる次のインストラクシ
ヨンは分岐アドレスによつて指定されたRAS６
０中の場所から与えられるように、この信号はチ
ツプ外インストラクシヨン・レジスタ６４中の分
岐アドレスがチツプ外インストラクシヨン・カウ
ンタ６２へ転送されるようにする。

「分岐決定」がアクテイブでないとき、チツプ
外インストラクシヨン・カウンタ６２はチツプ外
RAS６０中の次の順序化インストラクシヨンを
アドレスするためインストラクシヨン順序化制御
装置６６によつて歩進される。

外部RAS６０、インストラクシヨン・レジス
タ６４、及びインストラクシヨン・カウンタ６２
中のアドレス・ビツトの数はRAS６０の規模の
関数であり、それは相当するチツプ内溝成要素の
ための数よりも大きいのが普通である。この場
合、下桁のビツトは標準的なインストラクシヨン
情報を収容し、付加的な上桁のビツトは外部の分
岐アドレス情報のために使用されよう。

かくしてこの装置は、コンピユータ・チツプ上
で利用しうるアドレス・ビツトの数が原因となつ
て外部記憶装置の規模の制約を受けることなく、
チツプ内インストラクシヨン記憶装置又は外部イ
ンストラクシヨン記憶装置の何れかで選択的に実
行されうると言い利点を持つ。外部記憶装置は任
意所望の規模のものでよい。何故ならばそのイン
ストラクシヨン・カウンタも又チツプの外に位置
しかくてチツプ内回路面積の考慮による大きさの
制約又はＩ／Ｏピンの制約を受けないからであ
る。

図示の実施例では、インストラクシヨン源の制
御は制御論理装置４５（第６図）によつて与えら
れる。第７図及び第８図に示されるように−XI
モード信号及び＋クロツク２信号はAND回路７
０へ結合される。これらの論理回路の約束事は、
線上のくさび形記号はデイジタル記号の低レベル
がアクテイブ・レベルであることを意味する事で
ある。かくて−XIモード・ピンが高デイジタ
ル・レベル（正）であるとき、AND回路７０は
条件づけられないが、AND回路７２及び７４は
条件づけられて若しも「待機同期」ラツチがセツ
トされていないならば信号「ロードROSビツト」
を発生せしめる。−XIモード入力が低デイジタ
ル・レベル（負）であるときは、AND回路７０
は信号「ロード外部インストラクシヨン」を発生
するように条件づけられる。

マイクロコンピユータはインストラクシヨンの
実行が何らかの予定の出来事が生じるまで禁止さ
れる所の「待機」状態に入る能力を持つ。「待機
同期」ラツチ７６は、マイクロコンピユータが
「待機」状態に入ることを表示する第１図中の
「待機」ラツチ４２から発生される信号の存在又
は不存在により、インストラクシヨン・サイクル
の開始時点でセツト又はリセツトされる。「待機」
信号はピン７８に於て外部出力として利用可能で
あり、それは導線７９によつて外部インストラク
シヨン順序化装置６６へ結合されて、マイクロコ
ンピユータが「待機」状態にあるとき外部インス
トラクシヨン（XI）入力に関するインストラク
シヨンを変更することを禁止するように働く。

インストラクシヨン・レジスタ３６（第１図、
２図、及び６図）は線３５を介してROS１０か
らの入力、及び線３４を介して外部に用意された
インストラクシヨンからの入力で並列にロード可
能なレジスタである。信号「ROSビツトのロー
ド」及び信号「外部インストラクシヨンのロード
はどちらのインストラクシヨンがアクテイブであ
るかに依存して適当な源からインストラクシヨン
をロードするようにインストラクシヨン・レジス
タ３６へ結合される。

分岐が行なわれるべきであることを外部インス
トラクシヨン記憶装置に表示するために、信号
「分岐決定」が発生される。この信号はインスト
ラクシヨンの分岐のための条件が合うに至つたこ
と、そして信号がＩ／Ｏピン８０及び導線８２を
介して外部インストラクシヨン・カウンタ６２へ
結合されることを表示する。

〔発明の効果〕

本発明によれば外部インストラクシヨン記憶装
置は単一チツプ・マイクロプロセツサとアドレ
ス・パスで結ばなくてもよい。従つて外部インス
トラクシヨン記憶装置の配設及び増設に当つてチ
ツプに追加のＩ／Ｏピンを設置するとかチツプの
有効面積の割譲を要求しないので、事実上無制限
に外部インストラクシヨン記憶装置を設けること
ができる。

【図面の簡単な説明】

第１図は本発明が取りわけ有用である所の単一
チツプ・マイクロコンピユータのデータの流れを
示す系統図、第２図は第１図のマイクロコンピユ
ータのための外部アドレス装置を示すブロツク
図、第３図はマイクロコンピユータの構成要素を
制御するための信号の関連タイミングを示すタイ
ミング図、第４図は第１図のマイクロコンピユー
タのための短インストラクシヨンの一般的フオー
マツトを示す図、第５図は同じく長インストラク
シヨンの一般的フオーマツトを示す図、第６図は
第１図のマイクロコンピユータのインストラクシ
ヨン・アクセス装置のブロツク図、第７図及び８
図は第１図のマイクロコンピユータのためのイン
ストラクシヨン源の選択に関連した第６図の制御
論理の部分を示すブロツク図である。第２図に於て、１０……読出専用記憶装置
（ROS）、１１……単一チツプ、３６……インス
トラクシヨン・レジスタ、６０……ランダムアク
セス記憶装置（RAS）、６４……インストラクシ
ヨン・レジスタ、６６……インストラクシヨン順
序化装置。

Claims

【特許請求の範囲】１第１のインストラクシヨン記憶装置（例えば
ROS１０）と、第１のインストラクシヨン・レ
ジスタ（例えば３６）と、上記第１のインストラ
クシヨン記憶装置をアドレスして内部インストラ
クシヨンを上記第１のインストラクシヨン・レジ
スタへ読出すためのアドレスを発生する第１のイ
ンストラクシヨン・カウンタ（例えば３８）とを
内部に含んだ単一チツプのマイクロプロセツサ
（例えば１１）と、上記単一チツプのマイクロプロセツサのチツプ
外に配設され、第２のインストラクシヨン記憶装
置（例えばRAS６０）と、第２のインストラク
シヨン・レジスタ（例えば６４）と、上記第２の
インストラクシヨン記憶装置をアドレスして外部
インストラクシヨンを上記第２のインストラクシ
ヨン・レジスタに読出すためのアドレスを発生す
る第２のインストラクシヨン・カウンタ（例えば
６２）とを含んだ外部論理回路と、内部インストラクシヨン・モード又は外部イン
ストラクシヨン・モードを指定する第１又は第２
の状態を有する信号（例えばXIモード信号）に
応答して、上記第１のインストラクシヨン記憶装
置からの内部インストラクシヨン又は上記第２の
インストラクシヨン記憶装置からの外部インスト
ラクシヨンを夫々上記第１のインストラクシヨ
ン・レジスタへ送るためのインストラクシヨン・
モード指定手段と、を備えるマイクロコンピユータ装置であつて、上記単一チツプのマイクロプロセツサは外部イ
ンストラクシヨン・モード時に分岐条件が整つた
ことに応答して分岐決定信号を発生して、該分岐
決定信号を上記外部論理回路に送出し、上記外部論理回路は上記分岐決定信号により上
記第２のインストラクシヨン・レジスタの内容を
上記第２のインストラクシヨン・カウンタに送り
込んで上記第２のインストラクシヨン・カウンタ
の内容を変更することを特徴とするマイクロコン
ピユータ装置。