JP3384838B2 - インターフェース装置 - Google Patents

インターフェース装置

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
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  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、インターフェース装置
に関し、特に、単位時間あたりのデータ伝送量を向上す
ることができるデータ伝送装置に関する。
【０００２】
【従来の技術】コンピュータやファクシミリなどの情報
処理装置によって処理されるべき情報あるいは処理され
た情報の、互いに離れた場所にある情報処理装置間での
伝送は、これらの情報処理装置間に設けられた伝送路お
よび、データ回線終端装置と呼ばれる伝送装置によって
構成されたデータ伝送システムによって行なわれる。
【０００３】データ回線終端装置は、データ伝送システ
ムによって接続されるべき情報処理装置を構成する計算
機や入出力装置類（以下、データ端末装置と呼ぶ）と伝
送路との間に設けられて、データ端末装置と伝送路との
間での信号条件の相互変換を行なう。
【０００４】データ伝送システムによるデータ伝送方式
には、複数ビットのデータを１本の伝送路に時間順次に
１ビットずつ送出する直列伝送方式と、複数ビットのデ
ータを全ビット同時に伝送路に送出する並列伝送方式と
がある。
【０００５】直列伝送方式は、伝送路として複数の信号
線を必要としないのに対し、並列伝送方式は、同時に送
出されるべきデータのビット数と同数の信号線を伝送路
として必要とする。
【０００６】データ伝送システムにおいて、伝送路およ
びデータ回線終端装置が、情報処理装置間を接続するイ
ンターフェース装置である。
【０００７】通常、データは、パケットと呼ばれる、予
め定められたビット長のグループに分割され、パケット
単位で送受信される。
【０００８】データ伝送システムにおける伝送制御方式
には、いわゆるハンドシェイク方式や同期方式などの種
々の方式がある。ハンドシェイク方式では、各パケット
の送信に際して送信側の伝送装置から受信側の伝送装置
に送信の開始を知らせる制御信号が送出される。このパ
ケットが受信側の伝送装置に受信されると、受信側の伝
送装置から送信側の伝送装置にこのパケットを受信した
ことを知らせる制御信号が送出されることによって、デ
ータ端末装置間でデータの送受信を互いに確認する。同
期方式では、受信側の伝送装置と送信側の伝送装置との
間で、伝送されるべきデータの各ビットに割当てられた
時間期間の長さに応じた一定周波数のクロック信号を用
いてデータの送信タイミングと受信タイミングとの同期
を取る。
【０００９】図５３は、ハンドシェイク方式で伝送制御
を行なう従来のインターフェース装置の構成を示す概略
ブロック図である。図５３には、インターフェース装置
が、たとえば各々がデータ処理を実行するための装置の
１つとしてＣＰＵ（中央演算処理装置）を有する２つの
データ端末装置間に設けられて、これらのデータ端末装
置間でｎビットのデータを並列伝送する場合が例示され
る。
【００１０】図５４は、図５３のインターフェース装置
によるデータ伝送のタイミングを説明するためのタイミ
ングチャート図である。
【００１１】以下、図５３および図５４を参照しなが
ら、従来のインターフェース装置の構成および動作につ
いて説明する。
【００１２】図５３を参照して、このインターフェース
装置９００は、送信側データ端末装置９０２に接続され
た送信側データ伝送装置９２０と、受信側データ端末装
置９０４に接続された受信側データ伝送装置９２２と、
送信側データ伝送装置９２０および受信側データ伝送装
置９２２間に接続された、ｎ本のデータ信号線ＤＬ１〜
ＤＬｎ，制御信号線ＣＬ１およびＣＬ２を含む。これら
のデータ信号線ＤＬ１〜ＤＬｎ，制御信号線ＣＬ１およ
びＣＬ２は、伝送路３００を構成する。
【００１３】送信側データ伝送装置９２０は、送信側デ
ータ端末装置９０２から同時に与えられたｎビットのデ
ータを一時的に記憶した後データ信号線ＤＬ１〜ＤＬｎ
に供給するためのデータ保持機構９３０と、制御信号線
ＣＬ２を介して供給された制御信号および送信側データ
端末装置９０２から供給された制御信号に応答してデー
タ保持機構９３０を制御する転送制御機構９３２とを含
む。
【００１４】一方、受信側データ伝送装置９２２は、デ
ータ信号線ＤＬ１〜ＤＬｎを介して同時に供給されたｎ
ビットのデータを一時的に記憶した後受信側データ端末
装置９０４に与えるデータ保持機構９５０と、制御信号
線ＣＬ１を介して供給された制御信号および受信側デー
タ端末装置９０４から供給された制御信号に応答してデ
ータ保持機構９５０を制御する転送制御機構９５２とを
含む。
【００１５】送信側データ端末装置９０２内のＣＰＵ９
０６および、受信側データ端末装置９０４内のＣＰＵ９
０８はいずれも、ｎビットのデータを同時に処理できる
ものとする。
【００１６】データ端末装置９０２において、データ端
末装置９０４に伝送されるべきデータが発生すると、こ
のデータは、ＣＰＵ９０６の制御下で、ｎビット単位で
送信側データ伝送装置９２０に与えられる。
【００１７】以下、このｎビットのデータ群をワードと
呼ぶ。
【００１８】データ端末装置９０２から送信された１ワ
ードのデータをデータ伝送装置９２０が取込み可能な状
態であれば、つまり、送信側データ端末装置９０２への
制御信号ＳＲＯが送信許可状態を示していれば、送信側
データ端末装置９０２のＣＰＵ９０６は、送信要求を発
生し１つのワードがデータ伝送装置９２０に供給される
と同時にデータ端末装置９０２からデータ伝送装置９２
０内の転送制御機構９３２に制御信号ＳＳＯが入力され
るように動作する。
【００１９】転送制御機構９３２は、この制御信号ＳＳ
Ｏに応答して、データ端末装置９０２に対して、データ
を受信したことを知らせるべく、制御信号ＳＲＯを受信
状態にする。制御信号ＳＲＯがこの様に変化した場合、
これをＡＣＫＮＯＷＬＥＤＧＥ信号（以下単に「ＡＣＫ
信号」と呼ぶ）と呼ぶ。
【００２０】制御信号ＳＲＯは、受信状態において、現
在データ端末装置９０２から送信されたデータを受信中
であることを示すとともにデータを受信中であるためデ
ータ端末装置９０２に次のデータの送信の禁止を指示す
る。つまり、制御信号ＳＲＯは、送信側の回路に、受信
側の回路がデータを取込むことができる状態であること
を示す送信可能状態と、送信側の回路に、受信側の回路
がデータを受信中であること、および次のデータの送信
の禁止を示す受信状態（送信禁止状態とも呼ぶ）とを取
る。
【００２１】同様に、受信側データ伝送装置９２２から
制御信号線ＣＬ２を介してデータ伝送装置９２０に与え
られる制御信号／ＲＩは、データ伝送装置９２２がデー
タ伝送装置９２０からのデータを取込み可能な状態であ
ることを示す送信許可状態と、データ伝送装置９２２が
データを受信中であることおよび、データ伝送装置９２
０からの次のデータの送信の禁止を示す受信状態とを取
る。
【００２２】なお、本願明細書において、信号名を表わ
す記号の前に付加された「／」は、その信号がローアク
ティブであることを示す。これは、図面では記号に付加
されたオーバーバーで示される。
【００２３】転送制御機構９３２は、データ伝送装置９
２２からの制御信号／ＲＩが送信許可状態となったこと
に応答してデータ伝送装置９２０からデータ伝送装置９
２２へのデータの送信が開始されるようにデータ保持機
構９３０を制御する。
【００２４】このように、転送制御機構９３２は、制御
信号ＳＳＯに応答して、データ伝送装置９２２からの制
御信号／ＲＩが送信許可状態であれば、データ保持機構
９３０にｎビットのデータの取込みおよび記憶を指示す
るとともに、データ伝送装置９２２にデータ送信の開始
を知らせるための制御信号／ＣＯを出力し、さらに、デ
ータ伝送装置９２０をデータ端末装置９０２からのデー
タを受信可能な待機状態とすべく、制御信号ＳＲＯを受
信状態から送信許可状態に戻す。これによって、データ
保持機構９３０はデータ端末装置９０２からの１つのワ
ードを出力バッファ９３４に出力するので、１つのワー
ドを構成するｎビットのデータが出力バッファ９３４を
介して同時にｎ本のデータ信号線ＤＬ１〜ＤＬｎに送出
され、かつ、送信信号が出力バッファ９３６を介して制
御信号線ＣＬ１に送出される。以下、制御信号ＳＳＯ，
ＳＳＩ，／ＣＩ，および／ＣＯを送信信号とも呼ぶ。
【００２５】本例において、送信信号は、ローアクティ
ブな信号であり、ローレベルとなることで、送信側装置
から受信側装置へのデータの送信が行なわれることを示
す。
【００２６】データ信号線ＤＬ１〜ＤＬｎに送出された
ｎビットデータＤＯは、受信側伝送装置９２２におい
て、入力バッファ９５４を介してデータ保持機構９５０
に入力される。一方、制御信号線ＣＬ１に送出された送
信信号／ＣＯは、受信側データ伝送装置９２２におい
て、入力バッファ９５６を介して転送制御機構９５２に
入力される。
【００２７】転送制御機構９５２は、入力バッファ９５
６からの送信信号／ＣＩ（すなわち、送信側データ伝送
装置９２０の出力バッファ９３６の出力信号／ＣＯ）に
応答して、送信側データ伝送装置９２０への制御信号／
ＲＯ（／ＲＩ）を、受信状態にする。
【００２８】したがって、データ伝送装置９２０からの
ｎビットのデータがデータ伝送装置９２２に受信される
と、送信側データ伝送装置９２０において、制御信号／
ＲＩが送信禁止状態に切換わる。送信側転送制御機構９
３２は、制御信号／ＲＩの送信禁止状態への切換わりに
よって、データ伝送装置９２２がデータ伝送装置９２０
からのデータを受信したことを検知して、送信制御信号
を終了させる。
【００２９】受信側転送制御機構９５２はデータ端末装
置９０４からの制御信号ＳＲＩが送信許可状態であると
き、送信信号／ＣＩに応答してさらに、データ伝送装置
９２２からデータ端末装置９０４へのデータの送信が開
始されたことを示す制御信号ＳＳＩをデータ端末装置９
０４に出力する。転送制御機構９５２は、データ伝送装
置９２２をデータ伝送装置９２０からの次のデータを受
信可能な待機状態とすべく、データ伝送装置９２０への
制御信号／ＲＯを送信禁止状態から送信許可状態に切換
える。ほぼ同時に転送制御機構９５２は、データ保持機
構９５０に、入力バッファ９５４からのｎビットのデー
タの取込みおよび記憶を指示する。
【００３０】データ端末装置９０４内のＣＰＵ９０８は
制御信号ＳＳＩに応答して、データ伝送装置９２２がデ
ータ伝送装置９２０からの１ワード分のデータを受信し
たことを認識し、データ伝送装置９２２からのデータを
受信中であるときに受信状態の制御信号ＳＲＩが受信側
転送制御機構９５２に入力されるように動作する。この
ように、制御信号ＳＲＩは、データ端末装置９０４がデ
ータ伝送装置９２２からのデータを受信可能な状態であ
ることを示す送信許可状態と、データ端末装置９０４が
データを受信中であること、およびデータ伝送装置９２
２からの次のデータ送信の禁止を示す受信状態とを取
る。以下、制御信号ＳＲＩ，ＳＲＯ，／ＲＩ，および／
ＲＯを受信信号とも呼ぶ。
【００３１】受信側転送制御機構９５２は、受信信号Ｓ
ＲＩが受信状態となることにより、データ伝送装置９２
０から送出された１ワード分のデータがデータ信号線Ｄ
Ｌ１〜ＤＬｎを介してデータ伝送装置９２２に入力され
データ保持機構９５０を介してデータ端末装置９０４に
送信されたことを認識して、送信制御信号を終了させ
る。
【００３２】データ端末装置９０４は、データ伝送装置
９２２からのデータの受信および取込みの終了に応答し
て、データ伝送装置９２２への受信信号ＳＲＩを送信禁
止状態から送信許可状態に切換えて、データ伝送装置９
２２からの次のデータの送信を許可するとともに、次の
データの受信が可能な待機状態となる。
【００３３】本例では、受信信号もローアクティブな信
号である。受信信号がローレベルとなることで、この受
信信号を受ける回路から出力されたデータが次段の回路
に受信されたことをこの回路に知らせるとともに、この
回路に次のデータの送信の禁止を指示する。次段の回路
がデータを受信した後さらに次段の回路にデータを送信
できる状態となると、受信信号はハイレベルとなる。し
たがって、送信側の回路は、受信信号がハイレベルであ
ることによって次のデータの送信が許可されていること
を認識して、前段の回路から新たなデータの送信要求が
あれば、これに応答してこの新たなデータを送信するこ
とができる。
【００３４】このように、送信側データ端末装置９０２
および送信側データ伝送装置９２０間では、制御信号Ｓ
ＳＯおよびＳＲＯに応答してデータの送受信が実行さ
れ、送信側データ伝送装置９２０および受信側データ伝
送装置９２２間では、送信信号／ＣＯ（／ＣＩ）および
受信信号／ＲＩ（／ＲＯ）に応答してデータの送受信が
実行され、受信側データ伝送装置９２２および受信側デ
ータ端末装置９０４間では、制御信号ＳＳＩおよびＳＲ
Ｉに応答してデータの送受信が実行される。
【００３５】つまり、送信側装置間，送信側データ伝送
装置および受信側データ伝送装置間、ならびに、受信側
装置間で独立にデータの送受信が行なわれることによっ
て、データ端末装置９０２において発生されたデータが
１ワード単位で順次受信側データ端末装置９０４に取込
まれ処理される。
【００３６】送信信号／ＣＯ（／ＣＩ）は、図５４
（ａ）に示されるように、１ワード分のデータがデータ
端末装置９０２からデータ伝送装置９２０および９２２
を介してデータ端末装置９０４に受信され取込まれるの
に必要な時間を経て、次の１ワード分のデータがデータ
端末装置９０２から送信し始められるまでの期間（１サ
イクルタイムと呼ぶ）において、データ伝送装置９２０
からのデータ送信の開始時点でまずローレベルとなる。
受信信号／ＲＩ（／ＲＯ）が、このデータがデータ伝送
装置９２２に受信され取込まれたことを示すローレベル
となったことに応答してハイレベルに戻るまでの期間τ
１中、送信信号／ＣＯ（／ＣＩ）はローレベルに保持さ
れる。
【００３７】また、受信信号／ＲＩ（／ＲＯ）は、図５
４（ｂ）に示されるように、ローレベルの送信信号／Ｃ
Ｏ（／ＣＩ）に応答したデータ伝送装置９２２の動作に
よりローレベルとなり、データ伝送装置９２２がデータ
伝送装置９２０から受けたデータを次段のデータ端末装
置９０４に送信し始めるまでの期間τ３中、ローレベル
に保持される。
【００３８】送信信号／ＣＯ（／ＣＩ）は、データ伝送
装置９２０から出力されたデータがデータ伝送装置９２
２に受信されたことを示すローレベルの受信信号／ＲＩ
（／ＲＯ）に応答してハイレベルとなる。その後、送信
信号／ＣＯ（／ＣＩ）はデータ伝送装置９２２が次段の
データ端末装置９０４にデータの送信を開始して受信信
号／ＲＩ（／ＲＯ）が、データ伝送装置９２０からの次
のデータの送信を許可するハイレベルに戻るまでの期間
中、ハイレベルに保持される。かつ、送信信号／ＣＩ
（／ＣＯ）は、データ伝送装置９２２がデータ伝送装置
９２０からの次のデータを受けることができる待機状態
であるときにデータ端末装置９０２で次のデータの送信
要求が発生するまでの期間τ２、ハイレベルにある。
【００３９】具体的には送信信号／ＣＯは、データ端末
装置９０２からデータ伝送装置９２０に１ワード分のｎ
ビットデータが供給されるたびに、すなわち、転送制御
機構９３２に制御信号ＳＳＯが与えられるたびに、デー
タ伝送装置９２０がデータ送信を開始し、データ伝送装
置９２２からローレベルの受信信号／ＲＩ（／ＲＯ）が
返されるまでの期間τ１だけローレベルとなる。送信信
号／ＣＯは、データ伝送装置９２０からデータが送信さ
れ、データ伝送装置９２２がこのデータを確実に受信し
たことを認識して、データ伝送装置９２０からデータ伝
送装置９２２への次のワードの送信に備えてハイレベル
に戻される。データ伝送装置９２０への受信信号／ＲＯ
も、データ伝送装置９２２が次段のデータ端末装置９０
４へのデータ送信を開始すると同時にハイレベルに戻さ
れるので、データ伝送装置９２０は、以後、データ端末
装置９０２からデータの送信要求があれば、これに応答
して次のデータの送信を開始する。
【００４０】データ伝送装置９２０からデータ信号線Ｄ
Ｌ１〜ＤＬｎへのデータ信号の送出は、送信信号／ＣＯ
の立下がりに応答して行なわれる。したがって、データ
端末装置９０４に送信されるべき複数のワードがデータ
端末装置９０２において連続的に発生した場合、データ
信号線ＤＬ１〜ＤＬｎ上のデータＤＯ（ＤＩ）は、図５
４（ｃ）に示されるように、送信信号／ＣＯの立下がり
に応答して次のワードを構成するｎビットデータに切換
わる。
【００４１】つまり、送信信号／ＣＯの１サイクルタイ
ム毎に、１番目のワード，２番目のワード，…，ｋ番目
のワード，ｋ＋１番目のワード，…がデータ信号線ＤＬ
１〜ＤＬｎに現われる。
【００４２】一方、受信信号／ＲＩは、ローレベルの送
信信号／ＣＯが受信側データ伝送装置９２２の転送制御
機構９５２に与えられたことに応答してローレベルとな
り、データ伝送装置９２２がデータ伝送装置９２０から
１ワード分のデータを受信したことを示す。このため、
受信信号／ＲＩは、図５４（ｂ）に示されるように、送
信信号／ＣＯの立下がりよりも、制御信号線ＣＬ１にお
ける信号時間や、データ伝送装置９２２内における信号
処理時間などによって決まる長さの時間期間だけ遅れ
て、予め定められた期間τ３だけローレベルとなる。
【００４３】送信側データ伝送装置９２０において転送
制御機構９３２は入力バッファ９３８からの受信信号／
ＲＩがローレベルとなったことに応答して、送信信号／
ＣＯをハイレベルに戻す。これによって、送信側データ
伝送装置９２０は、次のワードの送信に備えることがで
きる。
【００４４】上記説明において、インターフェース装置
９００は、互いに遠く離れた２つのデータ端末装置９０
２，９０４間に設けられるので、インターフェース装置
９００を構成する各データ伝送装置９２０，９２２は対
応するデータ端末装置９０２，９０４とは独立に設けら
れるとともに、伝送路３００は少なくとも（ｎ＋２）本
の信号線を含むケーブルによって構成される。しかしな
がら、このような構成のインターフェース装置は、デー
タ処理機能を有するあらゆる回路および装置間でのデー
タ伝送のために用いられ、その用途に応じて、データ伝
送装置および伝送路がどのような形でこれらの回路また
は装置間に設けられるかが決定される。
【００４５】たとえば、図５３において、インターフェ
ース装置９００がデータ処理機能を有する１チップの半
導体集積回路装置間でのデータ伝送のために設けられる
場合を考える。すなわち、図５３において各データ端末
装置９０２，９０４が１つの半導体基板上に形成された
回路で構成される。データ伝送装置９２０はデータ端末
装置９０２を構成する回路と同一の半導体基板上に形成
された回路で構成される。同様に、データ伝送装置９２
２はデータ端末装置９０４を構成する回路と同一の半導
体基板上に形成された回路で構成される。つまり、送信
側データ端末装置９０２および送信側データ伝送装置９
２０と、受信側データ端末装置９０４および受信側デー
タ伝送装置９２２とがそれぞれ、１チップのＩＣで構成
される。このため、伝送路３００は、これらのＩＣの出
力ピンによって構成される。各データ信号線ＤＬ１〜Ｄ
Ｌｎ，各制御信号線ＣＬ１，ＣＬ２がいずれも、ＩＣの
出力ピン１本に相当する。
【００４６】上記のように、従来のインターフェース装
置によれば、データ処理機能を有する２つの装置（また
は回路）間での並列伝送方式によるデータ伝送は、予め
定められたビット長のデータを１単位として、１単位毎
に、１単位を構成するデータのビット数と同数のデータ
信号線を介して行なわれる。さらに、１単位を構成する
各ビットのデータの伝送は、予め定められた一定長の時
間期間に行なわれる。
【００４７】このため、データ処理機能を有する装置
（または回路）間における単位時間あたりのデータ伝送
量を増加させるためには、インターフェース装置を構成
するデータ伝送装置間のデータ信号線数を増加させた
り、これらのデータ伝送装置そのものの信号処理速度を
向上させるなどの手法が従来よりとられてきた。
【００４８】たとえば図５３において、データ端末装置
９０２および９０４間における単位時間あたりのデータ
伝送量を増加させる方法として、データ伝送装置９２０
からデータ伝送装置９２２に同時に伝送され得るデータ
のビット数を増加させる方法および、各ビットのデータ
が対応する信号線ＤＬ１〜ＤＬｎを介してデータ伝送装
置９２２に到達するのに要する時間を短縮する方法など
が考えられる。
【００４９】前者の方法で単位時間あたりのデータ伝送
量の増大を実現するには、１ワード分のデータをデータ
伝送装置９２０からデータ伝送装置９２２に同時に送出
するためのデータ信号線ＤＬ１〜ＤＬｎの数ｎ、データ
保持機構９３０および９５０の各々の入力信号線数およ
び出力信号線数ｎを増加させればよい。
【００５０】このような信号線の数を従来のｍ倍にすれ
ば（ｍ＞１）、データ伝送装置９２０からデータ伝送装
置９２２に同時に（ｍ×ｎ）ビットのデータ、つまり、
ｍワード分のデータ（１ワードのビット長をｎビットと
した場合）を、送信信号／ＣＯの１サイクルタイム内に
伝送することができる。したがって、単位時間あたりの
データ伝送量が従来のｍ倍に増加する。
【００５１】後者の方法で単位時間あたりのデータ伝送
量の増大を実現するためには、図５４を参照して、送信
信号／ＣＯの１サイクルタイムを短縮して、１ワードを
構成するｎビットのデータがデータ信号線ＤＬ１〜ＤＬ
ｎ上にある期間の長さ（τ１＋τ２）を短くすればよ
い。
【００５２】たとえば、送信信号／ＣＯの１サイクルタ
イムの長さを従来のｍ分の１（ｍ＞１）にすれば、ｎビ
ットで構成される１ワード分のデータをｋ回データ伝送
装置９２０からデータ伝送装置９２２に伝送するのに要
する従来の時間（ｋ×（τ１＋τ２））内に、ｎビット
で構成される１ワード分のデータを（ｍ×ｋ）回データ
伝送装置９２０からデータ伝送装置９２２に伝送するこ
とができる。したがって、単位時間あたりのデータ伝送
量が従来のｍ倍となる。
【００５３】ただし、データ伝送装置９２０からデータ
伝送装置９２２へのデータ伝送速度は、データ信号線Ｄ
Ｌ１〜ＤＬｎの特性，送信側データ伝送装置９２０のデ
ータ出力速度や内部における信号処理速度，受信側デー
タ伝送装置９２２の入力データに対する処理速度などに
よって決定されるので、無限に大きくすることはできな
い。
【００５４】つまり、送信信号／ＣＯの１サイクルタイ
ムを、データ保持機構９３０から出力された１ビットの
データが出力バッファ９３４，対応するデータ信号線Ｄ
Ｌ１〜ＤＬｎ，入力バッファ９５４を介してデータ保持
機構９５０に取込まれるのに要する時間以下に短縮する
と、送信信号／ＣＯの立下がりに応答してデータ信号線
ＤＬ１〜ＤＬｎにデータ伝送装置９２０から送出された
各ビットのデータは、送信信号／ＣＯが次に立下がるま
でに、受信側データ伝送装置９２２において完全には取
込まれない。したがって、送信信号／ＣＯの１サイクル
タイムの長さは、このような時間以上である必要があ
る。
【００５５】
【発明が解決しようとする課題】以上のように、データ
処理機能を有する装置（または回路）間での単位時間あ
たりのデータ伝送量の向上は、１回に伝送され得るデー
タのビット数の増大および、データ伝送装置間での１回
のデータ伝送に要する時間の短縮という２つの方向から
図られてきた。
【００５６】しかしながら、前者の方向から単位時間あ
たりのデータ伝送量の増大を図るためには、データ伝送
装置間のデータ信号線数およびデータ伝送装置内の信号
線数を増加させる必要がある。
【００５７】このため、このような面から単位時間あた
りのデータ伝送量が増加されたインターフェース装置を
用いたシステムは、従来に比べ、装置（回路）間を接続
するコネクタの配線数，装置（回路）内部の信号線数，
装置（回路）の入出力端子数などの増加，これに伴うＩ
Ｏドライバを含む装置（回路）の規模の増大によるコス
ト高、大型化等を招来する。
【００５８】たとえば図５３において、データ伝送装置
９２０がデータ端末装置９０２と同一チップ上に形成さ
れた集積回路装置であり、データ伝送装置９２２がデー
タ端末装置９０４と同一チップ上に形成された集積回路
装置である場合を考える。データ信号線ＤＬ１〜ＤＬｎ
を構成する、これらの集積回路装置のパッケージのＩＯ
ピン数が増大する。これに伴い、データ保持機構９３０
および出力バッファ９３４間の信号線数の増大によっ
て、送信側データ伝送装置９２０が形成された集積回路
チップの面積が増大し、データ保持機構９５０および入
力バッファ９５４間の信号線数の増大によって受信側デ
ータ伝送装置９２２が形成された集積回路チップの面積
が増大する。
【００５９】しかしながら、このようなチップ面積の増
大や入出力ピン数の増大は、集積回路装置に近年益々強
く要求されつつある小型化や低コスト化に反し、好まし
くない。
【００６０】一方、後者の面から単位時間あたりのデー
タ伝送量の増大を図る場合には、データ伝送装置間での
データ伝送速度を向上させる必要がある。しかし、この
伝送速度は、前述のように、データ伝送装置間を接続す
るデータ信号線の特性や、送信側データ伝送装置内部お
よび受信側データ伝送装置内部における信号処理速度，
送信側データ伝送装置のデータ出力速度，受信側データ
伝送装置のデータ受信速度など種々の条件によって決定
される。
【００６１】このため、データ伝送装置間でのデータ伝
送を制御するための種々の制御信号、たとえばクロック
信号を発生するための回路を、より高速かつ高精度な動
作を実現する回路で作成する必要が生じる。また、デー
タ伝送装置の内部回路におけるインピーダンス，インダ
クタンス等の回路条件を従来よりも厳しく制限する必要
がある。
【００６２】それゆえ、特別な回路設計技術やプロセス
技術の導入が必要となる。したがって、このような方法
で単位時間あたりのデータ伝送量の増大を図ることはそ
れほど容易ではない。
【００６３】近年、データ端末装置として用いられる情
報処理装置のデータ処理能力の向上に伴い、データ端末
装置が同時に処理できるデータ量が増加しつつある。こ
のため、従来のインターフェース装置を用いてこのよう
なデータ処理能力の高いデータ端末装置間でデータ伝送
を行なうと、データ端末装置が本来の処理能力を十分に
発揮できない場合があった。
【００６４】たとえば、図５３を参照して、各データ端
末装置９０２，９０４内のＣＰＵ９０６，９０８が、デ
ータ伝送装置９２０および９２２間で一度に転送され得
るデータ量（ｎビット）の２倍のデータを一括して処理
するように構成される場合を想定する。
【００６５】このような場合、送信側データ端末装置９
０２のＣＰＵ９０６においてデータ端末装置９０４に送
信されるべき２ｎビットのデータが発生しても、この２
ｎビットのデータはデータ伝送装置９２０からデータ伝
送装置９２２に１回に転送されるのではなくｎビットず
つ転送される。このため、この２ｎビットのデータは、
インターフェース装置９００によって、データ端末装置
９０４に、送信信号／ＣＯの２サイクルタイムに相当す
る時間かかって伝送される。
【００６６】一方、受信側データ端末装置９０４のＣＰ
Ｕ９０８も、２ｎビットの入力データを一括して処理す
るように構成されるので、送信信号／ＣＯの２サイクル
タイムに相当する時間期間毎にしかデータ処理動作を実
行することができない。
【００６７】すなわち、受信側データ端末装置９０４
は、受信側データ伝送装置９２２から１ワード分のデー
タを供給されてから、次の１ワード分のデータを供給さ
れるまで処理動作を実行することができず待機状態とな
る。このため、受信側データ端末装置９０４のデータ処
理速度は、見かけ上、本来の速度の２分の１程度とな
る。この結果、これらのデータ端末装置９０２，９０４
およびインターフェース装置９００によって構成される
システム全体のデータ処理速度は、データ端末装置９０
２，９０４のデータ処理能力の向上にもかかわらずあま
り向上されないという現象が生じる。
【００６８】したがって、システム全体のデータ処理速
度の向上を実現するためには、インターフェース装置の
単位時間あたりのデータ伝送量のより一層の増大が望ま
れる。また、単位時間あたりのデータ伝送量を増大して
も、データ伝送の信頼性は保たれる必要がある。
【００６９】それゆえに、請求項１、８および１０に記
載の発明の目的は、上記のような課題を解決し、システ
ムのコスト高や、システムを構成する装置の外部端子
や，内部配線，回路面積，パッケージサイズなどの著し
い増大や、特別な回路設計技術やプロセス技術の導入を
要求することなく、単位時間あたりのデータ伝送量が増
大されたインターフェース装置を提供することである。
【００７０】さらに、請求項２ないし７、９、１１ない
し１３に記載の発明の目的は、上述のような問題を招く
ことなく、単位時間あたりのデータ伝送量を増大し、か
つデータ伝送の信頼性を保つことができるインターフェ
ース装置を提供することである。
【００７１】
【課題を解決するための手段】上記のような目的を達成
するために、請求項１に記載の発明にかかるインターフ
ェース装置は、第１複数個のデータを同時に出力するこ
とができる第１データ処理手段から第１複数個のデータ
を同時に処理することができる第２データ処理手段への
データ伝送を前記第１データ処理手段が発する転送要求
信号と、前記転送要求信号に応答して前記第２データ処
理手段が発する応答信号とによって構成される制御信号
に応答して行なうインターフェース装置であって、第１
データ手段から同時に出力された第１複数個のデータ
を、応答信号の許可期間と非許可期間とにより切替え
て、複数のデータグループに分割する分割手段と、第２
データ処理手段に供給すべき第１複数個のデータを一時
的に記憶する記憶手段と、分割された複数のデータグル
ープを、転送要求信号の開始信号と終了信号とに応じ
て、記憶手段の互いに異なる領域に伝達する伝達手段と
を備える。各データグループは、第２複数個のデータを
含む。本発明にかかるインターフェース装置は、さら
に、記憶手段に記憶されたデータを制御信号の１周期毎
に一括して第２データ処理手段に供給する供給手段を備
える。
【００７２】請求項２に記載の発明にかかるインターフ
ェース装置は、第１複数個のデータを同時に出力するこ
とができる第１データ処理手段から、第１複数個のデー
タを同時に処理することができる第２データ処理手段へ
のデータ伝送を、第１データ処理手段が発する転送要求
信号と、転送要求信号に応答して第２データ処理手段が
発する応答信号とによって構成される制御信号によって
制御されて行なうインターフェース装置であって、制御
信号に応答して、第１データ処理手段により同時に出力
された第１複数個のデータを、各々が第２複数個のデー
タを有する複数のデータグループに分割するための分割
手段と、第２データ処理手段に供給すべき第１複数個の
データを一時的に記憶するための記憶手段と、分割手段
により分割された複数のデータグループを、制御信号の
１周期内に時間順次に選択して、記憶手段の互いに異な
る領域に伝達するための伝達手段と、記憶手段により記
憶されたデータを、制御信号の１周期毎に一括して第２
データ処理手段に供給するための供給手段とを備える。
インターフェース装置は、伝達手段に関連して設けら
れ、伝達手段により記憶手段に伝達されるデータグルー
プが、先行するデータグループから、後続するデータグ
ループに確定的に変化したか否かを検出して、検出信号
を出力するための検出手段と、検出信号に応答して、伝
達手段によるデータの伝達を制御するための伝達制御信
号を発生するための伝達制御手段とをさらに含む。
【００７３】請求項３に記載の発明にかかるインターフ
ェース装置は、請求項１に記載のインターフェース装置
であって、伝達手段は、分割手段の出力に入力が接続さ
れ、制御信号に応答して、制御信号の１周期以内に分割
手段の出力を時間順次に選択して出力するための選択手
段と、記憶手段の互いに異なる記憶領域に対応して１つ
ずつ設けられ、選択手段により時間順次に選択されて出
力されるデータグループの対応する１つを受信して、対
応する互いに異なる記憶領域に伝達するための複数個の
データグループ伝達手段と、選択手段の出力をデータグ
ループ伝達手段の入力に接続するための伝送路と、転送
要求信号に応答して、複数個のデータグループ伝達手段
を制御信号の１周期以内で所定の順序で時間順次に選択
して、伝送路を介して伝達されるデータグループを受信
させるための多重化伝達制御手段とを含む。
【００７４】請求項４に記載の発明にかかるインターフ
ェース装置は請求項３に記載のインターフェース装置で
あって、選択手段の出力に関連して設けられ、選択手段
により出力されるデータグループが、先行するデータグ
ループから、後続するデータグループに確定的に変化し
たか否かを検出して、第１の検出信号を出力するための
手段と、第１の検出信号と転送要求信号とに応答して、
多重化伝達制御手段による受信を制御するための第１の
伝達制御信号を多重化伝達制御手段に向けて出力するた
めの送信制御手段とをさらに含む。
【００７５】請求項５に記載の発明にかかるインターフ
ェース装置は、請求項４に記載のインターフェース装置
であって、データグループ伝達手段の入力に関連して設
けられ、データグループ伝達手段に入力されるデータグ
ループが、先行するデータグループから、後続するデー
タグループに確定的に変化したか否かを検出して、第２
の検出信号を出力するための第２の検出手段と、第１の
伝達制御信号と第２の検出信号とに応答して、多重化伝
達制御手段による受信を制御するための第２の伝達制御
信号を発生して多重化伝達制御手段に与えるための受信
制御手段とをさらに含む。
【００７６】請求項６に記載の発明にかかるインターフ
ェース装置は、請求項３に記載のインターフェース装置
であって、データグループの伝達手段の入力に関連して
設けられ、データグループ伝達手段に入力されるデータ
グループが、先行するデータグループから、後続するデ
ータグループに確定的に変化したか否かを検出して、検
出信号を出力するための検出手段と、転送要求信号と検
出信号とに応答して、多重化伝達制御手段による受信を
制御するための伝達制御信号を発生して多重化伝達制御
手段に与えるための受信制御手段とをさらに含む。
【００７７】請求項７に記載の発明にかかるインターフ
ェース装置は、請求項１ないし６のいずれかに記載のイ
ンターフェース装置であって、記憶手段の出力に関連し
て設けられ、記憶手段へのデータの伝達が正常に行なわ
れているか否かを検出して動作検出信号を出力するため
の手段と、動作検出信号に応答して、インターフェース
装置から第１のデータ処理手段への応答を制御するため
の応答制御手段とをさらに含む。
【００７８】請求項８に記載の発明にかかるインターフ
ェース装置は、第１複数個のデータを同時に出力するこ
とができるデータ処理手段からの外部へのデータ伝送
を、データ処理手段が発する転送要求信号と、転送要求
信号に応答して受信側の装置が発する応答信号とによっ
て構成される制御信号によって制御されて行なうため
に、データ処理手段の出力部分に設けられる。このイン
ターフェース装置は、制御信号に応答して、データ処理
手段により同時に出力された第１複数個のデータを、応
答信号の許可期間と非許可期間とにより切替えて、各々
が第２複数個のデータを有する複数のデータグループに
分割するための分割手段と、分割手段により分割された
複数のデータグループを、転送要求信号の開始信号と終
了信号とに応じて選択して、外部に出力するための選択
手段とを備える。
【００７９】請求項９に記載のインターフェース装置
は、第１複数個のデータを同時に出力することができる
データ処理手段からの外部へのデータ伝送を、データ処
理手段が発する転送要求信号と、転送要求信号に応答し
て受信側の装置が発する応答信号とによって構成される
制御信号によって制御されて行なうために、データ処理
手段の出力部分に設けられるインターフェース装置であ
って、制御信号に応答して、データ処理手段により同時
に出力された第１複数個のデータを、各々が第２複数個
のデータを有する複数のデータグループに分割するため
の分割手段と、分割手段により分割された複数のデータ
グループを、制御信号の１周期内に時間順次に選択し
て、外部に出力するための選択手段とを備える。インタ
ーフェース装置は、選択手段の出力に関連して設けら
れ、選択手段により出力されるデータグループが、先行
するデータグループから、後続するデータグループに確
定的に変化したか否かを検出して、検出信号を出力する
ための検出手段と、検出信号と転送要求信号とに応答し
て、受信側の装置との間のデータ伝送を制御するための
伝達制御信号を前記受信側の装置に出力するための伝送
制御手段とをさらに含む。
【００８０】請求項１０に記載のインターフェース装置
は、第１複数個のデータを同時に処理することができる
データ処理手段への送信側の装置からのデータ伝送を、
送信側の装置が発する転送要求信号と、転送要求信号に
応答してデータ処理手段が発する応答信号とによって構
成される制御信号によって制御されて行なうためにデー
タ処理手段の入力部分に設けられる。データ処理手段が
同時に処理すべき第１複数個のデータは、応答信号の許
可期間と非許可期間とにより切替えられ、各々が第２複
数個のデータを有する複数のデータグループに分割され
て、制御信号の１周期内に時間順次にインターフェース
装置に入力される。このインターフェース装置は、デー
タ処理手段に供給すべき第１複数個のデータを一時的に
記憶するための記憶手段と、分割して入力された複数の
データグループを、転送要求信号の開始信号と終了信号
とに応じて、記憶手段の互いに異なる記憶領域に伝達す
るための伝達手段と、記憶手段により記憶されたデータ
を、制御信号の１周期毎に一括してデータ処理手段に供
給するための供給手段とを備える。
【００８１】請求項１１に記載の発明にかかるインター
フェース装置は、請求項１０に記載のインターフェース
装置であって、伝達手段は、記憶手段の互いに異なる記
憶領域に対応して１つずつ設けられ、時間順次に入力さ
れるデータグループの対応する１つを受信して、対応す
る互いに異なる記憶領域に伝達するための複数個のデー
タグループ伝達手段と、転送要求信号に基づいて、複数
個のデータグループ伝達手段を制御信号の１周期内で所
定の順序で時間順次に選択して、入力されるデータグル
ープを受信させるための多重化伝達制御手段とを含む。
【００８２】請求項１２に記載の発明にかかるインター
フェース装置は、請求項１１に記載のインターフェース
装置であって、データグループ伝達手段の入力に関連し
て設けられ、データグループ伝達手段に入力されるデー
タグループが、先行するデータグループから、後続する
データグループに確定的に変化したか否かを検出して、
検出信号を出力するための検出手段と、制御信号と検出
信号とに応答して、多重化伝達制御手段による受信を制
御するための伝達制御信号を発生して多重化伝達制御手
段に与えるための受信制御手段とをさらに含む。
【００８３】請求項１３に記載の発明にかかるインター
フェース装置は、請求項１０ないし１２のいずれかに記
載のインターフェース装置であって、記憶手段の出力に
関連して設けられ、記憶手段へのデータの伝達が正常に
行なわれているか否かを検出して動作検出信号を出力す
るための手段と、動作検出信号に応答して、送信側の装
置とインターフェース装置との間のデータ伝送を制御す
るための伝送制御手段とをさらに含む。
【００８４】
【作用】請求項１に記載の発明にかかるインターフェー
ス装置は上記のように構成されるので、送信側である第
１データ処理手段から同時に出力された第１複数個のデ
ータが分割手段および伝達手段の動作によって、転送要
求信号と応答信号とによって構成される制御信号の１周
期内における応答信号の許可期間と非許可期間とにより
切替えられて、第２複数個ずつ順に、記憶手段に並列伝
送される。さらに、制御信号の１周期内に並列伝送され
たすべてのデータグループはこの記憶手段によって取込
まれた後、供給手段によって一括して受信側である第２
データ処理手段に与えられる。したがって、制御信号の
１周期内に送信側の第１データ処理手段から同時に出力
された複数のデータはすべて制御信号の１周期内に、こ
のデータの数（第１複数個）よりも少ない数（第２複数
個）のデータ信号線を介して受信側の第２データ処理手
段に伝送される。
【００８５】請求項２に記載の発明にかかるインターフ
ェース装置では、さらに、伝達されるデータグループ
が、先行するデータグループから後続するデータグルー
プに確定的に変化したか否かが検出され、それによって
検出信号が出力される。この検出信号によりデータの伝
達が制御されるために、伝達手段による記憶手段へのデ
ータの伝達が、より確実に行なわれる。
【００８６】請求項３に記載の発明にかかるインターフ
ェース装置では、分割手段の出力が時間順次に選択され
て伝送路を介してデータグループ伝達手段に伝達され、
多重化伝達制御手段によって対応するデータグループ伝
達手段により受信される。データの伝送路としては、基
本的には分割手段の出力と同じ幅のデータ信号線を用い
らればよく、多数ビットのデータを伝送する場合にもよ
り少ないデータ信号線を用いることによりデータの伝達
が行なえる。
【００８７】請求項４に記載のインターフェース装置で
はさらに、選択手段により出力されるデータグループ
が、先行するものから後続するものに確定的に変化した
か否かが検出され、確定的に変化した場合にのみ第１の
伝達制御信号が多重化伝達制御手段に向けて出力され
る。したがって、多重化伝達制御手段では確定的に変化
したデータグループを受信することができる。
【００８８】請求項５に記載のインターフェース装置で
はさらに、データグループ伝達手段に入力されるデータ
グループが、先行するものから後続するものに確定的に
変化したか否かが検出され、その検出結果に応じて多重
化伝達制御手段による伝達の制御が行なわれる。データ
グループ伝達手段に入力されるデータが確定的に変化し
た場合にのみ、データグループ伝達手段によるデータの
受信が行なえるので、データの受信が確実となる。
【００８９】請求項６に記載のインターフェース装置で
は、請求項３に記載の作用に加え、データグループ伝達
手段に入力されるデータグループが、確定的に変化した
ことが検出された場合に、多重化伝達制御手段によりデ
ータグループ伝達手段による受信の制御を行なうことが
できる。
【００９０】請求項７に記載の装置では、記憶手段への
データの伝達が正常に行なわれているか否かが検出さ
れ、その検出結果によりデータ伝送が制御されるので、
データ処理手段との間でのデータ伝送が、より誤りなく
行なえる。
【００９１】請求項８に記載のインターフェース装置で
は、データ処理手段から与えられる第１複数個のデータ
が、応答信号の許可期間と非許可期間とにより切替えら
れ、各々が第２複数個のデータを有する複数のデータグ
ループに分割され、これら分割された複数のデータグル
ープが、転送要求信号の開始信号と終了信号とに応じて
選択されて、選択手段により外部に出力される。データ
処理手段が処理した第１複数個のデータを外部に伝送す
る際に、第１複数個よりも少ない第２複数個のデータ信
号線を用いて出力することができる。
【００９２】請求項９に記載の発明にかかるインターフ
ェース装置では、さらに、選択手段の出力するデータグ
ループが、確定的に変化したか否かが検出されて、その
検出結果により受信側の装置との間のデータ伝送が制御
される。
【００９３】請求項１０に記載のインターフェース装置
では、時間順次にインターフェース装置に入力される複
数のデータグループは、伝達手段により記憶手段の互い
に異なる記憶領域に伝達され、転送要求信号の開始信号
と終了信号とに応じて、記憶手段の互いに異なる記憶領
域に第１複数個のデータが記憶される。記憶された第１
複数個のデータは、一括してデータ処理手段に供給され
る。データ処理手段により処理されるべき第１複数個の
データは、第１複数個のよりも少ない第２複数個のデー
タ信号線を用いて外部からデータ処理手段に供給するこ
とが可能となる。
【００９４】請求項１１に記載のインターフェース装置
では、インターフェース装置に入力されるデータグルー
プが、多重化伝達制御手段の制御により対応するデータ
グループ伝達手段によって受信される。各データグルー
プ伝達手段は記憶手段の所定の記憶領域に対応して設け
られているために、各データグループを、記憶手段の所
定の領域に正しく与えることができる。
【００９５】請求項１２に記載のインターフェース装置
では、データグループ伝達手段に入力されるデータグル
ープが確定的に変化したか否かが検出され、その検出結
果によって多重化伝達制御手段によるデータグループ伝
達手段の制御が行なわれる。
【００９６】請求項１３に記載のインターフェース装置
では、記憶手段へのデータの伝達が正常に行なわれてい
るか否かが検出されその検出結果により送信側の装置と
の間のデータ伝送が制御される。したがってデータ伝送
を誤りなく行なうことが可能になる。
【００９７】
【実施例】［第１の実施例］図１は、本発明の一実施例
のインターフェース装置の構成を概念的に示す概略ブロ
ック図である。
【００９８】図１には、本実施例のインターフェース装
置５０が２つのデータ端末装置９０２，９０４間に設け
られた場合が例示される。
【００９９】図２は、本実施例のインターフェース装置
による基本的なデータ伝送タイミングを説明するための
タイミングチャート図である。
【０１００】以下、図１および図２を参照しながら、本
実施例のインターフェース装置の構成および動作につい
て概念的に説明する。
【０１０１】図１を参照して、本実施例のインターフェ
ース装置５０は、送信側データ端末装置９０２と受信側
データ端末装置９０４との間に接続して用いられる。イ
ンターフェース装置５０は、送信側データ伝送装置５２
と、受信側データ伝送装置５４と、この２つを結ぶデー
タ伝送路５６とからなる。送信側データ伝送装置５２は
送信側データ端末装置９０２の出力部分に接続して使用
される。受信側データ伝送装置５４は、受信側データ端
末装置９０４の入力部分に接続されて使用される。この
２つのデータ伝送装置５２、５４は、伝送路５６によっ
て相互に接続されている。
【０１０２】送信側データ伝送装置５２は、２ｎビット
幅で、２出力（ｎビットずつ）を有するデータラッチ回
路６０と、データラッチ回路６０の２つの出力に入力が
接続され、制御端子に入力される選択信号に応答してい
ずれか一方のｎビットの信号を選択して出力するための
マルチプレクサ６２と、マルチプレクサ６２から出力さ
れるｎビットのデータの出力バッファ９３４と、転送制
御機構９３２と、転送制御機構９３２から出力される送
信信号の出力バッファ９３６と、受信側データ伝送装置
５４から入力される受信信号をデータ転送機構９３２に
与えるための入力バッファ９３８とを含む。図１および
図５３において、同一の部品には同一の参照符号および
名称が与えられている。したがって、ここではそれらに
ついての詳しい説明は繰返さない。明細書を通じて、同
一部品には同一の参照符号および名称が与えられる。
【０１０３】受信側データ伝送装置５４は、送信側デー
タ伝送装置５２から入力されるｎビットのデータを一次
格納するための入力バッファ９５４と、入力バッファ９
５４の出力に入力が接続されたｎビットのデータラッチ
回路７２と、ｎビットずつの２つの入力を有し、一方の
入力がデータラッチ回路７２の出力に、他方の入力が入
力バッファ９５４の出力にそれぞれ接続された２ｎビッ
トのデータラッチ回路７０と、転送制御機構９５２と、
送信信号の入力バッファ９５６と、受信信号の出力バッ
ファ９５８とを含む。データラッチ回路７０の出力は２
ｎビット幅で受信側データ端末装置９０４に接続されて
いる。
【０１０４】データ伝送路５６は、図５３に示されるデ
ータ伝送路９２４と同一の構成である。ここで注意すべ
きことは、送信側データ端末装置９０２と受信側データ
端末装置９０４との間で伝送されるデータが２ｎビット
幅であるにも関わらす、送信側データ伝送装置５２と受
信側データ伝送装置５４との間を結ぶデータ伝送路ＤＬ
１〜ＤＬｎがｎビット幅しか有さないことである。
【０１０５】マルチプレクサ６２は、入力バッファ９３
８からの受信信号／ＲＩによって制御される。
【０１０６】データラッチ回路７２は、入力バッファ９
５６からの送信信号／ＣＩによって制御される。
【０１０７】なお、データ端末装置９０２および９０４
の構成および動作も図５３におけるそれと同様である。
【０１０８】ただし、送信側データ端末装置９０２のＣ
ＰＵ９０６および、受信側データ端末装置９０４のＣＰ
Ｕ９０８はいずれも２ワード分のデータを同時に処理す
ることができるように構成されるものとする。ここで、
１ワード分のデータは、従来技術の説明の場合と同様
に、ｎビットデータとする。
【０１０９】したがって、データ端末装置９０２からデ
ータ端末装置９０４へのデータ伝送に際して、ＣＰＵ９
０６から送信側データ伝送装置５２のデータラッチ回路
６０には２ｎビットのデータが同時に供給される。
【０１１０】従来のデータ保持機構９３０（データラッ
チ回路などからなる）と異なり、データラッチ回路６０
は、データ端末装置９０２から同時に与えられた２ｎビ
ットのデータを一時的に記憶した後、１ワード分ずつ分
割し、第１のワードを構成するｎビットのデータおよび
第２のワードを構成するｎビットのデータの２種類のデ
ータをそれぞれマルチプレクサ６２の異なる入力端Ａお
よびＢに与える。これら分割された各ワードを以下デー
タグループとも呼ぶことにする。
【０１１１】さらに、従来のデータ保持機構９５０と異
なり、データラッチ回路７０は、データラッチ回路７２
から与えられたｎビットのデータと入力バッファ９５４
から同時に与えられたｎビットのデータとを一括して取
込み、受信側データ端末装置９０４に出力する。受信側
データ端末装置９０４のＣＰＵ９０８はデータラッチ回
路７０から一括して与えられたこれら２ｎビットのデー
タを一括して処理する。
【０１１２】送信側データ端末装置９０２においてデー
タ端末装置９０４に送信されるべきデータが発生する
と、データ端末装置９０２からデータ伝送装置５２に
は、これらのデータが２ｎビット単位で与えられるとと
もに、送信されるべきデータの発生を知らせる制御信号
ＳＳ０が与えられる。
【０１１３】送信側データ伝送装置５２において、転送
制御機構９３２は、この制御信号ＳＳＯに応答して、制
御信号ＳＲＯを受信状態にする。かつ、転送制御機構９
３２は、受信側データ伝送装置５４が送信側データ伝送
装置５２からのデータを受入れることができる状態、す
なわち送信許可状態であれば（つまり、受信側データ伝
送装置５４の転送制御機構９５２から送信側データ伝送
装置５２の転送制御機構９３２に与えられる受信信号／
ＲＩが送信許可状態であれば）、データラッチ回路６０
に入力データの取込み・記憶および出力を指示するとと
もに、受信側データ伝送装置５４へのデータ送信を開始
させる。これによって、データ端末装置９０２からデー
タ伝送装置５２に与えられた２ｎビットのデータは、２
つのデータグループ（ワード）に分割されてマルチプレ
クサ６２に与えられる。
【０１１４】マルチプレクサ６２は、入力バッファ９３
８からの受信信号／ＲＩに応答して、入力端Ａに与えら
れたｎビットのデータおよび入力端Ｂに与えられたｎビ
ットのデータのうちのいずれか一方を選択して出力バッ
ファ９３４に与える。
【０１１５】たとえば、マルチプレクサ６２は入力バッ
ファ９３８の出力信号／ＲＩがハイレベルである期間に
は、入力端Ａに与えられたｎビットのデータ、すなわ
ち、第１ワードのデータを選択し、入力バッファ９３８
の出力信号／ＲＩがローレベルである期間には、入力端
子Ｂに与えられたｎビットのデータ、すなわち、第２ワ
ードのデータを選択する。
【０１１６】したがって、データ伝送装置５２および５
４間を接続するデータ信号線ＤＬ１〜ＤＬｎに現われる
データＤＯ（ＤＩ）は、図２（ｃ）に示されるように、
受信信号／ＲＩ（図２（ｂ）参照）の立上がりに応答し
て第１ワードのデータに切換わり、受信信号／ＲＩの立
下がりに応答して第２ワードのデータに切換わる。
【０１１７】データ信号線ＤＬ１〜ＤＬｎを介してデー
タ伝送装置５４に同時に入力されたｎビットのデータＤ
Ｉは、入力バッファ９５４を介してデータラッチ回路７
２の入力およびデータラッチ回路７０の一方の入力（下
位ｎビット）に与えられる。
【０１１８】データラッチ回路７２は入力バッファ９５
４の出力データのうち、マルチプレクサ６４の一方の入
力端Ａから入力されたもののみをｎビット単位で記憶す
るように、入力バッファ９５６からクロック端子に与え
られる送信信号／ＣＩ（／ＣＯ）によって制御される。
【０１１９】たとえば、データラッチ回路７２は入力バ
ッファ９５６の出力信号／ＣＩの立ち上がりエッジで
（又は信号／ＣＩがローレベルである期間に）、入力バ
ッファ９５６から同時に出力されたｎビットのデータを
取込み記憶し出力するように動作する。
【０１２０】データラッチ回路７０は、転送制御機構９
５２によって制御されて、入力バッファ９５６からの送
信信号／ＣＩの１サイクルタイムにおいてデータラッチ
回路７２からのｎビットの出力データと入力バッファ９
５４からのｎビットの出力データとを同時に取込んで記
憶するとともにデータ端末装置９０４に一括して出力す
る。
【０１２１】一方、データ伝送装置５２からデータ伝送
装置５４にデータが送信されたことを示すローベルの送
信信号／ＣＩが転送制御機構９５２に入力されると、デ
ータ伝送装置５４がデータ伝送装置５２からのデータを
受信したことをデータ伝送装置５２に知らせるべく、デ
ータ伝送装置５２の転送制御機構９３２への受信信号／
ＲＯをローレベルとする。このため、受信信号／ＲＯ
は、図２（ｂ）に示されるように、従来と同じく、送信
信号／ＣＩの立下がりから一定時間遅れてローレベルと
なる。また、データ伝送装置５２の転送制御機構９３２
は、データ伝送装置５４の転送制御機構９５２からのロ
ーレベルの受信信号／ＲＩによって、データ伝送装置５
４がデータを受信したことを認識して、データ伝送装置
５４の転送制御機構９５２への送信信号／ＣＯをハイレ
ベルに戻して、データ伝送装置５２からデータ伝送装置
５４へのデータ送信を終了させる。
【０１２２】したがって、送信側データ伝送装置５２に
おいて、受信信号／ＲＩがハイレベルの期間にマルチプ
レクサ６２は、ｎビットの第１ワードを選択し、送信信
号／ＣＯがローレベルとなると同時にデータ信号線ＤＬ
１〜ＤＬｎにこれを送出する。受信側データ伝送装置５
４では、データ伝送装置５２からのローレベルの送信信
号／ＣＩに応答して、データラッチ回路７２がｎビット
の第１ワードを取込み出力して、データラッチ回路７０
への入力セットアップが行なわれる。
【０１２３】また、データ伝送装置５４からローレベル
の受信信号／ＲＯが出力されると、データ伝送装置５２
において、ローレベルの受信信号／ＲＩに応答して、マ
ルチプレクサ６２が、ｎビットの第２ワードを選択し
て、データ信号線ＤＬ１〜ＤＬｎを介してデータ伝送装
置５４に送出する。
【０１２４】データ伝送装置５２がデータ伝送装置５４
からのローレベルの受信信号／ＲＩを受信すると、転送
制御機構９３２が、送信信号／ＣＯをハイレベルに戻す
ので、受信側データ伝送装置５４において、送信信号／
ＣＩがハイレベルに立上がる。
【０１２５】送信側データ伝送装置５４からの送信信号
／ＣＩがハイレベルに立上がった後データ端末装置９０
４からの受信信号ＳＲＩが送信許可状態であれば、受信
側転送制御機構９５２の動作によって、データ伝送装置
５４からデータ端末装置９０４へのデータ送信が開始さ
れる。つまり、データラッチ回路７０に入力されてい
る、データラッチ回路７２からのｎビットの第１ワード
と入力バッファ９５４からのｎビットの第２ワードとが
一括して２ｎビットのデータとして同時にデータラッチ
回路７０に取込まれデータ端末装置９０４に送信され
る。同時に、データ端末装置９０４への制御信号ＳＳＩ
がローレベルとなって、データ端末装置９０４に、デー
タ伝送装置５４からデータ端末装置９０４にデータが送
信されていることを知らせる。
【０１２６】データ端末装置９０４は、このローレベル
の送信信号ＳＳＩによって、データ伝送装置５４からデ
ータ端末装置９０４にデータが送信されたことを認識し
て、ローレベルの受信信号ＳＲＩを出力する。データ伝
送装置５４は、このローレベルの受信信号ＳＲＩによっ
て、データ端末装置９０４がデータ伝送装置５４からの
データを確実に受信したことを認識して、制御信号ＳＳ
Ｉをハイレベルに戻す。
【０１２７】データ端末装置９０４は、データ伝送装置
５４から受信したデータを完全に取込みデータ伝送装置
５４からの次のデータを受信可能な待機状態になると、
受信信号ＳＲＩをハイレベルに戻して、データ伝送装置
５４に、次のデータの送信が可能であることを知らせ
る。
【０１２８】この結果、送信側データ伝送装置５２にお
いてデータラッチ回路６０に同時に与えられた２ｎビッ
トのデータは、送信信号／ＣＯの立下がりに応答してデ
ータ信号線ＤＬ１〜ＤＬｎに、第１ワード，第２ワード
の順に送出される。
【０１２９】送信信号／ＣＯ（／ＣＩ）は、その１サイ
クルタイムにおいて、前半τ１でローレベルを示し後半
τ２では、受信信号／ＲＩの立下がりに応答してハイレ
ベルを示す。したがって、送信側データ伝送装置５２に
データ端末装置９０２から同時に与えられた２ｎビット
のデータを構成する第１ワードのデータおよび第２ワー
ドのデータは、それぞれ、送信信号／ＣＯの１サイクル
タイムと同じ長さの連続した時間期間の、受信信号／Ｒ
Ｉがハイレベルである前半および、受信信号／ＲＩがロ
ーレベルである後半に、データ信号線ＤＬ１〜ＤＬｎを
介してデータ伝送装置５４に伝送される。
【０１３０】このように、本実施例では、送信信号／Ｃ
Ｏの１サイクルタイムに相当する時間期間内に、２ワー
ド分のデータがデータ伝送装置５２からデータ伝送装置
５４に伝送される。
【０１３１】受信側データ伝送装置５４では、データ信
号線ＤＬ１〜ＤＬｎを介して順に転送されてきた第１ワ
ードのデータがデータラッチ回路７２に取込まれた後、
データ端末装置９０４からの受信信号ＳＲＩが送信許可
状態を示すハイレベルである場合に、送信側データ伝送
装置５２からの送信信号／ＣＩの立上がりに応答して入
力バッファ９５４からの第２ワードのデータとともにデ
ータラッチ回路７０から一括して出力される。
【０１３２】送信側データ端末装置９０２においてデー
タ端末装置９０４に転送されるべきデータが複数パケッ
ト発生した場合（１パケットは２ワードで構成されるも
のとする）、以上のような回路動作がくり返されて、各
パケットのデータはデータ端末装置９０２からデータ端
末装置９０４に、インターフェース装置５０を介して連
続的に転送される。
【０１３３】このように、本実施例によれば、データ伝
送装置５２および５４間でのデータ伝送を制御するため
の制御信号／ＣＯの１サイクルタイムに相当する時間期
間内に従来と異なり１ワード分のデータが２回、データ
伝送装置５２からデータ伝送装置５４に伝送される。こ
のため、データ伝送装置５２，５４のデータの入出力速
度や内部での信号処理速度等が従来と同一であり送信信
号／ＣＯ（／ＣＩ）の１サイクルタイムの長さが従来と
同一である場合、データ端末装置９０２および９０４間
における単位時間あたりのデータ伝送量が図５３に示さ
れた従来のインターフェース装置が用いられた場合の２
倍となる。
【０１３４】一方、送信側データ伝送装置５２と受信側
データ伝送装置５４とを接続するデータ信号線ＤＬ１〜
ＤＬｎの本数は従来と同一である。したがって、データ
伝送装置５２，５４の入出力端子数の増大および、これ
に起因する前述のような問題は発生しない。
【０１３５】本実施例では、データ端末装置９０２，９
０４が一括して処理することができるビット長のデータ
が送信側データ伝送装置５２によって、２分割されて受
信側データ伝送装置５４に連続的に送出されることによ
り、単位時間あたりのデータ伝送量の増大が図られた。
データ端末装置９０２，９０４において一括して処理さ
れ得るビット長のデータが、送信側データ伝送装置５４
において、各々が同一のビット長を有する３つ以上の任
意の数のデータグループに分割され、これらのグループ
がたとえば送信信号／ＣＯ（／ＣＩ）の１サイクルタイ
ムに相当する時間期間内に時間順次に受信側データ伝送
装置５４に送出されても、本実施例と同様の効果が得ら
れる。そうした実施例が、後に開示される。なお、デー
タグループの数は、２のべき乗であることが、回路の構
成を簡単にするうえで望ましい。
【０１３６】データ端末装置９０２，９０４がＫ×ｎ
（Ｋは３以上の整数）ビットのデータを同時に処理する
ことができるように構成された場合、送信側データ端末
装置９０２から同時に出力されたＫ×ｎビットのデータ
は、送信側データ伝送装置５２においてＫ個のグループ
に分割され、これらＫ個のグループがたとえば送信信号
／ＣＯ（／ＣＩ）の１サイクルタイムに相当する時間期
間内に時間順次に受信側データ伝送装置５４に送出さ
れ、かつ、受信側データ伝送装置５４においてこれらＫ
個のグループが元のＫ×ｎビットのデータとして受信側
データ端末装置９０４に同時に供給されれば、インター
フェース装置５０によるデータ端末装置９０２および９
０４間での単位時間あたりのデータ伝送量は従来のＫ倍
となる。
【０１３７】したがって、データ端末装置９０２，９０
４として用いられる情報処理装置のデータ処理能力の向
上に、インターフェース装置５０の単位時間あたりのデ
ータ伝送量を任意に適合させることができるので、デー
タ端末装置９０２，９０４のデータ処理能力を最大限に
生かすことができる。
【０１３８】このように、本実施例の概念を用いれば、
インターフェース装置５０を構成するデータ伝送装置５
２，５４間のデータ信号線数を増大させたり、データ伝
送装置５２，５４の設計技術やプロセス技術に特別な技
術を導入してデータ伝送装置５２，５４における信号処
理速度を向上させたりしなくても、単位時間あたりのデ
ータ伝送量を、データ端末装置９０２，９０４のデータ
処理能力に応じて十分に向上させることが可能となる。
【０１３９】この結果、システム全体のコスト高を招来
することなく、高速および高性能のデータ伝送が実現さ
れる。
【０１４０】図３は、上記実施例のインターフェース装
置の構成をより具体的に示す図である。図４は、図３に
示されたインターフェース装置によるデータ伝送のタイ
ミングを詳細に示すタイミングチャート図である。図４
には、データ端末装置９０４に供給されるべき複数の２
ｎビットデータが送信側データ端末装置９０２から連続
して出力される場合が例示される。図４において、送信
側データラッチ回路６０にｋ番目に入力された２ｎビッ
トデータＤ０を構成する第１ワードのデータｄＡおよび
第２ワードのデータｄＢはそれぞれ、ｄＡ（ｋ）および
ｄＢ（ｋ）で表わされる。図５（ａ）、（ｂ）は、図３
の転送制御機構９３２，９５２の構成例を示す回路図で
ある。
【０１４１】図６（ａ）、（ｂ）は、図３のデータラッ
チ回路６０，７０，７２の構成例を示す回路図である。
【０１４２】以下、図３ないし図６を参照しながら、本
実施例のインターフェース装置の各部の構成および動作
について詳細に説明する。
【０１４３】図３を参照して、（ ）内に示された記号
は、図１の対応する制御信号またはデータ信号を示す。
【０１４４】図３の各転送制御機構９３２，９５２は、
図５に示されるように、たとえば、互いに交差接続され
た２入力ＮＡＮＤゲート８０および３入力ＮＡＮＤゲー
ト８２と、４入力ＮＡＮＤゲート８４と、互いに交差接
続された２入力ＮＡＮＤゲート８６および３入力ＮＡＮ
Ｄゲート８８と、２つのインバータ９０，９２とを含
む。
【０１４５】図５（ａ）を参照して、送信側データ伝送
装置５２内の転送制御機構９３２の場合、ＮＡＮＤゲー
ト８０にはデータ端末装置９０２からの制御信号／ＣＩ
０およびＮＡＮＤゲート８２の出力信号が入力される。
ＮＡＮＤゲート８４には、制御信号／ＣＩ０，ＮＡＮＤ
ゲート８０の出力信号，ＮＡＮＤゲート８８の出力信
号，および入力バッファ９３８からの受信信号／ＲＩ０
が入力される。ＮＡＮＤゲート８８には、ＮＡＮＤゲー
ト８６の出力信号，入力バッファ９３８からの受信信号
／ＲＩ０，およびマスタリセット信号／ＭＲが入力され
る。ＮＡＮＤゲート８２の出力信号，インバータ９０の
出力信号，およびインバータ９２の出力信号がそれぞ
れ、データ端末装置９０２への制御信号／ＲＯ０，デー
タラッチ回路６０を制御するための信号ＣＴＬ０，およ
び出力バッファ９３６への送信信号／ＣＯ０として用い
られる。
【０１４６】図５（ｂ）を参照して、受信側データ伝送
装置５４内の転送制御機構９５２の場合、ＮＡＮＤゲー
ト８０には、入力バッファ９５６からの送信信号／ＣＩ
１およびＮＡＮＤゲート８２の出力信号が入力される。
ＮＡＮＤゲート８４には、送信信号／ＣＩ１，ＮＡＮＤ
ゲート８０の出力信号，ＮＡＮＤゲート８８の出力信
号，およびデータ端末装置９０４からの制御信号／ＲＩ
１が入力される。ＮＡＮＤゲート８８には、ＮＡＮＤゲ
ート８６の出力信号，データ端末装置９０４からの制御
信号／ＲＩ１，およびマスタリセット信号／ＭＲが入力
される。ＮＡＮＤゲート８２の出力信号，インバータ９
０の出力信号，およびインバータ９２の出力信号がそれ
ぞれ、データ端末装置９０４への制御信号／ＣＯ１，デ
ータラッチ回路７０を制御するための信号ＣＴＬ１，お
よび出力バッファ９５８への受信信号／ＲＯ１として用
いられる。
【０１４７】送信側データ伝送装置５２および受信側デ
ータ伝送装置５４のいずれの転送制御機構９３２，９５
２においても、マスタリセット信号／ＭＲは、ＮＡＮＤ
ゲート８２および８０で構成されたセットリセット型フ
リップフロップとＮＡＮＤゲート８２および８６で構成
されたセットリセット型フリップフロップの保持内容を
クリアし、ＮＡＮＤゲート８２およびＮＡＮＤゲート８
８の出力信号を外部からの信号／ＣＩ０，ＣＩ１，ＲＩ
０，ＲＩ１の論理レベルに係わらず初期状態であるハイ
レベルに固定するために用いられる。したがって、この
インターフェース装置を含むシステムへの電源投入時等
に１回入力されるマスタリセット信号やクリア信号ある
いは、パワーオンリセット信号などのような、システム
の初期化のために従来より用いられる信号を、マスタリ
セット信号／ＭＲとして用いればよい。このマスタリセ
ット信号／ＭＲの機能は、第２の実施例以下においても
同様である。
【０１４８】データ端末装置９０２からデータ端末装置
９０４へのデータ伝送時には、データ端末装置９０２か
ら送信側データラッチ回路６０に第１ワードｄＡおよび
第２ワードｄＢを構成する２ｎビットのデータＤＯ（第
４図（ａ））が与えられるとともに、送信側転送制御機
構９３２に与えられる制御信号／ＣＩ０（図４（ｂ））
がハイレベルからローレベルに立下げられる。
【０１４９】図５（ａ）を参照して、初期状態におい
て、データ端末装置９０２からデータの送信要求および
送信中のデータがない場合には、データ端末装置９０２
からの制御信号／ＣＩ０および受信信号／ＲＯ０はとも
にハイレベルに固定されている。また、データ端末装置
９０２への制御信号／ＲＯ０，データラッチ回路６０へ
の制御信号ＣＴＬ０，および出力バッファ９３６への送
信信号／ＣＯ０は、それぞれ、ハイレベル，ローレベ
ル，およびハイレベルに固定される。
【０１５０】したがって、出力バッファ９３６からの送
信信号／Ｃ（第４図（ｆ））は、データ伝送装置５４へ
のデータの送信が行なわれていないことを示す論理レベ
ルに固定され、送信側ＣＰＵ９０６は、制御信号／ＲＯ
０によって、データ伝送装置５２がデータ端末装置９０
２からまだデータを受取っていないことを認識する。
【０１５１】初期状態以降において、ＮＡＮＤゲート８
２の出力信号はＮＡＮＤゲート８０および８４の出力信
号によって決定され、ＮＡＮＤゲート８８の出力信号
は、ＮＡＮＤゲート８６の出力信号および受信信号／Ｒ
Ｉ０によって決定される。つまり、ＮＡＮＤゲート８２
および８８の出力論理レベルは、データ端末装置９０２
からの制御信号／ＣＩ０および入力バッファ９３８から
の受信信号／ＲＩ０の論理レベルによって決定される。
【０１５２】データ端末装置９０２からデータ端末装置
９０４に送信されるべきデータが出力されていないと
き、入力バッファ９３８からの受信信号／ＲＩ０はハイ
レベルにある。
【０１５３】制御信号／ＣＩ０がローレベルとなると、
ＮＡＮＤゲート８０および８２によって構成されたフリ
ップフロップが初期状態から、記憶保持している情報を
書換える。つまり、ＮＡＮＤゲート８０の出力端の電位
がハイレベルとされ、ＮＡＮＤゲート８２の出力端の電
位がローレベルとされて、データ端末装置９０２からデ
ータ送信要求があったことがＮＡＮＤゲート８０および
８２によって構成されたフリップフロップに記憶され
る。
【０１５４】データ端末装置９０２からの制御信号／Ｃ
Ｉ０のハイレベルからローレベルへの切換わりをこのよ
うにデータ端末装置９０２からのデータ送信要求として
確実に受取り記憶することにより、ＮＡＮＤゲート８２
の出力信号、すなわち、データ端末装置９０２への制御
信号／ＲＯ０が図４（ｃ）に示されるようにローレベル
に切換わる。これによって、データ伝送装置５２がデー
タ端末装置９０２からの送信要求を確認したことをデー
タ端末装置９０２に知らせる。
【０１５５】一方、ＮＡＮＤゲート８６は、それまでの
インバータ８８の出力論理レベル（ハイレベル）の反転
信号を再びＮＡＮＤゲート８８に与えるので、ＮＡＮＤ
ゲート８６とＮＡＮＤゲート８８とで構成されたフリッ
プフロップの状態は初期状態に保持されている。これに
よって、制御信号ＣＴＬ０および送信信号／ＣＯ０はそ
れぞれ、制御信号／ＣＩ０のローレベルの切換わり以後
しばらく、ローレベルおよびハイレベルに保持される。
【０１５６】送信側ＣＰＵ９０６は、制御信号／ＲＯ０
がローレベルであることによって、データ端末装置９０
２からデータラッチ回路６０に前述のような２ｎビット
のデータが供給されたことを認識し、制御信号／ＣＩ０
を再びハイレベルに戻す。
【０１５７】制御信号／ＣＩ０がハイレベルに戻ると、
ＮＡＮＤゲート８４への入力信号はすべてハイレベルと
なるので、ＮＡＮＤゲート８４の出力信号はローレベル
に切換わる。これによって、ＮＡＮＤゲート８６からＮ
ＡＮＤゲート８８にハイレベルの信号が付与されるの
で、ＮＡＮＤゲート８８は、すべての入力端にハイレベ
ルの信号を受けてローレベルの信号を出力する。つま
り、ＮＡＮＤゲート８６および８８によって構成された
フリップフロップが、ＮＡＮＤゲート８６および８８の
出力端にそれぞれローレベルおよびハイレベルの電位を
保持している初期状態から、ＮＡＮＤゲート８４の出力
のローレベルへの切換わりに応答して、ＮＡＮＤゲート
８６および８８の出力端にそれぞれハイレベルおよびロ
ーレベルを保持する状態に書換えられる。この結果、制
御信号ＣＴＬ０がローレベルからハイレベルに切換わ
り、送信信号／ＣＯ０はハイレベルからローレベルに切
換わる（図４（ｄ），（ｆ）参照）。
【０１５８】一方、ＮＡＮＤゲート８４の出力信号がロ
ーレベルとなったことに応答して、ＮＡＮＤゲート８２
の出力信号、すなわちデータ端末装置９０２への制御信
号／ＲＯ０が図４（ｃ）に示されるように、再びハイレ
ベルに戻る。
【０１５９】つまり、データ端末装置９０２からハイレ
ベルの送信信号が出力されて、データ伝送装置５４がデ
ータ伝送装置５２からのデータを受信できる状態となる
と、データ伝送装置５２からデータ伝送装置５４にデー
タが送信され始める。データ伝送装置５２は、データ伝
送装置５４へのデータ送信を開始すると、データ端末装
置９０２から次のデータを受信することが可能となるの
で、データ端末装置９０２に次のデータの送信を許可す
べく、受信信号／ＲＯ０をハイレベルに戻す。
【０１６０】したがって、受信信号／ＲＩ０がローレベ
ルである期間には、データ伝送装置５２からデータ伝送
装置５４へのデータ送信が行なわれておらず、データ伝
送装置５２はデータ端末装置９０２によって次のデータ
の送信を禁止され、かつ、データ伝送装置５２において
データラッチ回路６０には、先にデータ端末装置９０２
から出力された２ｎビットのデータが保持されたままで
ある。
【０１６１】データラッチ回路６０は、制御信号ＣＴＬ
０のハイレベルへの切換わりに応答して、データ端末装
置９０２からの２ｎビットのデータＤ０を同時に取込み
記憶する。
【０１６２】このように、制御信号／ＣＩ０がローレベ
ルに切換わると、まず、制御信号／ＲＯ０がローレベル
となってデータ端末装置９０２に、データ端末装置９０
２から送信側データラッチ回路６０に２ｎビットのデー
タＤ０第４図（ａ）が供給されたことを知らせる。次
に、制御信号ＣＴＬ０がハイレベルとなってデータラッ
チ回路６０にこれらのデータＤ０の取込み・記憶を指示
する。最後に送信信号／ＣＯ０（／Ｃ）がローレベルと
なって、受信側データ伝送装置５４に、データ伝送装置
５２からデータ伝送装置５４にデータが送信されたこと
を知らせる。
【０１６３】したがって、マルチプレクサ６２には、制
御信号ＣＴＬ０の立上がりに応答して、データ端末装置
９０２から同時に出力された第１ワードのデータｄＡお
よび第２ワードのデータｄＢがデータラッチ回路６０か
ら供給される（図４（ｅ）参照）。
【０１６４】マルチプレクサ６２は、受信信号／ＲＩ０
がハイレベルであるときデータラッチ回路６０からの第
１ワードのデータＤＯＡを出力する。したがって、デー
タ伝送装置５２からは、図４（ｈ）に示されるように、
制御信号／ＣＩ０の立上がりに応答してデータラッチ回
路６０に取込まれた２ｎビットのデータＤ０のうち、第
１ワードのデータｄＡが送出されるとともに、送信信号
／Ｃによってこの送出がデータ伝送装置５４に知らされ
る。
【０１６５】制御信号ＣＴＬ０がハイレベルとなってデ
ータラッチ回路６０のデータ取込み・記憶機能を能動化
した後、データ端末装置９０２への制御信号／ＲＯ０は
ハイレベルに戻る。これによって送信側ＣＰＵ９０６
は、データ端末装置９０２から同時に出力された２ｎビ
ットのデータＤＯがデータラッチ回路６０に取込まれた
ことを確認する。
【０１６６】送信信号／Ｃがローレベルとなると、受信
側データ伝送装置５４において転送制御機構９５２への
送信信号／ＣＩ１（図４（ｆ））がローレベルに切換わ
る。
【０１６７】受信側転送制御機構９５２は、図５（ｂ）
に示されるように、送信側転送制御機構（図５（ａ））
において、入力信号／ＣＩ０および／ＲＩ０がそれぞ
れ、送信信号／ＣＩ１および受信側データ端末装置９０
４からの制御信号／ＲＩ１に置換えられ、かつ、出力信
号ＣＴＬ０，／ＣＯ０，および／ＲＯ０がそれぞれ、受
信側データラッチ回路７０への制御信号ＣＴＬ１，受信
側データ端末装置９０４への制御信号／ＣＯ１，および
受信信号／ＲＯ１に置換えられた構成を有する。
【０１６８】したがって、このインターフェース装置５
０によるデータ伝送が開始されていない初期状態におい
て、受信信号／ＲＯ１，受信側データ端末装置９０４へ
の制御信号／ＣＯ１，および受信側データラッチ回路７
０への制御信号ＣＴＬ１はそれぞれ、ハイレベル，ハイ
レベル，およびローレベルに固定される（図４（ｇ），
（ｌ），（ｊ）参照）。
【０１６９】初期状態から、インターフェース装置５０
によるデータ伝送が開始されて、送信信号／ＣＩ１がロ
ーレベルに切換わると、まず、出力バッファ９５８への
受信信号／ＲＯ１がローレベルに切換わる。その後、こ
の送信信号／ＣＬ１がハイレベルに戻ると、受信側デー
タラッチ回路７０への制御信号ＣＴＬ１がハイレベルに
切換わる。続いて、受信側データ端末装置９０４への制
御信号／ＣＯ１がローレベルに切換わる。
【０１７０】データラッチ回路７２は、送信信号／ＣＩ
１のローレベルへの切換わりに応答して、入力バッファ
９５４からのｎビットのデータを取込み記憶する。
【０１７１】したがって、受信側伝送装置５４にデータ
ＤＡＴＡとして到達した第１ワードｄＡは、送信信号／
ＣＩ１の立下がりに応答してデータラッチ回路７２に取
込まれ記憶された後、データラッチ回路７０に出力され
る。
【０１７２】一方、受信信号／ＲＯ１は、送信信号／Ｃ
Ｉ１の立下がりによるこのような第１ワードのデータｄ
Ａのデータラッチ回路７２への取込みの後すぐにローレ
ベルとなるので、送信信号／ＣＩ１の立下がり後すぐ
に、送信側伝送装置５２において、転送制御機構９３２
への受信信号／ＲＩ０（第４図（ｇ））がローレベルと
なる。
【０１７３】図５（ａ）において、受信信号／ＲＩ０が
ローレベルに切換わると、送信側データラッチ回路６０
への制御信号ＣＴＬ０が図４（ｄ）に示されるようにロ
ーレベルに戻り、送信信号／ＣＯ０は図４（ｆ）に示さ
れるようにハイレベルに戻る。
【０１７４】受信信号／ＲＩ０のローレベルの切換わり
に応答して、マルチプレクサ６２は送信側データラッチ
回路６０に記憶された２ｎビットのデータのうち、第２
ワードのデータｄＢを出力する。したがって、受信信号
／Ｒの立下がりに応答して、送信側データ伝送装置５２
からのデータＤＡＴＡは図４（ｈ）に示されるように第
２ワードのデータｄＢに切換わり、かつ、送信信号／Ｃ
が図４（ｆ）に示されるようにハイレベルに戻り、さら
に、制御信号ＣＴＬ０が図４（ｄ）に示されるようにロ
ーレベルに戻って、送信側データラッチ回路６０を、送
信側データ端末装置９０２からの次の２ｎビットデータ
取込みが可能な取込み待機状態にする。
【０１７５】送信信号／Ｃがハイレベルに戻ると、受信
側伝送装置５４において転送制御機構９５２への送信信
号／ＣＩ１がハイレベルとなる。
【０１７６】また、データ伝送装置５４からデータＤＡ
ＴＡとして送信された第２ワードのデータｄＢは入力バ
ッファ９５４からデータラッチ回路７０に直接与えられ
る。
【０１７７】図５（ｂ）において、送信信号／ＣＩ１が
ハイレベルに戻ると、図５（ａ）において制御信号ＣＩ
０がハイレベルに戻った場合と同様の回路動作によっ
て、まず、受信側データラッチ回路７０への制御信号Ｃ
ＴＬ１が図４（ｊ）に示すようにハイレベルとなり、次
に、送信側データ端末装置９０４への制御信号／ＣＯ１
が図４（ｌ）に示されるようにローレベルとなる。
【０１７８】受信側データラッチ回路７０は、送信側デ
ータラッチ回路６０と同様に、対応する転送制御機構９
５２からの制御信号ＣＴＬ１のハイレベルへの切換わり
に応答して、そのデータ取込み・記憶機能を能動化され
る。このため、先にデータラッチ回路７２に記憶された
第１ワードのデータｄＡおよび、今回入力バッファ９５
４から与えられた第２ワードのデータｄＢはそれぞれ、
データＤ１Ａ（図４（ｉ））およびＤ１Ｂ（第４図
（ｈ）と同じ）として、制御信号ＣＴＬ１のハイレベル
への切換わりに応答して、受信側データラッチ回路７０
に取込まれ記憶される。この結果、データラッチ回路７
０から受信側データ端末装置９０４にデータＤ１（図４
（ｋ））として、送信側データラッチ回路５０に記憶さ
れている２ｎビットのデータが供給される。
【０１７９】一方、受信側ＣＰＵ９０８は、転送制御機
構９５２からの制御信号／ＣＯ１のローレベルへの切換
わりによって、このような２ｎビットのデータがデータ
端末装置９０４に供給されたことを認識して、制御信号
／ＲＩ１をローレベルに立下げる。
【０１８０】このように、データラッチ回路７０による
第１ワードのデータｄＡ及び第２ワードのデータｄＢの
取込みの後、制御信号／ＣＯ１の立下がりに応答して受
信側データ端末装置９０４からの制御信号／ＲＩ１が立
下がる。
【０１８１】図５（ｂ）において制御信号／ＲＩ１がロ
ーレベルに切換わると、送信側転送制御機構９３２（図
５（ａ））において制御信号／ＲＩ０がローレベルに切
換わった場合と同様の回路動作によって、受信側データ
ラッチ回路７０への制御信号ＣＴＬ１が図４（ｊ）に示
されるようにローレベルに切換り、受信側データ端末装
置９０４への制御信号／ＣＯ１がハイレベルに戻る。
【０１８２】制御信号ＣＴＬ１がローレベルに戻ること
によって受信側データラッチ回路７０は、直前に取込ん
だデータラッチ回路７２の出力、すなわち、第１ワード
のデータｄＡおよび第２ワードのデータｄＢを記憶し出
力し続ける状態に固定される。
【０１８３】受信側ＣＰＵ９０８は、制御信号／ＣＯ１
がハイレベルに戻り、データ伝送装置５４から送出され
たデータがすべてデータ端末装置９０４に取込まれてデ
ータ端末装置９０４によるデータ受信が完了すると、制
御信号／ＲＩ１をハイレベルに戻す。これによって、受
信側データ伝送装置５４は、送信側データ伝送装置５２
からデータＤＡＴＡを入力される前の状態、すなわち受
信待機状態に戻る。
【０１８４】以後、送信側データ端末装置９０２から、
受信側データ端末装置９０４に送信されるべき新たな２
ｎビットのデータＤ０が出力されるたびに、インターフ
ェース装置５０において、制御信号／ＣＩ０，／ＣＩ
１，／ＣＯ０，／ＣＯ１，／ＲＯ０，／ＲＯ１，／ＲＩ
０，／ＲＩ１，ＣＴＬ０，およびＣＴＬ１の論理レベル
の上記のような変化が繰返されて、この２ｎビットのデ
ータＤ０が受信側データ端末装置９０４に一括して供給
される。
【０１８５】さて、受信信号／ＲＯ１（／Ｒ）がハイレ
ベルに戻ると、送信側データ伝送装置５２において、マ
ルチプレクサ６２への制御信号／ＲＩ０がハイレベルと
なるので、マルチプレクサ６２の出力データが、その時
点でデータラッチ回路６０に記憶されている第１ワード
のデータＤＯＡに切換わる。
【０１８６】一方、受信信号／ＲＩ０がハイレベルに戻
ってから、送信側データ端末装置９０２から新たな２ｎ
ビットのデータが出力されて制御信号／ＣＩ０が一定期
間ローレベルとなるまでは、送信側データラッチ回路６
０への制御信号ＣＴＬ０はローレベルとなってこのデー
タラッチ回路６０のデータ取込み・記憶機能を不能化し
続ける。
【０１８７】したがって、送信側データ伝送装置５２の
出力データＤＡＴＡは、図４（ｈ）に示されるように、
受信信号／Ｒのハイレベルへの切換わりに応答して、一
時的に、すでに転送され終わった第１ワードのデータｄ
Ａ（図中、＊で示す）となる。しかし、このとき、受信
側データ伝送装置５４においてデータラッチ回路６２
は、制御信号／ＣＩ１の立下がり時にすでに取込み記憶
したデータｄＡを出力しており、データラッチ回路７０
への入力データには全く影響を与えないように制御され
ている。したがって、このようなデータＤＡＴＡの一時
的な変化は受信側データ伝送装置５４およびデータ端末
装置９０４には全く影響しない。
【０１８８】受信側データラッチ回路７２はたとえば、
図６（ａ）に示されるように、前段の回路から与えられ
たｎビットのデータＤ１〜Ｄｎに対応して設けられたｎ
個のフリップフロップ回路ＦＦ１〜ＦＦｎを含む。
【０１８９】受信側データラッチ回路７２のこれらｎ個
のフリップフロップＦＦ１〜ＦＦｎのクロック信号入力
端子ＣＫには送信信号／ＣＩ１が入力される。この場
合、各フリップフロップＦＦ１〜ＦＦｎは、クロック信
号入力端子ＣＫへの入力電位がローレベルに立ち下がる
直前におけるデータ入力端子Ｄへの入力電位を取込ん
で、クロック信号入力端子ＣＫへの入力電位の立下がり
エッジでこれをデータ出力端子Ｑにラッチし、かつ、ク
ロック信号入力端子ＣＫに次の立下がりエッジが発生す
るまでその情報を出力し続ける。したがって、クロック
信号入力端子ＣＫへの入力電位の立下がりエッジから次
の立下がりエッジまでの期間には、データ出力端子Ｄへ
の入力電位の変化にかかわらず、データ出力端子Ｑは、
クロック信号入力端子ＣＫへの入力電位の立下がり直前
に取込まれた電位に保持される。
【０１９０】これらｎ個のフリップフロップ回路ＦＦ１
〜ＦＦｎの出力信号がデータＤ１Ａとしてデータラッチ
回路７０に与えられる。
【０１９１】もう１つの受信側データラッチ回路７０
は、たとえば、図６（ｂ）に示されるように、データラ
ッチ回路７２からのｎビットのデータＤ１Ａに対応して
設けられたｎ個のフリップフロップ回路ＦＦＡ１〜ＦＦ
Ａｎと、入力バッファ９５４からのｎビットのデータＤ
１Ｂに対応して設けられたｎ個のフリップフロップ回路
ＦＦＢ１〜ＦＦＢｎとを含む。
【０１９２】これら２ｎ個のフリップフロップ回路ＦＦ
Ａ１〜ＦＦＡｎ，ＦＦＢ１〜ＦＦＢｎのクロック信号入
力端子ＣＫには、受信側転送制御機構９５２の出力信号
ＣＴＬ１が与えられる。各フリップフロップ回路ＦＦＡ
１〜ＦＦＡｎ，ＦＦＢ１〜ＦＦＢｎは、クロック信号入
力端子ＣＫへの入力電位がハイレベルに立上がる直前の
データ入力端子Ｄへの入力データを取込み、クロック信
号入力端子ＣＫへの入力電位の立上がりエッジでこれを
ラッチし、かつ、クロック信号入力端子ＣＫへの入力電
位に次の立上がりエッジが発生するまでその情報を出力
し続ける。したがって、クロック信号入力端子ＣＫへの
立上がりエッジの入力から、次の立上がりエッジの入力
までの期間には、データ入力端子Ｄへの入力データの変
化にかかわらず、クロック信号入力端子ＣＫへの入力電
位の立上がりの直前にデータ入力端子Ｄから取込まれた
データが出力端子Ｑに保持され続ける。
【０１９３】これら２ｎ個のフリップフロップ回路ＦＦ
Ａ１〜ＦＦＡｎ，ＦＦＢ１〜ＦＦＢｎの出力信号がデー
タＤＩとして受信側データ端末装置９０４に与えられ
る。
【０１９４】送信側データラッチ回路６０は、たとえ
ば、受信側データラッチ回路７０と同様に、図６（ｂ）
に示されるように構成されればよい。
【０１９５】送信側データラッチ回路６０の場合、これ
ら２ｎ個のフリップフロップ回路ＦＦＡ１〜ＦＦＡｎ，
ＦＦＢ１〜ＦＦＢｎは、送信側データ端末装置９０２か
らの２ｎビットのデータＤＯに対応して設けられ、これ
らのフリップフロップ回路のクロック信号入力端子ＣＫ
には、送信側転送制御機構９３２の出力信号ＣＴＬ０が
与えられる。図３のマルチプレクサ６２には、たとえ
ば、上位ｎビットのデータに対応して設けられたフリッ
プフロップ回路ＦＦＡ１〜ＦＦＡｎの出力信号がデータ
ＤＯＡとして与えられ、下位ｎビットに対応して設けら
れたフリップフロップ回路ＦＦＢ１〜ＦＦＢｎの出力信
号がデータＤＯＢとして与えられればよい。
【０１９６】なお、マスタリセット信号／ＭＲは、前述
したように、転送制御機構９３２および９５２におい
て、ＮＡＮＤゲート８２および８０で構成されたフリッ
プフロップとＮＡＮＤゲート８６および８８で構成され
たフリップフロップの記憶内容をクリアするための信号
であるので、システムの初期化時にだけこのようなリセ
ットが実行される電位に強制されればよい。したがっ
て、システムの動作中には、マスタリセット信号／ＭＲ
はこのようなリセットが行なわれ得る電位、すなわちロ
ーレベルに固定されずハイレベルとなるような信号であ
ればよく（送信側転送制御機構９３２および受信側転送
制御機構９５２がそれぞれ図５（ａ）および（ｂ）に示
されるように構成される場合）、その作成方法および発
生源は特に限定されない。マスタリセット信号／ＭＲ
は、たとえば、データ端末装置９０２，９０４内で作成
されてもよいしデータ伝送装置５２，５４内で作成され
てもよい。
【０１９７】送信側データ伝送装置５２においてデータ
端末装置９０２からの２ｎビットのデータＤＯは、たと
えば、上位ｎビットのデータと下位ｎビットのデータと
がそれぞれ第１ワードおよび第２ワードとなるように分
割されればよい。
【０１９８】本実施例では、ハンドシェイク方式の伝送
制御が行なわれるインターフェース装置に本発明が適用
された場合が説明されたが、本発明はどのような転送制
御方式を用いるインターフェース装置にも適用可能であ
る。
【０１９９】上記実施例では、インターフェース装置５
０がハンドシェイク方式の伝送制御を行なうため、ハン
ドシェイク方式の伝送制御のための特有の制御信号であ
る送信信号／Ｃおよび受信信号／Ｒを利用して、送信側
データ伝送装置５２におけるデータの複数グループへの
分割，これら複数グループのデータの送信側データ伝送
装置５２からの連続送出，および、受信側データ伝送装
置５４における、これら複数グループのデータの取込み
が実現された。しかしながら、このような送信側データ
伝送装置５２および受信側データ伝送装置５４の動作の
制御は、本発明が適用されようとするインターフェース
装置の伝送制御方式に応じて、適当な制御信号を用いて
行なわれればよい。
【０２００】上記実施例では、受信側では、最初に送信
されたデータグループはデータラッチ回路７２で一旦ラ
ッチしてから２ｎビット幅のデータラッチ回路７０に与
え、最後に送信されたデータグループは直接データラッ
チ回路７０に与えている。しかし、最後に送信されたデ
ータグループを一旦ラッチするｎビット幅のデータラッ
チ回路を設け、この出力をデータラッチ回路７０に与え
るようにしても良い。
【０２０１】また、上記実施例では、データ伝送装置５
２および５４がそれぞれ、データ端末装置９０２および
９０４とは別に構成された装置であり、かつ、各データ
端末装置９０２，９０４がＣＰＵを有する情報処理装置
であるものとされたが、本発明は、情報処理機能を有す
る任意の回路間および装置間におけるデータ伝送のため
に設けられるインターフェース装置一般に適用可能であ
る。
【０２０２】以下、同期転送方式による実施例、さらに
データの転送を確実にするための手段を設けた実施例、
さらに伝送データを二分割ではなく、四分割して伝送制
御信号の１周期内に伝送する実施例などにつき、図面を
参照して順次説明する。
【０２０３】［第２の実施例］図７は、本発明の第２の
実施例にかかるインターフェース装置１００のブロック
図である。このインターフェース装置１００は、第１の
実施例のものと異なり、伝送制御信号ＣＬＫＡおよび／
ＣＬＫＡを用いた同期転送方式を用いている。
【０２０４】図７を参照して、インターフェース装置１
００は、送信側データ端末装置９０２と受信側データ端
末装置９０４との間での２ｎビットデータのデータ伝送
を行なうためのものである。このインターフェース装置
１００は、送信側データ端末装置９０２に設けられる送
信側データ伝送装置１０２と、受信側データ端末装置９
０４に設けられる受信側データ伝送装置１０４と、送信
側データ伝送装置１０２と受信側データ伝送装置１０４
とを結ぶデータ伝送路１０６とを含む。また、インター
フェース装置１００は、入出力される信号のためのバッ
ファを含む。これらバッファは、図面を簡略にするため
に図示していない。
【０２０５】送信側データ伝送装置１０２は、送信側デ
ータ端末装置９０２から２ｎビットのデータを受取って
記憶し、ｎビットずつの２ワードに分割して出力するた
めのデータラッチ回路６０と、データラッチ回路６０の
２つの出力にそれぞれ接続された２つの入力を有し、制
御信号によりこの２つの入力のいずれか一方を選択して
ｎビットのデータとしてデータ伝送路１０６に出力する
ためのマルチプレクサ６２とを含む。データラッチ回路
６０とマルチプレクサ６２とはいずれも、送信側データ
端末装置９０２から与えられる伝送制御信号ＣＬＫＡに
より制御されて動作する。
【０２０６】受信側データ伝送装置１０４は、いずれも
入力がデータ伝送路１０６に接続され、ｎビットのデー
タを保持することができるデータラッチ回路７２、７４
と、データラッチ回路７２、７４の出力するｎビットず
つのデータ、合計２ｎビットのデータを保持し、かつ一
括して受信側データ端末装置９０４に向けて出力するこ
とができるデータラッチ回路７０とを含む。受信側デー
タ伝送装置１０４はさらに、送信側データ伝送装置１０
２から与えられる伝送制御信号ＣＬＫＡを所定の遅延の
後反転して信号／ＣＬＫＡとして受信側データ端末装置
９０４に与えるための伝送制御信号バッファ１０８を含
む。このバッファ１０８は、データ取り込みのためのマ
ージンを確実にするために、信号に遅延を与えるもので
ある。したがって、必ずしも反転させる必要はなく、ま
た単なる遅延素子でもよい。データラッチ回路７２、７
４は、送信側データ伝送装置１０２から与えられる伝送
制御信号ＣＬＫＡにより制御され、伝送制御信号ＣＬＫ
Ａのレベルの、それぞれ反対方向への変化に応答してｎ
ビットの入力データをラッチするように、相補的に動作
する。データラッチ回路７０は、伝送制御信号バッファ
１０８の出力する伝送制御信号／ＣＬＫＡにより制御さ
れて、入力される２ｎビットのデータをラッチするとと
もに受信側データ端末装置９０４に一括して出力する。
【０２０７】図８は、図７に示されるインターフェース
装置１００の動作を示すタイミングチャートである。伝
送制御信号ＣＬＫＡは、図８（１）に示されるように、
一定の周期を有するクロック信号である。
【０２０８】図８（２）を参照して、データラッチ回路
６０に送信側データ端末装置９０２から与えられる２ｎ
ビットデータ（（ＡＡ）＋（ＢＢ））は、伝送制御信号
ＣＬＫＡの１サイクル毎に順次入力される。データラッ
チ回路６０は、伝送制御信号ＣＬＫＡの立下りに応答し
てこのデータ（（ＡＡ）＋（ＢＢ））をラッチする。な
お、データラッチ回路６０のクロック信号端子には、伝
送制御信号ＣＬＫＡが反転されて与えられる。データラ
ッチ回路６０は、この２ｎビットのデータ（（ＡＡ）＋
（ＢＢ））を、ｎビットの２つのワード（データグルー
プ）ＡＡ、ＢＢに分割してマルチプレクサ６２の２つの
入力Ａ、Ｂに与える。
【０２０９】マルチプレクサ６２は、制御端子Ａ／（／
Ｂ）に入力される信号がローレベルかハイレベルに立上
がるときには入力Ａに与えられるデータを選択して出力
する。制御端子Ａ／（／Ｂ）に入力される信号がハイレ
ベルからローレベルに立下がるときには、入力Ｂに与え
られるデータを選択して出力する。マルチプレクサ６２
の場合には、制御端子に与えられる信号は負論理である
ので、伝送制御信号ＣＬＫＡが立下がるとき（またはロ
ーレベルのとき）にデータＡＡが選択され、伝送制御信
号ＣＬＫＡが立上がるとき（またはハイレベルのとき）
にデータＢＢが選択される。すなわち、マルチプレクサ
６２の出力するデータは図８（３）に示されるように、
伝送制御信号ＣＬＫＡの半サイクル毎にデータＡＡとデ
ータＢＢとが交互に現れる信号ＡＢとなる。
【０２１０】データラッチ回路７２は、伝送制御信号Ｃ
ＬＫＡのレベルのローレベルからハイレベルへの立上が
りに応答して入力データをラッチし、出力する。このタ
イミングでは、マルチプレクサ６２から受信側データ伝
送装置１０４に与えられるデータは図８（３）に示され
るようにデータＡＡであるので、データラッチ回路７２
はデータＡＡをラッチし出力する。一方、データラッチ
回路７４は、伝送制御信号ＣＬＫＡのハイレベルからロ
ーレベルへの立下がりに応答して、入力されるデータを
ラッチする。このタイミングでは、図８（３）に示され
るように、データラッチ回路７４に与えられるデータは
データＢＢである。したがってデータラッチ回路７４は
このデータＢＢを保持し、出力する。データラッチ回路
７２、７４の出力するｎビットずつのデータはまとめら
れ、２ｎビットのデータとしてデータラッチ回路７０に
与えられる。
【０２１１】伝送制御信号バッファ１０８は、図８
（６）に示されるように、与えられる伝送制御信号ＣＬ
ＫＡを、ある遅延時間の後に反転して伝送制御信号／Ｃ
ＬＫＡとして出力する。この伝送制御信号／ＣＬＫＡは
データラッチ回路７０のクロック端子に与えられる。デ
ータラッチ回路７０は、伝送制御信号／ＣＬＫＡのレベ
ルの、ローレベルからハイレベルへの立上がりに応答し
て、入力データをラッチして一括して出力する。
【０２１２】図８（６）に示されるようなタイミングに
伝送制御信号／ＣＬＫＡの遅延が選ばれている場合、デ
ータラッチ回路７０によりラッチされるデータは、上位
ｎビットがデータラッチ回路７２から与えられるデータ
ＡＡ、下位ｎビットがデータラッチ回路７４から与えら
れるデータＢＢとなる。データラッチ回路７０によりラ
ッチされ出力されるデータＤは、図８（７）に示される
ように、送信側データ伝送装置のデータラッチ回路６０
に保持されていたデータ（（ＡＡ）＋（ＢＢ））とな
る。したがって、送信側データ端末装置９０２から受信
側データ端末装置９０４への２ｎビットのデータの送信
が完了する。
【０２１３】この場合、前述したようにデータ伝送路１
０６に含まれるデータ信号線は、２ｎビット分ではなく
ｎビット分の幅でよい。したがって、同一のビット幅の
伝送路を用いれば単位時間当たりのデータ伝送量を倍程
度にすることができ、逆に単位時間当たりのデータ伝送
量が一定であれば、伝送路のビット幅をほぼ半分にする
ことができる。
【０２１４】［第３の実施例］図９〜図１８は、本発明
の第３の実施例にかかるインターフェース装置を示す図
である。図９を参照して、この第３の実施例にかかるイ
ンターフェース装置１２０は、送信側データ端末装置９
０２と受信側データ端末装置９０４との間での２ｎビッ
ト他のデータの伝送を、ｎ＋１ビット幅のデータ伝送路
および２つの伝送制御信号（送信信号／ＣＯおよび受信
信号／ＲＩ）のための２本の信号伝送路のみを用いて、
かつデータ伝送の信頼性を保ちながら行なうためのもの
である。
【０２１５】なお、以下の実施例では、データ伝送の信
頼性を保つために三種類の確認の回路を設けているが、
いずれか１つ、または２つのみの回路を使用することも
可能である。
【０２１６】図９を参照して、第３の実施例にかかるイ
ンターフェース装置１２０は、送信側データ伝送装置１
２２と、受信側データ伝送装置１２４と、これらを接続
するためのデータ伝送路１２６とを含む。このインター
フェース装置１２０は、第１の実施例と同様にハンドシ
ェイク方式のデータ転送を行なうためのものであり、そ
のために制御信号／ＣＩ０、／ＲＯ０、／ＣＯ１、／Ｒ
Ｉ１と、送信信号／ＣＯと、受信信号／ＲＩとが各装置
９０２、１２２、１２４と９０４の間で送信、受信され
る。
【０２１７】送信側データ伝送装置１２２は、送信側デ
ータ端末装置９０２から２ｎビットのデータを受信し、
データ伝送路１２６内のｎ＋１ビット幅のデータ伝送路
を介して受信側データ伝送装置１２０に送信するための
ものである。
【０２１８】図１０を参照して、送信側データ伝送装置
１２２は、データラッチ回路６０と、マルチプレクサ１
４０と、図５３に示されるものと同様の転送制御機構９
３２と、マルチプレクサ１４０から出力されるデータ
が、正しいデータに確定したか否かを検出し、その検出
結果に応じて受信側データ伝送装置１２４に与えられる
送信信号／ＣＯの出力を行なうための送信制御回路１４
２とを含む。
【０２１９】データラッチ回路６０は、図１、３に示さ
れるものと同じである。転送制御機構９３２は、図５３
に示される従来の装置のそれと同じである。すなわち、
転送制御機構９３２は、送信側データ端末装置９０２
（図９）から制御信号／ＣＩ０）を、受信側データ伝送
装置１２４から受信信号／ＲＩ（／ＲＩＮ）をそれぞれ
受信し、送信側データ端末装置９０２に制御信号／ＲＯ
０を、送信制御回路１４２に制御信号／ＣＯＵＴをそれ
ぞれ出力するためのものである。
【０２２０】マルチプレクサ１４０は、入力端Ａ、Ｂに
与えられるデータを、受信側データ伝送装置１２４から
与えられる受信信号／ＲＩＮに応答して選択して送信デ
ータＡＢ１〜ＡＢｎとして出力するためのものでる。マ
ルチプレクサ１４０はさらに、このデータの選択後、送
信データＡＢ１〜ＡＢｎが、選択されたデータに確定し
たかどうかを示すための識別子ＡＢ０をも出力する。こ
の識別子ＡＢ０を出力するために、マルチプレクサ１４
０には、さらに２つの入力端子Ａ０とＢ０とが設けられ
ている。一方の入力端子Ａ０は接地電位に接続されてい
る。すなわち入力端子Ａ０には、論理“０”が入力され
る。他方の入力端子Ｂ０は電源Ｖｃｃに接続されてい
る。すなわち、入力端子Ｂ０には、論理“１”が常に与
えられている。マルチプレクサ１４０は、制御端子に与
えられる受信信号／ＲＩＮに応答して、入力Ａに与えら
れるデータＤＡとともに入力端子Ａ０に入力されている
論理“０”を、入力Ｂに与えられているデータＤＢとと
もに入力端子Ｂ０に与えられている論理“１”をそれぞ
れ選択して、識別子ＡＢ０として出力する。この識別子
ＡＢ０は、本実施例では図９に示される伝達制御回路１
２６のｎ＋１ビット幅の伝送路の１本を介して、受信側
データ伝送装置１２４に与えられる。また図１０に示さ
れるようにこの識別子ＡＢ０はまた、送信制御回路１４
２にも与えられている。
【０２２１】本実施例の場合には、識別子として用いら
れるデータは１ビットである。これは、データを２つの
データに分割して送信する場合には、送信中のデータが
第１のデータか、あるいは第２のデータか、を検出でき
ればよく、そのためには１ビットの情報（１または０）
があれば十分だからである。
【０２２２】図１１を参照して、送信制御回路１４２
は、一方の入力にマルチプレクサ１４０からの識別子Ａ
Ｂ０が、他方の入力に転送制御機構９３２からの送信信
号／ＣＯＵＴがそれぞれ負論理で入力されるＮＡＮＤゲ
ート１５０と、一方の入力に識別子ＡＢ０が、他方の入
力に送信信号／ＣＯＵＴがそれぞれ入力されるＮＡＮＤ
ゲート１５２と、交差接続された２つのＮＡＮＤゲート
１５４、１５６とを含む。ＮＡＮＤゲート１５４の他方
の入力はＮＡＮＤゲート１５０の出力に接続されてい
る。ＮＡＮＤゲート１５６は３入力ＮＡＮＤゲートであ
り、その１つはＮＡＮＤゲート１５２の出力に接続され
ている。残りの１つにはマスタリセット信号／ＭＲが与
えられる。ＮＡＮＤゲート１５６の出力は、受信側デー
タ伝送装置１２４に与えられる送信信号／ＣＯである。
【０２２３】図１２を参照して、受信側データ伝送装置
１２４は、送信側データ伝送装置１２２からのｎビット
データＡＢ１〜ＡＢｎと識別子ＡＢ０とを受けるデータ
ラッチ回路１６０と、データラッチ回路１６０の出力す
るｎ＋１ビットのデータおよび送信側データ伝送装置１
２２からのｎ＋１ビットデータとの両方（すなわち２ｎ
＋２ビット）のデータを受けて保持し、これらを出力す
るデータラッチ回路１６２と、図５３に示されるものと
同一の転送制御機構９５２と、データラッチ回路１６２
から出力される２ビットの識別子および転送制御機構９
５２の出力するデータラッチ回路１６２を駆動するため
の信号ＣＰ１とから、この受信側データ伝送装置が正常
に動作しているかどうかを検出して検出信号ＭＯを出力
するための検出回路１６６と、送信側データ伝送装置１
２２からの識別子ＡＢ０および送信側データ伝送装置１
２２からの送信信号／ＣＯとに応答し、転送制御機構９
５２に対して送信信号／ＣＩＮを与えるための受信制御
回路１６４と、転送制御機構９５２からの受信信号／Ｒ
ＯＵＴおよび検出回路１６６からの検出信号ＭＯとに応
答して、送信側データ伝送装置１２２に対して受信信号
／ＲＩを出力するための応答制御回路１６８とを含む。
【０２２４】図１２においては、入出力されるデータや
信号などについては、入力バッファあるいは出力バッフ
ァが設けられている。しかし、図１２では、それらの入
出力バッファは、図面の簡単化のために示されていな
い。また、そうした入出力バッファは必ずしも必要でな
い場合がある。以後の実施例でも同様である。
【０２２５】図１３を参照して、受信制御回路１６４
は、ＮＡＮＤゲート１８０、１８２、１８４および１８
６を含む。ＮＡＮＤゲート１８０の一方の入力は、識別
子ＡＢ０の伝送信号線に負論理により接続されている。
ＮＡＮＤゲート１８０の他方の入力は、送信制御回路１
４２からの送信信号線に負論理により接続されている。
ＮＡＮＤゲート１８０の出力は、ＮＡＮＤゲート１８４
の一方の入力に接続されている。
【０２２６】ＮＡＮＤゲート１８２の一方の入力は、識
別子ＡＢ０の伝送信号線に接続されている。ＮＡＮＤゲ
ート１８２の他方の入力は、送信制御回路１４２からの
送信信号線に接続されている。ＮＡＮＤゲート１８２の
出力は、３入力のＮＡＮＤゲート１８６の入力の１つに
接続されている。ＮＡＮＤゲート１８６は前述のように
３入力であり、そのうちの１つにはマスタリセット信号
／ＭＲが入力される。ＮＡＮＤゲート１８４とＮＡＮＤ
ゲート１８６とは、交差接続され、フリップフロップを
構成している。ＮＡＮＤゲート１８６の出力は、転送制
御機構９５２への送信制御信号（／ＣＩＮ）の信号線に
接続されている。
【０２２７】図１４を参照して、検出回路１６６は、３
入力ＡＮＤゲート１９０を含む。ＡＮＤゲート１９０の
入力の１つは、転送制御機構９５２からデータラッチ回
路１６２へのラッチ信号ＣＰ１の信号線に接続されてい
る。ＡＮＤゲート１９０の他の２つの入力は、データラ
ッチ回路１６２からの２本の識別子出力信号線に接続さ
れている。そのうち一方の識別子の入力（たとえばデー
タラッチ１６０からの識別子が入力されるもの）は負論
理となっている。ＡＮＤゲート１９０の出力は、応答制
御回路１６８（図１２参照）の入力に接続される。
【０２２８】図１５を参照して、応答制御回路１６８
は、２つのＮＡＮＤゲート２００、２０４と、１つの３
入力ＮＡＮＤゲート２０２とを含む。
【０２２９】ＮＡＮＤゲート２００の一方の入力は、検
出回路１６６からの検出信号ＭＯの出力に接続されてい
る。ＮＡＮＤゲート２００の他方の入力は、転送制御機
構９５２からの受信信号／ＲＯＵＴ信号線に接続されて
いる。ＮＡＮＤゲート２００の出力は、３入力ＮＡＮＤ
ゲート２０２の入力の１つに接続されている。
【０２３０】ＮＡＮＤゲート２０２の他の入力の１つに
は、マスタリセット信号／ＭＲが入力される。ＮＡＮＤ
ゲート２０４の入力の残りの１つには、転送制御機構９
５２からの受信信号／ＲＯＵＴの信号線が接続される。
ＮＡＮＤゲート２０２と２０４とは交差接続されてフリ
ップフロップを構成している。ＮＡＮＤゲート２０２の
出力は、転送制御機構９３２への受信信号／ＲＩの信号
線に接続されている。
【０２３１】以下、図９〜図１５を参照して、この第３
の実施例のインターフェース装置の動作について説明す
るが、最初に図１６および１７を参照して、送信制御回
路１４２および受信制御回路１６４ならびに応答制御回
路１６８の動作について簡単に説明する。
【０２３２】図１１に示される送信制御回路１４２およ
び図１３に示される受信制御回路１６４の基本動作を、
図１６を参照して以下に説明する。たとえば図１１に示
される送信制御回路１４２の基本動作は次のようになっ
ている。マルチプレクサ１４０からの識別子ＡＢ０入力
および転送制御機構９３２からの送信信号／ＣＯＵＴが
ともにローレベルとなる場合を考える。ＮＡＮＤゲート
１５０の出力はローレベル、ＮＡＮＤゲート１５２の出
力はハイレベルとなる。ＮＡＮＤゲート１５４の出力は
ハイレベル、ＮＡＮＤゲート１５６の出力はローレベル
となる。すなわちこの場合、識別子ＡＢ０入力および送
信制御信号／ＣＯＵＴがともにローレベルとなってはじ
めて受信側データ伝送装置１２４に送信される送信信号
／ＣＯはローレベルとなる。
【０２３３】一方、マルチプレクサ１４０からの識別子
ＡＢ０および転送制御機構９３２からの送信信号／ＣＯ
ＵＴのいずれか一方のみがＨとなった場合を考える。Ｎ
ＡＮＤゲート１５０および１５２の出力がともにハイレ
ベルとなる。ＮＡＮＤゲート１５４では一方の入力がハ
イレベル、他方の入力がローレベルとなる。したがって
ＮＡＮＤゲート１５４の出力はハイレベルにとどまる。
またＮＡＮＤゲート１５６の２つの入力がともにハイレ
ベルとなる。ＮＡＮＤゲート１５６の出力はローレベル
にとどまる。したがって受信側データ伝送装置１２４に
与えられる送信信号／ＣＯは、マルチプレクサ１４０か
らの識別子ＡＢ０および転送制御機構９３２からの送信
信号／ＣＯＵＴのいずれか一方のみがローレベルからハ
イレベルに変化しても、ローレベルにどとまっている。
【０２３４】識別子ＡＢ０および転送制御機構９３２か
ら送信信号／ＣＯＵＴの双方がハイレベルとなった場合
を考える。ＮＡＮＤゲート１５０および１５２の出力は
それぞれハイレベルローレベルとなる。ＮＡＮＤゲート
１５６の入力はハイレベルおよびローレベルに変化す
る。したがってＮＡＮＤゲート１５６の出力は、ローレ
ベルからハイレベルに変化する。これによりＮＡＮＤゲ
ート１５４の入力はともにハイレベルに変化する。その
結果ＮＡＮＤゲート１５４の出力はローレベルに変化
し、これによりＮＡＮＤゲート１５４および１５６から
構成されるフリップフロップの状態が安定する。したが
って送信制御回路１４２から受信側データ伝送装置１３
４に与えられる送信信号／ＣＯはローレベルからハイレ
ベルに変化する。
【０２３５】すなわち、この送信制御回路１４２では、
入力される識別子ＡＢ０および転送制御機構９３２から
の送信信号／ＣＯＵＴの双方ともにローレベルであれば
ローレベルの信号を、双方ともにハイレベルとなればハ
イレベルの信号を出力する。識別子ＡＢ０および送信信
号／ＣＯＵＴの双方ともハイレベルであれば送信制御回
路１４２はハイレベルを出力する。識別子ＡＢ０と送信
信号／ＣＯＵＴのいずれか一方のみがローレベルに変化
しても送信制御回路１４２の出力は変化しない。識別子
ＡＢ０と送信信号／ＣＯＵＴの双方ともローレベルに変
化して初めて送信制御回路１４２の出力はローレベルと
なる。
【０２３６】逆に、識別子ＡＢ０および送信信号／ＣＯ
ＵＴの双方ともローレベルのときには送信制御回路１４
２の出力はローレベルであり、識別子ＡＢ０および送信
信号／ＣＯＵＴのいずれか一方のみがハイレベルとなっ
ても送信制御回路１４２の出力はローレベルのままであ
る。識別子ＡＢ０および送信信号／ＣＯＵＴの双方とも
ハイレベルとなって初めて送信制御回路１４２の出力は
ハイレベルに変化する。図１６（Ａ）（Ｂ）に示される
ように、識別子ＡＢ０と送信信号／ＣＯＵＴとがハイレ
ベルからローレベルに変化するタイミング、およびそれ
ぞれがローレベルからハイレベルに変化するタイミング
は、必ずしも一定ではなくそれぞれ変化する。この場
合、図１６（Ｃ）に示されるように、識別子ＡＢ０およ
び送信信号／ＣＯＵＴの双方がハイレベルからローレベ
ルに変化するときには、送信信号／ＣＯは、ローレベル
に変化するタイミングが遅い方の信号の変化のタイミン
グでハイレベルからローレベルに変化する。逆に識別子
ＡＢ０および送信信号／ＣＯＵＴの双方がローレベルか
らハイレベルに変化する場合にも、送信制御信号／ＣＯ
は、ハイレベルに変化するタイミングが遅い方の信号の
タイミングでローレベルからハイレベルに変化する。い
わば、この送信制御回路１４２は、識別子ＡＢ０と送信
信号／ＣＯＵＴとの２つの入力の同期をとるための回路
である。
【０２３７】後述するように識別子ＡＢ０は、マルチプ
レクサ１４０（図１０参照）から出力されるｎビットの
データグループ（ワード）が、一方の入力からのデータ
グループから他方の入力からのデータグループに変化し
たときにローレベルからハイレベルに、あるいはハイレ
ベルからローレベルに変化する。この識別子ＡＢ０のレ
ベル変化があったことにより、マルチプレクサ１４０の
出力するデータの変化があり、しかもそのデータの変化
が確定的なものであることが検出できる。この送信制御
回路１４２の機能により、マルチプレクサ１４０から出
力されるデータの確定が遅い場合には、データの確定が
完了した後（すなわち識別子ＡＢ０のレベル変化があっ
たとき）即座に送信信号／ＣＯのレベル変化があり、伝
送（送信）が開始される。また、送信信号／ＣＯＵＴの
レベル変化の方がデータ確定より遅い場合であっても、
送信信号／ＣＯの速度を落とすことなく伝送を開始する
ことができる。
【０２３８】図１２および図１３に示される受信制御回
路の機能も全く同様である。図１５に示される応答制御
回路１６８の基本動作は次のとおりである。ＮＡＮＤゲ
ート２００に入力される検出信号ＭＯおよび受信信号／
ＲＯＵＴの双方がハイレベルである場合を考える。ＮＡ
ＮＤゲート２００の出力はローレベルである。ＮＡＮＤ
ゲート２０２の出力はハイレベルレベルとなる。このハ
イレベルの信号と、ハイレベルの受信信号／ＲＯＵＴと
がＮＡＮＤゲート２０４の２つの入力にそれぞれ与えら
れる。したがってＮＡＮＤゲート２０４の出力はローレ
ベルである。この状態でＮＡＮＤゲート２０２および２
０４により構成されるフリップフロップの状態が安定す
る。したがって転送制御機構９３２に応答制御回路１６
８が出力する受信信号／ＲＩはハイレベルである。
【０２３９】検出信号ＭＯおよび受信信号／ＲＯＵＴの
いずれか一方のみがローレベルに変化した場合を考え
る。たとえば受信信号／ＲＯＵＴがハイレベルからロー
レベルに変化した場合を考える。ＮＡＮＤゲート２００
の出力はハイレベルとなる。ＮＡＮＤゲート２０４の出
力もハイレベルに変化する。したがってＮＡＮＤゲート
２０２の出力はローレベルとなる。このローレベルの信
号はＮＡＮＤゲート２０４の入力の１つに与えられる。
この状態でＮＡＮＤゲート２０２および２０４により構
成されるフリップフロップ回路の状態が安定する。した
がって、転送制御機構９３２に応答制御回路１６８が出
力する受信信号／ＲＩはハイレベルからローレベルに変
化する。すなわち、応答制御回路１６８は、転送制御機
構９６２からの受信信号／ＲＯＵＴの立下がりのタイミ
ングとほぼ同じタイミングで転送制御機構９３２に対し
て出力される受信信号／ＲＩを立下げる。すなわち、検
出信号ＭＯの値にかかわらず、転送制御機構９６２から
のＡＣＫ信号はそのままほぼ同じタイミングで転送制御
機構９３２に送信される。
【０２４０】検出信号ＭＯがハイレベルである場合に受
信信号／ＲＯＵＴがローレベルからハイレベルに立上が
る場合を考える。すなわちこの場合、後段の回路が受信
可能な状態となっている。ＮＡＮＤゲート２００の出力
がローレベルとなる。ＮＡＮＤゲート２０２の出力はハ
イレベルに変化する。ＮＡＮＤゲート２０４の２つの入
力はともにハイレベルになるために、その出力はローレ
ベルとなる。この状態でＮＡＮＤゲート２０２、２０４
により構成されるフリップフロップの状態は安定する。
すなわち転送制御機構９３２に与えられる受信信号／Ｒ
Ｉもローレベルからハイレベルに変化する。つまり検出
信号ＭＯおよび受信信号／ＲＯＵＴが双方ともハイレベ
ルとなって初めて受信信号／ＲＩがハイレベルとなる。
【０２４１】一方、検出信号ＭＯおよび受信信号／ＲＯ
ＵＴがともにローレベルである場合を考える。この場合
応答制御回路１６８が出力する受信信号／ＲＩはローレ
ベルである。ここで受信信号／ＲＯＵＴのみがハイレベ
ルに変化するものとする。ＮＡＮＤゲート２０４に与え
られる入力の一方（受信信号／ＲＯＵＴ）がローレベル
からハイレベルに変化するが、他方の入力がローレベル
であるために、ＮＡＮＤゲート２０４の出力はハイレベ
ルのままである。ＮＡＮＤゲート２００からＮＡＮＤゲ
ート２０２に与えられる信号はハイレベルのままであ
る。ＮＡＮＤゲート２０４からＮＡＮＤゲート２０２に
与えられる信号もハイレベルのままである。したがって
ＮＡＮＤゲート２０２の出力はローレベルのままとな
る。すなわち、検出信号ＭＯがローレベルである限り、
受信信号／ＲＯＵＴがローレベルからハイレベルに立上
がっても、応答制御回路１６８が出力する受信信号／Ｒ
Ｉはローレベルのままである。そして検出信号ＭＯがハ
イレベルとならない限り受信信号／ＲＩはハイレベルと
ならない。
【０２４２】この動作を図１７のタイミングチャートに
示す。図１７を参照して、検出信号ＭＯと受信信号／Ｒ
ＯＵＴとのレベル変化のタイミングは、一定ではない。
この場合応答制御回路１６８は、受信信号／ＲＯＵＴの
ローレベルにより受信信号／ＲＩをローレベルにし、受
信信号／ＲＯＵＴおよび検出信号ＭＯの双方ともハイレ
ベルとなることによりハイレベルとする。後述するよう
に検出信号ＭＯは、このインターフェース装置の動作が
正常に行なわれ、データラッチ回路１６２（図１２参
照）に取込まれる識別子の値が正常である限り、かつラ
ッチ信号がＣＰ１がハイレベルであればハイレベルであ
る。この場合、応答制御回路１６８は、受信信号／ＲＯ
ＵＴのレベル変化とほぼ同時に受信信号／ＲＩのレベル
を変化させる。仮に検出信号ＭＯがローレベルであれ
ば、受信信号／ＲＯＵＴがローレベルからハイレベルに
立上がっても、応答制御回路１６８が出力する受信信号
／ＲＩのレベルはハイレベルには変化しない。仮に後段
の回路でデータ受信が可能な状態となり受信信号／ＲＯ
ＵＴがハイレベルに変化したとしても、このインターフ
ェース装置でのデータの受信が正常に行なわれていない
限り、前段の転送制御機構９３２に与えられる受信信号
／ＲＩがハイレベルに変化することはない。したがって
データ伝送が正常に行なわれていないにもかかわらず、
次のデータ伝送が開始されてしまう恐れはない。
【０２４３】なお、応答制御回路１６８では、転送制御
機構９３２からの送信信号に対する応答を、検出信号Ｍ
Ｏをモニタしながら行なうことはしていない。これは、
次のような理由による。この実施例の場合には、送信デ
ータを確実に受信したことのチェックは、送信制御回路
１４２（図１０および図１１参照）と受信制御回路１６
４（図１２および図１３参照）とにより確実に保証され
ている。したがって応答制御回路でも送信信号を受信し
たことに対して応答をすることは上述の送信制御回路１
４２および受信制御回路１６４でのモニタ動作と重複
し、意味がない。そのために応答制御回路１６８では送
信信号に対する応答は行なっていない。
【０２４４】図１８は、この第３の実施例に係るインタ
ーフェース装置の動作を示すタイミングチャートであ
る。図９〜図１５および図１８を参照して、第３の実施
例のインターフェース装置は以下のように動作する。
【０２４５】特に図９および図１８（Ａ）を参照して、
送信側データ端末装置９０２が出力する送信制御信号／
ＣＩ０は、次のような意味をもつ。制御信号／ＣＩ０が
ハイレベルである場合には、現在データが送信されてい
ないことを示す。制御信号／ＣＩ０がローレベルである
場合、データが現在送信中であることを示す。
【０２４６】同じく図９および図１８（Ｂ）を参照し
て、送信側データ伝送装置１２２から送信側データ端末
装置９０２に与えられる受信制御信号／ＲＯ０は次のよ
うな意味をもつ。制御信号／ＲＯ０がハイレベルである
場合、送信側データ伝送装置１２２がデータの受信可能
な状態であることを示す。制御信号／ＲＯ０がローレベ
ルである場合、送信側データ端末装置９０２からのデー
タの送信信号を受信したことを確認し、受信中であるこ
とを示す。この信号が前述のＡＣＫ信号である。またこ
の制御信号／ＲＯ０がローレベルである場合、送信側デ
ータ端末装置９０２から送信側データ伝送装置１２２へ
のデータの送信を禁止する意味をもつ。
【０２４７】図１８（Ａ）（Ｂ）を参照して、受信制御
信号／ＲＯ０がハイレベルであるときに、送信側データ
端末装置９０２は送信制御信号／ＣＩ０をローレベルに
変化させ、送信中であることを送信側データ伝送装置１
２２に示す。このとき、図１８（Ｃ）を参照して、２ｎ
ビットデータＤＯが送信側データ伝送装置１２２に与え
られている。
【０２４８】図１０を参照して、送信側データ伝送装置
１２２の転送制御機構９３２は、この送信制御信号／Ｃ
Ｉ０がローレベルに立下がったことに応答して、送信側
データ端末装置９０２への受信制御信号／ＲＯ０をハイ
レベルからローレベルに切換え、ＡＣＫ信号を送信側デ
ータ端末装置９０２に与える。これに先立って、図１８
（Ｃ）に示されるように、２ｎビットデータＤＯが送信
側データ端末装置９０２から送信側データ伝送装置１２
２のデータラッチ回路６０の入力に与えられている。
【０２４９】図１８（Ａ）を参照して、送信側データ端
末装置９０２は、受信制御信号／ＲＯ０がローレベルに
立下がったことに応答して送信制御信号／ＣＩ０をハイ
レベルに立上げる。
【０２５０】図１０および図１８（Ｄ）を参照して、転
送制御機構９３２は、図１８（Ｍ）に示されるように受
信側データ伝送装置１２４からの受信信号／ＲＩがハイ
レベルである場合には、送信制御信号／ＣＩ０がハイレ
ベルに立上がったことに応答してデータラッチ回路６０
のクロック端子に与えられるラッチ信号ＣＰ０をローレ
ベルからハイレベルに立上げる。ラッチ信号ＣＰ０の立
上がりに応答して、図１８（Ｅ）に示されるようにデー
タラッチ回路６２は２ｎビットデータＤＯをラッチし、
それぞれｎビットずつのデータＤＡ、ＤＢに分割してマ
ルチプレクサ１４０の２つの入力に与える。
【０２５１】一方、転送制御機構９３２は、ラッチ信号
ＣＰ０の立上がりとほぼ同時、実際には回路の遅延分だ
け遅延した時点で受信制御信号／ＲＯ０を再びハイレベ
ルに立上げる。これにより送信側データ端末装置９０２
は、送信側データ伝送装置１２２が次のデータを受信可
能な状態となったことを知る。データラッチ回路６２に
ｎビットのデータＤＯがラッチされてマルチプレクサ１
４０に与えられ、インターフェース装置１２０によるデ
ータ処理が開始されたため、次のデータをデータラッチ
回路６０の入力に受信することができるようになったた
めである。
【０２５２】さらにデータ転送機構９３２は、ラッチ信
号ＣＰ０の立上がりから回路の遅延分だけ遅延した時点
で送信制御回路１４２に与えられる送信信号／ＣＯＵＴ
を図１８（Ｆ）に示されるようにハイレベルからローレ
ベルに立下げる。
【０２５３】このとき、受信側データ転送装置１２４か
ら送信側データ伝送装置１２２に入力されている受信信
号／ＲＩは図１８（Ｌ）に示されるようにハイレベルで
ある。受信信号／ＲＩがローレベルである場合、マルチ
プレクサ１４０は、入力Ａにデータラッチ６０から入力
されているｎビットのデータＤＡと、入力端子Ａ０に入
力されている接地電位（論理“０”）とをそれぞれ送信
データＡＢ１〜ＡＢｎと識別子ＡＢ０として出力してい
る。これは図１８（Ｈ）および（Ｇ）に示されている。
これら送信出力ＡＢ１〜ＡＢｎと識別子ＡＢ０とは、図
９に示されるデータ伝送路１２６のｎ＋１ビットの伝送
路を介して受信側データ伝送装置１２４に与えられる。
一方識別子ＡＢ０は、送信制御回路１４２にも与えられ
る。
【０２５４】図１１を参照して、送信制御回路１４２
は、入力される識別子ＡＢ０がローレベルである場合に
は、図１８（Ｆ）に示されるように、転送制御機構９３
２（図１０）から与えられる送信信号／ＣＯＵＴがハイ
レベルからローレベルに立下がったことに応答して、そ
の出力する送信信号／ＣＯをハイレベルからローレベル
に立下げる。これは図１８（Ｉ）に示されている。この
送信信号／ＣＯは、図１２に示されるように受信制御回
路１６４に与えられる。
【０２５５】図１２を参照して、受信側データ伝送装置
１２４に与えられる識別子ＡＢ０は、データラッチ回路
１６０および１６２と、受信制御回路１６４とに与えら
れる。
【０２５６】図１３および図１８（Ｊ）を参照して、受
信制御回路１６４は、入力される識別子ＡＢ０がローレ
ベルである場合には、送信制御回路１４２から与えられ
る送信信号／ＣＯが図１８（Ｉ）に示されるようにハイ
レベルからローレベルに立下がったことに応答し、その
出力する送信信号／ＣＩＮをハイレベルからローレベル
に立下げる。この送信信号／ＣＩＮは、転送制御機構９
５２（図１２参照）と、データラッチ回路１６０の負論
理のクロック入力端子に与えられる。
【０２５７】図１２および図１８（Ｎ）を参照して、デ
ータラッチ回路１６０は、送信信号／ＣＩＮがハイレベ
ルからローレベルに立下がったことに応答して、入力さ
れているｎビットのデータをラッチし、データＤＩＡと
してデータラッチ回路１６２に与える。このときデータ
ラッチ回路１６０は、識別子ＡＢ０（ローレベル）もラ
ッチし、データラッチ回路１６２に与える。
【０２５８】転送制御機構９５２は、受信制御回路１６
４から与えられる送信信号／ＣＩＮが図１８（Ｊ）に示
されるようにハイレベルからローレベルに立下がったこ
とに応答して、回路分の遅延の後図１８（Ｋ）に示され
るように、受信信号／ＲＯＵＴをハイレベルからローレ
ベルに立下げる。この受信信号／ＲＯＵＴは図１２に示
される応答制御回路１６８に与えられる。
【０２５９】一方、図１２および図１４に示される検出
回路１６６は、転送制御機構９５２がデータラッチ回路
１６２に与えるラッチ信号ＣＰ１がハイレベルとなる期
間以外では、ローレベルの検出信号ＭＯを応答制御回路
１６８に与えている。図１８（Ｐ）（Ｔ）に示されてい
るように、受信信号／ＣＩＮが立下がった時点ではラッ
チ信号ＣＰ１はローレベル、したがって検出信号ＭＯも
ローレベルである。このため図１２および図１５に示さ
れる応答制御回路は、既に説明したように受信信号／Ｒ
ＯＵＴが図１８（Ｋ）に示されるようにハイレベルから
ローレベルに立下がったことに応答して、その出力する
受信信号／ＲＩをハイレベルからローレベルに立下げ
る。これは図１８（Ｌ）に示されている。
【０２６０】図１０を参照して、受信側データ伝送装置
１２４からのこの受信信号／ＲＩは、そのまま送信側デ
ータ伝送装置１２２の転送制御機構９３２に入力される
（図１８（Ｍ））。
【０２６１】転送制御機構９３２は、入力される受信信
号／ＲＩＮ（図１８（Ｍ））がハイレベルからローレベ
ルに立下がったことに応答して、まず図１８に示される
ように、データラッチ回路６０に対して与えるラッチ信
号ＣＰ０をハイレベルからローレベルに立下げる。
【０２６２】一方、マルチプレクサ１４０は、その制御
端子Ａ／（／Ｂ）に入力されている受信信号／ＲＩＮが
ハイレベルからローレベルに立下がったことに応答し
て、今までのｎビットのデータＤＡに代えて、データラ
ッチ６０にラッチされている下位のｎビットのデータＤ
Ｂを選択して送信データＡＢ１〜ＡＢｎとして出力する
（図１８（Ｈ））。またこのとき、マルチプレクサ１４
０は、入力端子Ａ０への入力に代えて入力端子Ｂ０への
入力を識別子ＡＢ０として選択して出力する。入力端子
Ｂ０には電源Ｖｃｃが接続されているために、新たに選
択される識別子ＡＢ０は論理“１”、すなわちハイレベ
ルとなる（図１８（Ｇ））。図１２を参照して、受信側
データ伝送装置１２４に与えられるｎビットデータＡＢ
１〜ＡＢｎは、データラッチ回路６０にラッチされてい
る２ｎビットのデータのうち、下位のｎビットのデータ
ＤＢとなる。このデータはデータラッチ回路１６０の入
力にも与えられるが、データラッチ回路１６２の２ｎビ
ットの入力のうちの下位のｎビットにデータＤＩＢとし
ても与えられる。なお、データラッチ回路１６０に与え
られているラッチ信号が、この期間にローレベルからハ
イレベルに変化することはないので、このデータＤＩＢ
がデータラッチ回路１６０にラッチされることはない。
データラッチ回路１６２の下位のｎビットに与えられる
データＤＩＢの変化は図１８（Ｏ）に示されている。
【０２６３】再び図１０を参照して、転送制御機構９３
２は、ラッチ信号ＣＰ０をローレベルに立下げた後、送
信制御回路１４２に与えられる送信信号／ＣＯＵＴを、
図１８（Ｆ）に示されるようにローレベルからハイレベ
ルに立上げる。第１の実施例に関連して既に述べたよう
に、この送信信号／ＣＯＵＴは、ラッチ信号ＣＰ０を反
転させたものであり、回路の遅延分だけラッチ信号ＣＰ
０のレベル変化よりも遅延する。
【０２６４】図１１を参照して、送信制御回路１４２
は、図１８（Ｇ）および（Ｆ）に示すように識別子ＡＢ
０と送信信号／ＣＯＵＴが相前後してローレベルからハ
イレベルに変化したことに応答し、そのいずれか遅くハ
イレベルに変化した信号のその変化のタイミングで受信
側データ伝送装置１２４へ与える送信信号／ＣＯをロー
レベルからハイレベルに立上げる。
【０２６５】図１３を参照して、受信制御回路１６４
は、図１８（Ｇ）に示される識別子ＡＢ０のハイレベル
への立上がりと、送信制御回路１４２から与えられる送
信信号／ＣＯのハイレベルへの立上がりとに応答して、
転送制御機構９５２に与える送信信号／ＣＩＮをローレ
ベルからハイレベルに立上げる（図１８（Ｊ））。
【０２６６】図１２を参照して、転送制御機構９５２
は、受信側データ端末装置９０４から入力されている制
御信号／ＲＩ１がハイレベルである場合には（図１８
（Ｒ））、この送信信号／ＣＩＮのハイレベルへの立上
がりに応答して、ラッチ信号ＣＰ１をローレベルからハ
イレベルに立上げる（図１８（Ｐ））。
【０２６７】ラッチ信号ＣＰ１のハイレベルへの立上が
りに応答して、図１８（Ｓ）に示されるように、データ
ラッチ回路１６２（図１２参照）が、データラッチ回路
１６０から与えられるｎビットのデータＤＩＡと、送信
側データ伝送装置１２２から与えられるｎビットのデー
タＤＩＢとをラッチし、一括して２ｎビットのデータＤ
Ｉとして受信側データ端末装置９０４に出力する。また
このときデータラッチ回路１６２は、データラッチ回路
１６０にラッチされていた、先に伝送されていた識別子
ＡＢ０と、今回送られてきている識別子ＡＢ０とをとも
にラッチし、検出回路１６６に与える。
【０２６８】図１４を参照して、検出回路１６６の３入
力ＡＮＤゲート１９０の３つの入力のうち、転送制御機
構９５２に接続された入力端子にはハイレベルのラッチ
信号ＣＰ１が入力されている。他の２つの入力のうち、
負論理の入力端子には、先にデータラッチ回路１６０に
よりラッチされ、次にデータラッチ回路１６２にラッチ
されたローレベルのデータが入力される。３入力ＡＮＤ
ゲート１９０の残りの入力には、今回伝送されていたハ
イレベルの識別子が入力される。したがって応答制御回
路１６８には、ハイレベルの検出信号ＭＯが与えられる
（図１８（Ｔ））。
【０２６９】なお、このようにラッチ信号ＣＰ１がハイ
レベルとなった場合に検出信号ＭＯがハイレベルとなる
のは、データラッチ回路１６２から与えられる２つの識
別子データが正しく「０、１」という組合せとなってい
る場合のみである。もしもデータ伝送が正常に行なわれ
ず、データラッチ回路１６２にラッチされているデータ
に異常があれば、この２つの識別子は、上述した値の組
合せにはならず、したがって検出回路１６６の出力する
検出信号ＭＯはローレベルにとどまる。もしこの検出信
号ＭＯがローレベルのままであれば、前述したように応
答制御回路１６８から出力される受信信号／ＲＩがロー
レベルからハイレベルに立上がることはなく、次のデー
タが伝送されてしまう、という恐れはない。
【０２７０】一方、図１８（Ｔ）に示されるように、検
出信号ＭＯがラッチ信号ＣＰ１のハイレベルへの立上が
りとともにハイレベルに立上がった場合には、受信側デ
ータ伝送装置１２４は次のように動作する。まず、図１
２の転送制御機構９５２は、図１８（Ｋ）に示されるよ
うに、ラッチ信号ＣＰ１をハイレベルに立上げた後、回
路分の遅延の後受信信号／ＲＯＵＴをローレベルからハ
イレベルに立上げる。
【０２７１】前述のように検出信号ＭＯがハイレベルで
あり、さらに受信信号／ＲＯＵＴがローレベルからハイ
レベルに立上がったことに応答して、図１５に示される
応答制御回路１６８は、転送制御機構９３２に与える受
信信号／ＲＩを図１８（Ｌ）に示されるようにローレベ
ルからハイレベルに立上げる。この受信信号／ＲＩは、
そのまま受信信号／ＲＩＮとして図１０に示される転送
制御機構９３２およびマルチプレクサ１４０のクロック
端子に入力されており、受信信号／ＲＩから、伝送分の
遅延だけ遅れてハイレベルに立上がる（図１８
（Ｍ））。
【０２７２】なお、こうした動作の間に、図１８（Ｃ）
に示されるように、送信側データ端末装置９０２は、受
信制御信号／ＲＯ０がハイレベルとなった後、次の２ｎ
ビットのデータＤＯを送信側データ伝送装置１２２の入
力に与え、また送信制御信号／ＣＩ０を再びローレベル
に立下げている。またこの送信制御信号／ＣＩ０がロー
レベルに立下がったことに応答して、送信側データ伝送
装置１２２の転送制御機構９３２（図１０）は、受信制
御信号／ＲＯ０をハイレベルからローレベルに切換え
て、ＡＣＫ信号を送信側データ端末装置９０２に与えて
いる。
【０２７３】図１８（Ｄ）を参照して、図１０に示され
るデータ転送機構９３２は、受信側データ伝送装置１２
４からの受信信号／ＲＩＮがハイレベルとなっており、
さらに前述したように送信信号／ＣＩ０がハイレベルに
立上がったことに応答してハイレベルに立上がる。デー
タラッチ回路６０（図１０）は、このラッチ信号ＣＰ０
の立上がりに応答して、新たに入力されている２ｎビッ
トのデータＤＯをラッチし、ｎビットずつの２つのデー
タグループＤＡ、ＤＢに分割してマルチプレクサ１４０
の２つの入力に与える（図１８（Ｅ））。
【０２７４】同様にマルチプレクサ１４０は、制御端子
Ａ／（／Ｂ）に入力されている受信信号／ＲＩＮがハイ
レベルに立上がったこと（図１８（Ｍ））に応答して、
入力Ａにデータラッチ回路６０から与えられているｎビ
ットのデータＤＡおよび入力端子Ａ０に与えられている
論理“０”の識別子を選択して送信データＡＢ１〜ＡＢ
ｎおよび識別子ＡＢ０として受信側データ伝送装置１２
４に与える（図１８（Ｇ）および（Ｈ））。
【０２７５】一方、転送制御機構９３２は、ラッチ信号
ＣＰ０をハイレベルに立上げた後、回路分の遅延だけ遅
れて受信信号／ＲＯ０をハイレベルに立上げ、送信信号
／ＣＯＵＴをローレベルに立下げる（図１８（Ｂ）およ
び（Ｆ））。
【０２７６】送信制御回路１４２（図１０）は、識別子
ＡＢ０がローレベルとなったことと、送信信号／ＣＯＵ
Ｔがローレベルに立下がったこととに応答して、前述の
ように受信側データ伝送装置１２４への受信信号／ＣＯ
を再びローレベルに立下げる。以下、前述した１つ前の
２ｎビットのデータに対する処理と同様の処理が繰返し
て行なわれる。
【０２７７】なお、受信側データ伝送装置１２４の転送
制御機構９５２は、データラッチ回路１６２に与えるラ
ッチ信号ＣＰ１をハイレベルに立上げた後、回路分の遅
延の後受信側データ端末装置９０４への送信制御信号／
ＣＯ１を図１８（Ｏ）に示されるようにハイレベルから
ローレベルに立下げる。
【０２７８】すると、送信制御信号／ＣＯ１のこの立下
がりに応答して、受信側データ端末装置９０４からの受
信制御信号／ＲＩ１が、図１８（Ｒ）に示すようにハイ
レベルからローレベルに立下げられる。転送制御機構９
５２は、受信制御信号／ＲＩ１がローレベルに立下がっ
たことに応答して、図１８（Ｐ）に示されるようにラッ
チ信号ＣＰ１を再びローレベルに立下げる。さらに転送
制御機構９５２は、このＣＰ１のローレベルへの立下が
りから回路分の遅延の後、送信制御信号／ＣＯ１を、図
１８（Ｏ）に示されるように立上げる。送信制御信号／
ＣＯ１のハイレベルへの立上がりに応答して、受信側デ
ータ端末装置９０４は受信制御信号／ＲＩ１を再び図１
８（Ｒ）に示すようにハイレベルに立上げる。
【０２７９】また、前述したように検出回路１６６はＡ
ＮＤゲート１９０（図１４参照）から構成されている。
したがって図１８（Ｐ）に示されるようにラッチ信号Ｃ
Ｐ１がハイレベルからローレベルに立下がったことに応
答して、図１８（Ｔ）に示されるように検出信号ＭＯも
再びローレベルに立下がる。
【０２８０】以上の動作が、後続するデータの各々に対
しても同様に繰返され、送信側データ端末装置９０２か
ら受信側データ端末装置９０４への２ｎビットのデータ
伝送が行なわれる。
【０２８１】この実施例では、第１の実施例と同様にハ
ンドシェイク転送方式を用い、２ｎビットのデータを、
ｎ＋１ビットのデータ伝送路を用いて伝送することがで
きる。したがって、同一のビット幅のデータ伝送路を用
いれば、従来のインターフェースと比較して本実施例の
データ伝送装置によれば単位時間当りのデータ伝送量が
従来のものの倍近くとなる。また、単位時間当りの伝送
量が一定量であるとすれば、必要なデータ伝送路が約半
分となる。
【０２８２】また、２ｎビットのデータをｎビットずつ
の２つのデータとして１サイクル内で２回に分けて伝送
する際に、それぞれに識別子を付加して送信側データ伝
送装置から受信側データ伝送装置に伝送している。この
識別子は、２ｎビットのデータのうちの最初のｎビット
のデータ伝送の際にはローレベルに、後半のｎビットの
伝送の際にはハイレベルに、交互に変化する。したがっ
てこの識別子がハイレベルからローレベルに、またはロ
ーレベルからハイレベルに切換わったかどうかを、送信
側データ伝送装置１２２の送信制御回路１４２と、受信
側データ伝送装置１２４の受信制御回路１６４とで検出
し、それぞれ正しい値に切換わったことを条件として受
信側データ伝送装置１２４のデータラッチ回路１６０
（図１２参照）およびデータラッチ回路１６２へのデー
タの格納のタイミングが定められる。したがって、分割
して送信されるそれぞれのデータが正しく送信され、か
つ正しいタイミングでデータラッチ回路に格納されるこ
とが可能となる。もちろん、送信側と受信側との双方で
こうした確認をする必要はなく、いずれか一方のみで行
なってもよい。その場合、識別子を送信するための信号
線は、以上の実施例の説明と異なってくるのは当然であ
る。
【０２８３】また、図１２に示すように検出回路１６６
を用い、データラッチ回路１６２に、正しい識別子が格
納されたかどうかを検出し、その検出結果に応じて応答
制御回路１６８から送信側データ伝送装置１２２への受
信信号／ＲＩの伝送を制御している。すなわち、検出回
路１６６により正しい識別子が検出されない場合には、
応答制御回路１６８から送信側データ伝送装置１２２に
対して送信許可信号が返されることはない。そのため
に、データ伝送が正しく行なわれなかったときに、次の
データ伝送が開始されてしまうという恐れがなく、デー
タ伝送の正しさを保証することができる。なお、実際に
はこのように検出回路１６６によりデータ伝送が正常で
ないことが検出された場合には、同一のデータの再送の
要求や、何らかのエラー処理を行なうことが考えられ
る。
【０２８４】［第４の実施例］図１９〜図２１は、この
発明の第４の実施例にかかるインターフェース装置を示
す図である。この第４の実施例にかかるインターフェー
ス装置は、第３の実施例と同様に２ｎビットのデータを
ｎビットのデータ伝送路を用いて伝送するものである
が、第３の実施例とは異なり、ハンドシェイク方式では
なく同期転送方式のものである。
【０２８５】図１９を参照して、この第４の実施例にか
かるインターフェース装置２１０は、送信側データ端末
装置９０２と受信側データ端末装置９０４との間でのデ
ータ伝送に用いられるものである。送信側データ端末装
置９０２からインターフェース装置２１０へは２ｎビッ
トのデータと伝送制御信号ＣＬＫＡとが与えられる。ま
たこのインターフェース装置２１０から受信側データ端
末装置９０４へも、この２ｎビットのデータと伝送制御
信号とが与えられる。
【０２８６】インターフェース装置２１０は、送信側デ
ータ端末装置９０２から２ｎビットのデータと伝送制御
信号ＣＬＫＡとを受け、２ｎビットのデータの伝送の１
周期内に、この２ｎビットのデータをｎビットの２つの
データグループに分割して時間順次で出力するための送
信側データ伝送装置２１２と、送信側データ伝送装置か
ら時間順次で与えられる２つのｎビットのデータグルー
プを受け、２ｎビットのデータを再構成して受信側デー
タ端末装置９０４に与えるための受信側データ伝送装置
２１４と、データ伝送路２１６とを含む。データ伝送路
２１６は、第３の実施例とは異なり、ｎビット幅のデー
タ信号線と、１本の伝送制御信号線とを含む。なお、こ
の第４の実施例で２つのデータ端末装置９０２、９０４
間を伝送されるデータには、第３の実施例で述べた「識
別子」として使用できるデータが含まれているものとす
る。そしてこのデータの一部を識別子として使用するこ
とにより、送信側データ伝送装置２１２から受信側デー
タ伝送装置２１４へのデータの伝送の信頼性をより高く
する実施例である。
【０２８７】図２０を参照して、送信側データ伝送装置
２１２は、２ｎビットデータのデータラッチ回路６０
と、２つのｎビットの入力端Ａ、Ｂを有し、いずれか一
方のｎビットのデータを選択して出力するためのマルチ
プレクサ６２と、マルチプレクサ６２から出力されるｎ
ビットの送信データのうち、識別子として使用するｍビ
ット（本実施例の場合には１ビット）を受け、マルチプ
レクサ６２から出力されるデータが、正しく確定したか
どうかを検出するための検出回路２２０と、この検出回
路２２０により、マルチプレクサ６２の出力するデータ
が正しく確定したことが検出されたことと、伝送制御信
号ＣＬＫＡが入力されたこととに応答して、受信側デー
タ伝送装置２１４に対して送信制御信号を送信するため
の送信制御回路２２２とを含む。送信側データ伝送装置
２１２に送信側データ端末装置９０２から与えられる伝
送制御信号ＣＬＫＡは、データラッチ回路６０のクロッ
ク端子と、マルチプレクサ６２の制御端子Ａ／（／Ｂ）
と送信制御回路２２２とに与えられている。データラッ
チ回路６０は、ラッチしている２ｎビットデータを、２
つのｎビットのデータに分割して出力する。このデータ
ラッチ回路６０の２つの出力は、それぞれマルチプレク
サ６０の２つの入力Ａ、Ｂに接続されている。
【０２８８】図２１を参照して、受信側データ伝送装置
２１４は、２つのｎビット幅のデータラッチ回路７２、
７４と、２ｎビット幅のデータラッチ回路７０と、送信
側データ伝送装置２１２から与えられるｎビットデータ
のうちの、識別子として用いられるｍビット（本実施例
の場合には１ビット）を受け、入力されるデータが正し
いデータに確定したかどうかを検出するための検出回路
２３０と、検出回路２３０の出力と、送信側データ伝送
装置２１２から与えられる受信制御信号（送信制御回路
２２２から送信制御信号として出力された信号）とに応
答して、送信制御信号を出力するための受信制御回路２
３２と、入力が受信制御回路２３２の出力に接続され、
与えられる送信制御信号を、所定の遅延の後反転して出
力して受信側データ端末装置に与えるための伝送制御信
号バッファ１０８とを含む。受信制御回路２３２の出力
はデータラッチ回路７４のクロック端子に接続されてい
る。受信制御回路２３２の出力はまた、データラッチ回
路７２の負論理のクロック端子にも接続されている。伝
送制御信号バッファ１０８の出力がデータラッチ回路７
０のクロック端子にも接続されている。
【０２８９】データラッチ回路７２、７４の入力は、送
信側データ伝送装置２１２からｎビットデータが送信さ
れてくるｎビット幅のデータ伝送路にそれぞれ接続され
ている。データラッチ回路７２とデータラッチ回路７４
のそれぞれのｎビットの出力は、まとまって２ｎビット
幅となりデータラッチ回路７０の入力に接続されてい
る。データラッチ回路７０の２ｎビットの出力は、受信
側データ端末装置に接続されている。
【０２９０】この第４の実施例の動作は、第２の実施例
で説明したインターフェース装置とほぼ同様であり、こ
こではその詳細については改めて繰り返さない。この第
４の実施例の特徴は、第３の実施例と同じく、送信側デ
ータ伝送装置２１２に設けられた検出回路２２０と送信
制御回路２２２とにより、マルチプレクサ６２から出力
されるｎビットデータが正しく確定した場合にのみ、受
信側データ伝送装置に対して送信制御信号（受信制御信
号）が与えられることである。また同じく、図２１を参
照して、受信側データ伝送装置２１４において、検出回
路２３０と受信制御回路２３２とにより、送信側データ
伝送装置２１２から送信されてくるｎビットデータが、
正しいデータに確定したかどうかが検出され、正しいデ
ータに確定したと検出された場合にのみ、受信側データ
端末装置に対して送信制御信号（受信制御信号）が伝送
される。このように送信側データ伝送装置に検出回路２
２０と送信制御回路２２２とを設け、受信側データ伝送
装置２１４に検出回路２３０と受信制御回路２３２とを
設けたことにより、第３の実施例と同様に、送信される
データが正しいデータであることを確実にすることがで
きる。そのためにデータ伝送の信頼性が従来のものや、
第２の実施例のインターフェース装置と比較してより向
上する。
【０２９１】図２０、２１において検出回路２２０や２
３０についてはその詳しい構造は説明していない。しか
し、前述したように識別子として１ビットのデータを判
別すればよいことから、これら検出回路２２０、２３０
は、たとえばデコーダや一致検出回路、あるいはトグル
フリップフロップなどを用いて容易に構成することがで
きる。
【０２９２】送信制御回路２２２や受信制御回路２３２
についても、詳しい構成は示していない。しかしこれら
は、第３の実施例で図示した送信制御回路１４２（図１
１参照）や受信制御回路（図１３参照）、あるいは応答
制御回路１６８などと類似の構成で容易に作成すること
ができる。
【０２９３】図１９〜２１を参照して、この第４の実施
例のインターフェース装置２１０は次のように動作す
る。図１９を参照して、送信側データ端末装置９０２
は、送信されるべき２ｎビットのデータを送信側データ
伝送装置２１２に順次与えるとともに、一定周波数の伝
送制御信号ＣＬＫＡを送信側データ伝送装置２１２に与
える。図２０を参照して、データラッチ回路６０は、伝
送制御信号ＣＬＫＡの立上りタイミングで、入力された
２ｎビットデータをラッチする。データラッチ回路６０
は、ラッチした２ｎビットデータをｎビットずつの２つ
のデータに分割し、マルチプレクサ６２の２つの入力
Ａ、Ｂにそれぞれ与える。
【０２９４】マルチプレクサ６２は、伝送制御信号ＣＬ
ＫＡがハイレベルとなったこと（またはハイレベルであ
ること）に応答して、入力Ａ側のｎビットデータを選択
して受信側データ伝送装置２１４に向けて出力する。マ
ルチプレクサ６２はまた、伝送制御信号ＣＬＫＡがロー
レベルに立下がったこと（またはローレベルであるこ
と）に応答して入力Ｂ側のｎビットのデータを選択して
受信側データ伝送装置２１４に対して与える。このマル
チプレクサ６２から出力されるｎビットのデータのう
ち、ｍ（本実施例の場合には１）ビットのデータが検出
回路２２０に対して与えられる。なおこの１ビットのデ
ータは、たとえば第３の実施例の場合と同様に入力Ａ側
のデータのときには「０」（ローレベル）という値を、
入力Ｂ側のデータである場合には「１」（ハイレベル）
という値をそれぞれとるように予めこの２ｎビットのデ
ータが構成されているものとする。
【０２９５】検出回路２２０は、入力される１ビットの
データがローレベルである場合にはローレベルの信号
を、ハイレベルである場合にはハイレベルの信号をそれ
ぞれ送信制御回路２２２に与える。
【０２９６】送信制御回路２２２は、伝送制御信号ＣＬ
ＫＡが入力された後、検出回路２２０から入力される信
号のレベルがハイレベルからローレベル、またはその反
対方向に変化したことに応答して、送信制御信号（受信
制御信号）を受信側データ伝送装置２１４に対して与え
る。これにより、マルチプレクサ６２から出力されるデ
ータが、正しく入力Ａ側のデータまたは入力Ｂ側のデー
タに確定したことが検出回路２２０によって検出され、
データが確定した場合にのみ受信側データ伝送装置２１
４側でそのデータの受信が行なわれる。
【０２９７】図２１を参照して、２つのｎビットのデー
タグループのうちの最初のものが送信側データ伝送装置
２１２からデータラッチ回路７２と７４とに与えられ
る。検出回路２３０は、このｎビットのうちの、識別子
として用いられる１ビットがローレベルかどうかを検出
し、ローレベルとなったときに受信制御回路２３２に対
して与えている信号のレベルをハイレベルからローレベ
ルに変える。受信制御回路２３２は、受信制御信号（送
信制御信号）が送信側データ伝送装置２１２から入力さ
れ、かつ検出回路２３０から与えられる信号がハイレベ
ルからローレベルに変わったことに応答して、伝送制御
信号バッファ１０８に与えている受信制御信号をローレ
ベルからハイレベルに立上げる。
【０２９８】データラッチ回路７２は、受信制御回路２
３２から出力される受信制御信号がハイレベルに立上が
ったことに応答して、このｎビットデータをラッチしデ
ータラッチ回路７０の上位のｎビットデータ入力に与え
る。データラッチ回路７４は、このときこのｎビットデ
ータをラッチしない。
【０２９９】続いて送信側データ伝送装置２１２から送
信されてくるｎビットデータが、次のｎビットのデータ
に変わったものとする。このデータは、ともにデータラ
ッチ回路７２および７４の入力に与えられる。検出回路
２３０に与えられる識別子は、前述のようにハイレベル
に変わる。検出回路２３０は、識別子を表わす信号がロ
ーレベルからハイレベルに変わったことに応答して、受
信制御回路２３２に与える信号をローレベルからハイレ
ベルに立上げる。
【０３００】受信制御回路２３２は、送信側データ伝送
装置２１２から与えられる受信制御信号（送信制御信
号）がハイレベルからローレベルに立下がったことと、
検出回路２３０からの信号がローレベルからハイレベル
に立上がったこととに応答して、出力する受信制御信号
をハイレベルからローレベルに立下げる。
【０３０１】データラッチ回路７４は、受信制御回路２
３２が出力する受信制御信号の立下がりタイミングで、
入力されるｎビットのデータをラッチし、データラッチ
回路７０の下位のｎビット入力に出力する。このとき、
データラッチ回路７２は、入力に表れているｎビットの
データをラッチしない。データラッチ回路７４がｎビッ
トのデータをラッチすることにより、データラッチ回路
７２には、送信側データ伝送装置２１２のデータラッチ
回路６０に格納されていた２ｎビットデータのうちの上
位ｎビットが、データラッチ回路７４には同じく下位の
ｎビットが、それぞれ格納されたことになる。
【０３０２】伝送制御信号バッファ１０８は、受信制御
回路２３２からの受信制御信号のレベル変化に対し、所
定の遅延の後そのレベルを変化させた受信制御信号を出
力する。データラッチ回路７２およびデータラッチ回路
７４にそれぞれ必要なデータが格納された後、伝送制御
信号バッファ１０８から出力される受信制御信号は、ロ
ーレベルからハイレベルに立上げられる。データラッチ
回路７０は、この受信制御信号のハイレベルへの立上が
りに応答して、データラッチ回路７２および７４から与
えられる２ｎビットのデータをラッチし、受信側データ
端末装置９０４に対して一括して２ｎビットのデータと
して与える。
【０３０３】以上のようにこの第４の実施例でも、同期
転送方式を用い、送信側データ端末装置９０２と受信側
データ端末装置９０４との間での２ｎビットのデータの
伝送が行なえる。この場合、インターフェース装置間で
使用されるデータ伝送路のビット幅としては、データ信
号線としてｎビット幅、伝送制御信号のための信号線と
して１本が、それぞれ必要となるだけである。しかもこ
の第４の実施例では、第２の実施例のインターフェース
装置と比較して、データの一部を識別子として用いると
により、ｎビット幅のデータ伝送路を伝送されるデータ
が、正しいデータに確定的に変化したかどうかが検出さ
れ、確定的に変化したと判断された場合にのみデータの
受信が実行される。そのために、この第４の実施例のイ
ンターフェース装置では、第２の実施例のインターフェ
ース装置よりもデータ伝送の信頼性が高くなる。
【０３０４】［第５の実施例］以下、図２２〜３５を参
照して、本願発明の第５の実施例にかかるインターフェ
ース装置について説明する。この第５の実施例のインタ
ーフェース装置は、第３の実施例と同様にハンドシェイ
ク方式を用い、かつ識別子を用いた信頼性の高い伝送を
行なうためのものである。この第５の実施例はしかし、
第３の実施例のインターフェース装置とは異なり、２つ
のデータ端末装置２４０および２４２の間での４ｎビッ
トのデータの伝送を、（ｎ＋１）本のデータ線および２
本のハンドシェイクのための伝送制御信号線を用いて行
なう。そのために、この第５の実施例のインターフェー
ス装置２４４では、送信側データ端末装置２４０から与
えられる４ｎビットのデータを、４つのｎビットデータ
のデータグループに分割し、それらを各データ端末装置
２４０、２４２の動作の一サイクル内に、１つずつ時間
順次に伝送路を介して伝送する。
【０３０５】これらデータグループを識別するためには
２ビットの情報が必要である。識別にはデコーダや一致
検出回路を用いれば良い。しかし、データが所定の順序
で時間順次に伝送されることがわかっているので、デー
タグループが奇数番目か偶数番目かのみを示す１ビット
の情報を識別子として使用すれば簡便である。以下の実
施例はそうした回路構成を有する。なお、こうした識別
子付与のための回路は以下の実施例に限定されない。た
とえば“００”“０１”“１１”“００”の２進データ
をマルチプレクサで選択し、さらにＥＸＯＲゲートまた
はＥＸＮＯＲゲートを通してこうした１ビットの情報を
得ることもできる。
【０３０６】図２２を参照して、このインターフェース
装置２４４は、送信側データ端末装置２４０に接続され
た送信側データ伝送装置２５０と、受信側データ端末装
置２４２に接続された受信側データ伝送装置２５２と、
送信側データ伝送装置２５０と受信側データ伝送装置２
５２とを接続するためのデータ伝送路２５４とを含む。
【０３０７】送信側データ端末装置２４０と送信側デー
タ伝送装置２５０との間には、４ｎビットのデータ線
と、制御信号／ＣＩ０のための信号線と、制御信号／Ｒ
Ｏ０のための信号線とが設けられている。
【０３０８】受信側データ伝送装置２５２と受信側デー
タ端末装置２４２との間には、４ｎビットのデータ信号
線と、制御信号／Ｃ０１のための信号線と、制御信号／
ＲＩ１のための信号線とが設けられている。
【０３０９】伝送路２５４には、ｎ＋１ビット幅のデー
タ信号線と送信信号／ＣＯのための信号線と、受信信号
／ＲＩのための信号線とが設けられている。
【０３１０】図２３を参照して、送信側データ伝送装置
２５０は、送信側データ端末装置２４０からの４ｎビッ
トデータＤＯをラッチし、４つのｎビットずつのデータ
グループに分割して出力するためのデータラッチ回路２
６０と、４つの入力Ａ〜Ｄのうちのいずれか１つを、後
述するようにして定められる識別子Ｙ０とともに選択し
て出力するためのマルチプレクサ２６２と、転送制御機
構２６４と、送信側伝送制御回路２６６とを含む。
【０３１１】転送制御機構２６４は、２つの入力と３つ
の出力とを有する。入力の１つは、送信側データ端末装
置２４０（図２２参照）に接続されており、送信制御信
号／ＣＩ０を受信する。入力の他方は送信側伝送制御回
路２６６の出力の１つに接続されており、送信側伝送制
御回路２６６からの受信信号／ＲＩＮを受信する。転送
制御機構２６４の３つの出力のうちの１つは、送信側デ
ータ端末装置２４０に接続されて受信制御信号／ＲＯ０
を出力する。転送制御機構２６４の出力の１つは、送信
側伝送制御回路２６６の入力の１つに接続され、送信信
号／ＣＯＵＴを回路２６６に与える、転送制御機構２６
４の出力の残りの１つは、データラッチ回路２６０のク
ロック端子に接続され、データラッチ回路２６０のため
のラッチ信号ＣＰ０を出力する。この転送制御機構２６
４の構成は、第１の実施例で述べた転送制御機構９３２
（図５参照）と同様である。したがって、ここでは転送
制御機構２６４自体の構成についてはその詳細は繰返さ
ない。
【０３１２】送信側伝送制御回路２６６は、３つの入力
と４つの出力とを有する。３つの入力の１つは、前述の
ようにマルチプレクサ２６２からの識別子Ｙ０の信号線
に接続されている。３つの入力の他の１つには、後述す
る受信側データ伝送装置２５２からの受信信号／ＲＩが
入力される。送信側伝送制御回路２６６の入力の残りの
１つは、転送制御回路２６４の送信信号／ＣＯＵＴの出
力に接続されている。
【０３１３】送信側伝送制御回路２６６の４つの出力の
うちの２つは、マルチプレクサ２６２の選択するデータ
を規定するための信号Ｓ１、Ｓ２を出力するためのもの
であり、マルチプレクサ２６２の制御端子に接続されて
いる。送信側伝送制御回路２６６の４つの出力のうちの
他の１つは、転送制御回路２６４の受信信号／ＲＩＮの
入力に接続されている。送信側伝送制御回路２６６の残
りの出力は、受信側データ伝送装置２６２に接続されて
おり、送信信号／ＣＯを出力するためのものである。送
信側伝送制御回路２６６の回路の詳細については後述す
る。
【０３１４】図２４を参照して、マルチプレクサ２６２
の選択動作についてより詳細に説明する。このマルチプ
レクサ２６２の構成自体については、通常のマルチプレ
クサと同様であり、ここではその詳細については説明を
簡単にするために詳しくは述べない。
【０３１５】マルチプレクサ２６２は、前述のように４
つの入力Ａ〜Ｄを有する。これら４つの入力Ａ〜Ｄは、
それぞれｎビット幅である。またこれら入力Ａ〜Ｄのそ
れぞれに、対応する１ビットの入力端子Ａ０、Ｂ０、Ｃ
０、Ｄ０が設けられている。これらの入力端子Ａ０、Ｂ
０、Ｃ０、Ｄ０には、それぞれ論理“１”“０”“１”
“０”が入力される。入力Ａは、図２３に示すデータラ
ッチ回路２６０の４つの出力のうち、最上位のｎビット
のデータＤＡの出力に接続されている。このｎビットの
データをＡ１〜Ａｎとする。第２の入力Ｂは、データラ
ッチ回路２６０の２番目の出力に接続され、第２のｎビ
ットのデータＤＢが入力される。このデータをＢ１〜Ｂ
ｎとする。第３の入力Ｃは、データラッチ回路２６０の
第３の出力に接続されており、第３のｎビットのデータ
ＤＣが入力される。このデータをＣ１〜Ｃｎとする。第
４の入力Ｄは、データラッチ回路２６０の４番目の出力
に接続されており、第４番目のｎビットのデータグルー
プＤＤが入力される。このデータをＤ１〜Ｄｎとする。
【０３１６】マルチプレクサ２６２は、送信側伝送制御
回路２６６から与えられる選択信号Ｓ１、Ｓ２の組合せ
により、入力ＡとＡ０、ＢとＢ０、ＣとＣ０、ＤとＤ０
とのいずれか１つを選択し、それぞれに入力されている
データを送信データＹ１〜Ｙｎと識別子Ｙ０として出力
する。選択信号Ｓ１およびＳ２の値とマルチプレクサ２
６２の選択する信号との関係を、次の表に示す。
【０３１７】
【表１】
【０３１８】図２５を参照して、図２３に示されている
送信側伝送制御回路２６６は、マルチプレクサ駆動信号
発生回路２７０と、送信制御信号発生回路２７２と、応
答信号発生回路２７４とを含む。これら３つの回路２７
０と２７２と２７４とは、いずれも２つの入力と１つの
出力とを有する。
【０３１９】マルチプレクサ駆動信号発生回路２７０の
入力の１つは、転送制御機構２６４（図２３）の送信信
号／ＣＯＵＴの出力に接続されている。マルチプレクサ
駆動信号発生回路２７０の他方の入力は、送信制御信号
発生回路２７２の出力に接続されている。マルチプレク
サ駆動信号発生回路２７０の出力は、選択信号Ｓ１を出
力するためのものであり、図２３、２４に示されるよう
にマルチプレクサ２６２の制御端子の１つに接続されて
いる。マルチプレクサ駆動信号発生回路２７０の詳細に
ついては図２６を参照して後述する。
【０３２０】送信制御信号発生回路２７２の入力の一方
は、図２３に示されるように識別子Ｙ０の信号線に接続
されている。送信制御信号発生回路２７２の入力の他方
は、転送制御機構２６４（図２３）の送信信号／ＣＯＵ
Ｔの出力に接続されている。送信制御信号発生回路２７
２の出力は、前述のようにマルチプレクサ駆動信号発生
回路２７０の入力の一方に接続されているとともに、受
信側データ伝送装置２５２にも接続されている。送信制
御信号発生回路２７２のこの出力は、送信信号／ＣＯで
ある。送信制御信号発生回路２７２の詳細については、
図２７を参照して後述する。
【０３２１】応答信号発生回路２７４の入力の一方は、
図２３に示されるマルチプレクサ２６２からの識別子Ｙ
０の信号線に接続されている。応答信号発生回路２７４
の他方の入力は、受信側データ伝送装置２５２からの、
受信信号／ＲＩの信号線に接続されている。応答信号発
生回路２７４の出力は図２３に示される転送制御機構２
６４の受信信号／ＲＩＮの入力に接続されている。応答
信号発生回路２７４の詳細については、図２８を参照し
て後述する。
【０３２２】図２６を参照して、マルチプレクサ駆動信
号発生回路２７０は負論理の２入力を有するＮＡＮＤゲ
ート２８０を含む。ＮＡＮＤゲート２８０の２つの入力
は、それぞれ送信制御信号発生回路２７２の出力と転送
制御機構２６４（図２３）の／ＣＯＵＴ出力とに接続さ
れている。ＮＡＮＤゲート２８０の出力は、マルチプレ
クサ２６２の制御端子に接続されており、選択信号Ｓ１
をマルチプレクサ２６２に与える。
【０３２３】図２７を参照して、送信制御信号発生回路
２７２は、２つの２入力ＮＡＮＤゲート２９０および２
９４と、３入力ＮＡＮＤゲート２９２とを含む。ＮＡＮ
Ｄゲート２９０の一方の入力は負論理でありマルチプレ
クサ２６２からの識別子Ｙ０の信号線に接続されてい
る。ＮＡＮＤゲート２９０の入力の他方は、転送制御機
構２６４（図２３）の／ＣＯＵＴ出力に接続されてい
る。ＮＡＮＤゲート２９０の出力は、３入力ＮＡＮＤゲ
ート２９２の入力の１つに接続されている。
【０３２４】ＮＡＮＤゲート２９４の入力の一方は、図
２３に示す転送制御機構２６４の／ＣＯＵＴ出力に接続
されている。ＮＡＮＤゲート２９２の残りの２つの入力
のうち１つはマスタリセット信号／ＭＲを発生する回路
（図示せず）に接続されている。ＮＡＮＤゲート２９
２、２９４は交差接続されており、フリップフロップを
形成している。ＮＡＮＤゲート２９２の出力は、受信側
データ伝送装置の／ＣＯ入力に接続されている。
【０３２５】図２８を参照して、応答信号発生回路２７
４は、３つの２入力ＮＡＮＤゲート３００、３０２およ
び３０６と、１つの３入力ＮＡＮＤゲート３０４とを含
む。
【０３２６】ＮＡＮＤゲート３００の入力のうちの一方
は受信側データ伝送装置２５２の／ＲＩ出力に接続され
ている。ＮＡＮＤゲート３００の入力の他方は、図２３
に示されるマルチプレクサ２６２からの識別子Ｙ０の信
号線に接続されている。ＮＡＮＤゲート３００の出力
は、３入力ＮＡＮＤゲート３０４の入力の１つに接続さ
れている。
【０３２７】ＮＡＮＤゲート３０２の入力の一方は負論
理であり、受信側データ伝送装置２５２の／ＲＩ出力に
接続されている。ＮＡＮＤゲート３０２の入力の他方
は、図２３に示すマルチプレクサ２６２からの識別子Ｙ
０の信号線に接続されている。ＮＡＮＤゲート３０２の
出力は、ＮＡＮＤゲート３０６の入力の一方に接続され
ている。ＮＡＮＤゲート３０４の残りの２つの入力のう
ち一方は、図示しないマスタリセット信号ＭＲの発生回
路に接続されている。ＮＡＮＤゲート３０４および３０
６とは交差接続されており、フリップフロップを構成し
ている。ＮＡＮＤゲート３０４の出力は、転送制御機構
２６４（図２３参照）の／ＲＩＮ入力に接続されてい
る。
【０３２８】図２９を参照して、受信側データ伝送装置
２５２は、それぞれ入力が送信側データ伝送装置２５０
からのｎビットデータの信号線と識別子Ｙ０の信号線と
に接続されたｎ＋１ビット幅のデータラッチ回路３１
０、３１２および３１４と、それぞれがｎビット幅の４
つの入力を有する、４ｎビット幅のデータラッチ回路３
２０と、送信側データ伝送装置２５０からの識別子Ｙ０
の信号線と、データラッチ回路３１０、３１２および３
１４からの識別子の出力に接続された４つの入力を有
し、４分割されて送信される４ｎビットのデータのセッ
トアップが完了したか否かを検出して１ビットの検出信
号をデータラッチ回路３２０に与えるための検出回路３
１８と、受信側伝送制御回路３２４と、転送制御機構９
５２と、一方の入力がデータラッチ回路３２０からの検
出信号の出力に、入力の他方が、転送制御機構９５２か
らのラッチ信号ＣＰ１の出力に接続され、出力が受信側
伝送制御回路３２４の入力の１つに接続されたＡＮＤゲ
ート３２２とを含む。
【０３２９】受信側伝送制御回路３２４の構造について
は図３１〜３４を参照して後述する。受信側伝送制御回
路３２４は、４つの入力と５つの出力とを有する。入力
の１つは、送信側伝送制御回路２６６の／ＣＯ出力に接
続されている。入力の他の１つは、ＡＮＤゲート３２２
の出力に接続されている。入力のさらに他の１つは、転
送制御機構９５２の／ＲＯＵＴ出力に接続されている。
入力の最後の１つは、図２３に示すマルチプレクサ２６
２からの識別子Ｙ０の信号線に接続されている。受信側
伝送制御回路３２４の５つの出力のうち、３つはそれぞ
れデータラッチ回路３１０、３１２、３１４のクロック
端子に接続されている。これらのうちデータラッチ回路
３１０および３１２のクロック端子は負論理である。受
信側伝送制御回路３２４の残りの２つの出力の一方は、
送信側伝送制御回路２６６の／ＲＩ入力に接続されてい
る。最後の１つの出力は、転送制御機構９５２の／ＣＩ
Ｎ入力に接続されている。
【０３３０】転送制御機構９５２は、図３および図５に
示された第１の実施例の転送制御機構９５２と同一であ
る。但し、図２９においては、この転送制御機構９５２
からデータラッチ回路３２０に出力されるラッチ信号が
ＣＰ１と呼ばれている点に注意すべきである。転送制御
機構９５２は、ラッチ信号ＣＰ１の出力を含め３つの出
力を有する。他の１つの出力は受信側伝送制御回路３２
４の／ＲＯＵＴ入力に接続されている。最後の出力は、
受信側データ端末装置２４２（図２２参照）のＣＯ１入
力に接続されている。転送制御機構９５２の２つの入力
のうちの１つは、受信側データ端末装置２４２の／ＲＩ
１出力に接続されている。入力の他方は、受信側伝送制
御回路３２４の／ＣＩＮ出力に接続されている。
【０３３１】図３０を参照して、検出回路３１８は、４
入力のＮＡＮＤゲート３３０を含む。この４入力のう
ち、最も上部の入力と上から３番目の入力とは負論理で
ある。最も上部の入力は、図２３に示すマルチプレクサ
２６２からの識別子Ｙ０の信号線に直接接続されてい
る。２番目の入力は、図２９に示されるデータラッチ回
路３１０の、ラッチされた識別子の出力に接続されてい
る。３番目の入力は、データラッチ回路３１２の、ラッ
チされた識別子の出力に接続されている。４番目の入力
は、図２９に示すデータラッチ回路３１４の、ラッチさ
れた識別子の出力に接続されている。ＡＮＤゲート３３
０の出力は、図２９に示すデータラッチ回路３２０の、
識別子のための１ビットの入力に接続されている。
【０３３２】図３１を参照して、図２９の右下に示され
ている受信側伝送制御回路３２４は、図２９に示される
送信信号／ＣＩＮを発生するための送信信号発生回路３
４０と、図２９に示される受信信号／ＲＩを発生させる
ための受信信号発生回路３４４と、図２９に示されるデ
ータラッチ回路３１４のためのラッチ信号を発生させる
ためのラッチ信号発生回路３４２とを含む。これら各回
路３４０、３４２、３４４の構成については図３２、３
３および３４を参照してそれぞれ後述する。
【０３３３】送信信号発生回路３４０は、２つの入力と
１つの出力とを有する。入力の一方は、図２３に示され
るマルチプレクサ２６２からの識別子Ｙ０のデータ線に
接続されている。入力の他方は、送信側伝送制御回路２
６６の／ＣＯ出力に接続されている。送信信号発生回路
３４０の出力は、転送制御回路９５２（図２９参照）の
／ＣＩＮ入力とデータラッチ回路３１２へのラッチ制御
信号とに接続されている。
【０３３４】受信信号発生回路３４４は、２つの入力と
１つの出力とを有する。２つの入力のうちの一方は、図
２９に示されるＡＮＤゲート３２２の出力に接続されて
いる。入力の他方は、図２９に示される転送制御回路９
５２の／ＲＯＵＴ出力に接続されている。受信信号発生
回路３４４の出力は、送信側伝送制御回路２６６の／Ｒ
Ｉ入力とラッチ信号発生回路３４２の入力の１つとに接
続されている。
【０３３５】ラッチ信号発生回路３４２は、２つの入力
と１つの出力とを有する。入力の一方は、前述のように
受信信号発生回路３４４の出力に接続されている。入力
の他方は、図２３に示されるマルチプレクサ２６２から
の識別子Ｙ０の信号線に接続されている。ラッチ信号発
生回路３４２の出力は、データラッチ回路３１４のクロ
ック端子に接続されている。
【０３３６】なお、送信側伝送制御回路２６６からの／
ＣＯ信号線は、図２９に示されるデータラッチ回路３１
０の負論理クロック端子に接続されている。また送信信
号発生回路３４０の出力は、図２９に示されるデータラ
ッチ回路３１２の負論理のクロック端子にも接続されて
いる。
【０３３７】図３２を参照して、送信信号発生回路３４
０は、３つのＮＡＮＤゲート３５０、３５２および３５
４と、３入力ＮＡＮＤゲート３５６とを含む。
【０３３８】ＮＡＮＤゲート３５０は、２つの負論理の
入力を有する。入力の一方は、識別子Ｙ０の信号線に接
続されている。入力の他方は、送信側伝送制御回路２６
６の／ＣＯ出力に接続されている。ＮＡＮＤゲート３５
０の出力は、ＮＡＮＤゲート３５４の入力の一方に接続
されている。
【０３３９】ＮＡＮＤゲート３５２の２つの入力のうち
の一方は負論理であり、識別子Ｙ０の信号線に接続され
ている。他方の入力は、送信側伝送制御回路２６６の／
ＣＯ出力に接続されている。ＮＡＮＤゲート３５２の出
力は、ＮＡＮＤゲート３５６の入力の１つに接続されて
いる。ＮＡＮＤゲート３５６の残りの２つの入力のうち
の一方は、図示しないマスタリセット信号／ＭＲの発生
回路に接続されている。ＮＡＮＤゲート３５４および３
５６は交差接続されており、フリップフロップを構成し
ている。ＮＡＮＤゲート３５６の出力は、転送制御回路
９５２の／ＣＩＮ入力に接続されている。またこの出力
は、データラッチ回路３１２（図２９参照）の負論理の
クロック端子にも接続されている。
【０３４０】図３３を参照して、ラッチ制御信号発生回
路３４２は、２入力のＡＮＤゲート３６０を含む。ＡＮ
Ｄゲート３６０の入力の一方は負論理であり、受信信号
発生回路３４４（図３１参照）の／ＲＩ出力に接続され
ている。ＡＮＤゲート３６０の入力の他方は、識別子Ｙ
０の信号線に接続されている。ＡＮＤゲート３６０の出
力は、前述のように図２９に示されるデータラッチ回路
３１４のクロック端子に接続されている。
【０３４１】図３４を参照して、受信信号発生回路３４
４は、２つの２入力ＮＡＮＤゲート３７０および３７４
と、３入力ＮＡＮＤゲート３７２とを含む。
【０３４２】ＮＡＮＤゲート３７０の入力の一方は、Ａ
ＮＤゲート３２２（図２９参照）の出力に接続されてい
る。入力の他方は、転送制御機構９５２の／ＲＩ１出力
に接続されている。ＮＡＮＤゲート３７０の出力は、３
入力ＮＡＮＤゲート３７２の入力の１つに接続されてい
る。
【０３４３】ＮＡＮＤゲート３７４の入力の一方は、図
２９に示される転送制御機構９５２の／ＲＯＵＴ出力に
接続されている。またＮＡＮＤゲート３７２の残りの２
つの入力のうちの１つは、図示されないマスタリセット
信号／ＭＲの発生回路に接続されている。ＮＡＮＤゲー
ト３７２および３７４は交差接続され、フリップフロッ
プを構成している。ＮＡＮＤゲート３７２の出力は、ラ
ッチ信号発生回路３４２の入力の一方と、送信側伝送制
御回路２６６の／ＲＩ入力とに接続されている。
【０３４４】以上、この第５の実施例にかかるインター
フェース装置の構成についてその概略を説明した。以
下、図２２〜３４および図３５のタイミングチャートと
を参照してこのインターフェース装置の動作について説
明する。
【０３４５】図３５に示されるタイミングチャートは、
図１８に示される第３の実施例のタイミングチャートと
概略で一致している。したがって以下の説明では、この
第５の実施例において特有の点について特に詳細に説明
し、第３の実施例と同様の事項についてはその詳細は繰
返さない。たとえば図３５（Ａ）〜（Ｄ）は図１８
（Ａ）〜（Ｄ）に対応する。また図３５（Ｅ）は、図１
８（Ｅ）と、データグループの数が２つ（ＤＡおよびＤ
Ｂ）から４つ（ＤＡ、ＤＢ、ＤＣおよびＤＤ）に増えて
いることを除き、同一である。図３５（Ｆ）と図１８
（Ｆ）とも同一である。したがってここではそれらにつ
いての詳しい説明は繰返さない。
【０３４６】図２３と図２７とを参照して、送信側デー
タ伝送装置２６６の送信制御信号発生回路２７２は、転
送制御機構２６４から与えられる送信信号／ＣＯＵＴが
ハイレベルからローレベルに立下がったことに応答し
て、受信側データ伝送装置に与える送信信号／ＣＯをハ
イレベルからローレベルに立下げる（図３５（Ｇ））。
この動作は次のようにして行なわれる。
【０３４７】予め、図３５（Ｉ）に示されるように、図
２３のマルチプレクサ２６２から出力される識別子Ｙ０
はハイレベルにあるものとする。図２７を参照して、／
ＣＯＵＴがハイレベルにあれば、ＮＡＮＤゲート２９０
の出力はハイレベルである。図３５（Ｇ）に示されるよ
うに送信信号／ＣＯがハイレベルである場合、ＮＡＮＤ
ゲート２９４への入力はともにハイレベルであるために
その出力はローレベルとなる。この状態でＮＡＮＤゲー
ト２９２、２９４で構成されるフリップフロップの状態
は安定している。
【０３４８】送信信号／ＣＯＵＴがローレベルに立下が
ると、ＮＡＮＤゲート２９４の出力はハイレベルに変化
する。ＮＡＮＤゲート２９０の出力はハイレベルに留ま
る。ＮＡＮＤゲート２９２の入力がいずれもハイレベル
に変化するために、ＮＡＮＤゲート２９２の出力がハイ
レベルからローレベルに変化する。そしてこの状態でゲ
ート２９２、２９４により構成されるフリップフロップ
の状態は安定する。すなわち、受信側データ伝送装置２
５２に与えられる送信信号／ＣＯは、送信信号／ＣＯＵ
Ｔがハイレベルからローレベルに立下がったことに応答
してハイレベルからローレベルに立下がる。これは図３
５（Ｇ）に示されたとおりである。
【０３４９】図２６を参照して、この場合マルチプレク
サ駆動信号発生回路２７０の出力する信号Ｓ１は、図３
５（Ｈ）に示されるようにハイレベルからローレベルに
立下がる。これは次のようにして行なわれる。
【０３５０】図２６を参照して、送信信号／ＣＯＵＴお
よび／ＣＯのいずれもがハイレベルであればＮＡＮＤゲ
ート２８０の出力はハイレベルである。送信信号／ＣＯ
ＵＴがハイレベルからローレベルに立下がっても、送信
信号／ＣＯがハイレベルであればＮＡＮＤゲート２８０
の出力はハイレベルである。しかし、さらに図３５
（Ｇ）に示されるように送信信号／ＣＯがローレベルに
立下がったことに応答して、ＮＡＮＤゲート２８０の出
力する信号はハイレベルからローレベルに立下がる。こ
れは図３５（Ｈ）に示されたとおりである。
【０３５１】このとき、図３５（Ｍ）に示されるよう
に、図２３のマルチプレクサ２６２に与えられる選択信
号Ｓ２は、ハイレベルである。
【０３５２】したがって、選択信号Ｓ１がローレベルに
立下がる前には、表１の１行目にしたがって、マルチプ
レクサ２６２は第１の入力Ａに与えられるデータＡ１〜
Ａｎを選択して送信データＹ１〜Ｙｎとして出力する。
マルチプレクサ２６２はまた、図２４に示されるよう
に、第１の入力端子Ａ０に与えられる論理“１”を識別
子Ｙ０として選択して出力する。しかし、選択信号Ｓ１
が図３５（Ｈ）に示されるようにローレベルに立下がる
と、表１の第２行目に従いマルチプレクサ２６２は第２
番目の入力Ｂに与えられるデータＢ１〜Ｂｎを送信デー
タＹ１〜Ｙｎとして出力する。また、マルチプレクサ２
６２は、図２４に示される第２の入力端子Ｂ０に与えら
れている論理“０”を識別子Ｙ０として選択して出力す
る。識別子Ｙ０の値および送信データＹ１〜Ｙｎの値の
変化については図３５（Ｉ）および（Ｊ）に示されてい
る。
【０３５３】一方、図３５（Ｇ）に示されるように送信
信号／ＣＯがハイレベルからローレベルに立下がったこ
とに応答して、受信側データ伝送装置２５２（図２９）
では以下のような動作が行なわれる。送信信号／ＣＯが
立下がる場合には、図２９に示されるデータラッチ回路
３１０、３１２および３１４の入力には、図２３のマル
チプレクサ２６２により選択されたデータＡ１〜Ａｎが
与えられていることに注意すべきである。図３１を参照
して、送信側伝送制御回路２６６からの送信信号／ＣＯ
は、送信信号発生回路３４０にも与えられるが、同時に
データラッチ回路３１０の負論理のクロック端子にも与
えられる。したがってデータラッチ回路３１０は、送信
信号／ＣＯの立下がりに応答してデータＡ１〜Ａｎをラ
ッチし、データラッチ回路３２０の第１番目のｎビット
入力にこのデータＤＩＡを与える（図３５（Ｏ））。ま
た同時にデータラッチ回路３１０は、マルチプレクサ２
６２から与えられている識別子（論理“１”またはハイ
レベル）をラッチし、検出回路３１８に与える（図３５
（Ｏ）参照）。
【０３５４】一方、図２９、図３１および図３２を参照
して、送信信号発生回路３４０は、識別子Ｙ０および送
信信号／ＣＯがともにハイレベルであれば、ハイレベル
の送信信号／ＣＩＮを転送制御回路９５２に出力してい
る。しかし、前述の様に識別子Ｙ０と送信信号／ＣＯと
の双方がローレベルに立下がることにより、送信信号発
生回路３４０は、送信信号／ＣＩＮをローレベルに立下
げる（図３５（Ｋ）参照）。図３２に示される送信信号
発生回路３４０は次のようにして上述の動作を実現す
る。
【０３５５】図３２を参照して、識別子Ｙ０および送信
信号／ＣＯの双方がハイレベルである場合、ＮＡＮＤゲ
ート３５０、３５２の出力はともにハイレベルである。
ＮＡＮＤゲート３５４および３５６の出力は、それぞれ
ローレベルおよびハイレベルとなる。この状態でＮＡＮ
Ｄゲート３５４および３５６により構成されるフリップ
フロップの状態が安定している。したがって送信信号発
生回路３４０の出力する送信信号／ＣＩＮはハイレベル
である。
【０３５６】識別子Ｙ０および送信信号／ＣＯのいずれ
か一方のみがローレベルになった場合を考える。この場
合ＮＡＮＤゲート３５０の出力は相変わらずハイレベル
である。ＮＡＮＤゲート３５２の出力は、ローレベルと
なったのが識別子Ｙ０か送信信号／ＣＯのいずれである
かにより、ローレベルまたはハイレベルのいずれかの値
をとる。いずれの場合にも、ＮＡＮＤゲート３５６の出
力はハイレベル、ＮＡＮＤゲート３５４の出力はローレ
ベルにとどまる。したがって識別子Ｙ０および送信信号
／ＣＯのいずれか一方のみがハイレベルからローレベル
になっても、送信信号発生回路３４０の出力する送信信
号／ＣＩＮはハイレベルのままである。
【０３５７】識別子Ｙ０および送信信号／ＣＯのいずれ
もがローレベルとなると、ＮＡＮＤゲート３５０および
３５２の出力はそれぞれローレベル、ハイレベルとな
る。ＮＡＮＤゲート３５４の入力はローレベルとハイレ
ベルとなり、そのためＮＡＮＤゲート３５４の出力はハ
イレベルとなる。これによりＮＡＮＤゲート３５６の入
力はいずれもハイレベルとなり、その出力はローレベル
となる。この状態でＮＡＮＤゲート３５４および３５６
により構成されるフリップフロップの状態が安定する。
したがって識別子Ｙ０および送信信号／ＣＯの双方がロ
ーレベルとなった時点で送信信号／ＣＩＮがハイレベル
からローレベルに立下がる。これが図３５（Ｋ）に示さ
れている。
【０３５８】この送信信号／ＣＩＮは、図２９にも示さ
れたようにデータラッチ回路３１２の負論理のクロック
端子にも与えられている。したがってデータラッチ回路
３１２は、送信信号／ＣＩＮがハイレベルからローレベ
ルに立下がったことに応答して、送信側データ伝送装置
２５０から与えられている送信データＹ１〜Ｙｎ（Ｂ１
〜Ｂｎ）および識別子（論理“０”またはローレベル）
をラッチし、データラッチ回路３２０の２番目のｎビッ
ト入力にデータＤＩＢとして与える。また同時に検出回
路３１８にラッチした識別子Ｙ０（ローレベル）を与え
る。これは図３５（Ｊ）および（Ｐ）により示されてい
る。
【０３５９】図２９および図３５（Ｋ）（Ｌ）を参照し
て、送信信号／ＣＩＮがローレベルに立下がったことに
応答して、転送制御機構９５２は、受信信号／ＲＯＵＴ
をハイレベルからローレベルに立下げる。この受信信号
／ＲＯＵＴは、図３１および３４に示される受信信号発
生回路３４４のもう一方の入力に与えられる。
【０３６０】図３４に示される受信信号発生回路３４４
は、受信信号／ＲＯＵＴがハイレベルからローレベルに
立下がったことに応答して、その出力する受信信号／Ｒ
Ｉをハイレベルからローレベルに立下げる（図３５
（Ｌ）（Ｍ）参照）。これは、図３４の回路において次
のようにして行なわれる。
【０３６１】図３４を参照して、ＡＮＤゲート３２２か
ら入力される信号ＭＯは、図２９に示されるラッチ信号
ＣＰ１がローレベルである限りローレベルである。仮に
受信信号／ＲＯＵＴがハイレベルであればＮＡＮＤゲー
ト３７０の出力はハイレベルである。受信信号／ＲＩ、
すなわち受信信号発生回路３４４の出力はハイレベルと
なっている。ＮＡＮＤゲート３７２の出力はハイレベ
ル、ＮＡＮＤゲート３７４の出力はローレベルでＮＡＮ
Ｄゲート３７２および３７４で構成されるフリップフロ
ップの状態は安定している。すなわち、受信信号／ＲＯ
ＵＴがハイレベルであれば、上述のようにフリップフロ
ップが安定し、受信信号／ＲＩもハイレベルとなってい
る。
【０３６２】受信信号／ＲＯＵＴがローレベルに変化す
る場合を考える。ＮＡＮＤゲート３７０の出力はハイレ
ベルのままである。ＮＡＮＤゲート３７４の入力の一方
がローレベルに立下がるために、ＮＡＮＤゲート３７４
の出力がハイレベルになろうとする。これによりＮＡＮ
Ｄゲート３７２の入力にすべてハイレベルの信号が揃う
ために、ＮＡＮＤゲート３７２の出力がローレベルに反
転してこのＮＡＮＤゲート３７２および３７４で構成さ
れるフリップフロップが安定する。すなわち、受信信号
／ＲＯＵＴがローレベルに立下がることにより、受信信
号発生回路３４４が出力する受信信号／ＲＩもローレベ
ルに立下がる（図３５（Ｍ））。
【０３６３】この受信信号／ＲＩは、図２５に示される
ように、送信側伝送制御回路２６６により、そのまま選
択信号Ｓ２として図２３に示されるマルチプレクサ２６
２の一方の入力に与えられている。選択信号Ｓ２が０
（ローレベル）となったことにより、マルチプレクサ２
６２は表１の第３行目に従い、第３番目の入力Ｃから与
えられるデータＣ１〜Ｃｎを送信データＹ１〜Ｙｎとし
て受信側データ伝送装置２５２に与える。マルチプレク
サ２６２はこのとき、第３番目の入力端子Ｃ０に与えら
れている論理“１”（ハイレベル）の信号を識別子Ｙ０
として受信側データ伝送装置２５２に与える。送信デー
タＹ１〜Ｙｎおよび識別子Ｙ０の上述の変化は、図３５
（Ｊ）および（Ｉ）にそれぞれ示されている。
【０３６４】図２３および図３５（Ｎ）を参照して、送
信側伝送制御回路２６６は、受信信号／ＲＩがハイレベ
ルからローレベルに立下がったことに応答して、転送制
御機構２６４に与えられている受信信号／ＲＩＮをハイ
レベルからローレベルに立下げる。この信号／ＲＩＮの
立下げは、送信側伝送制御回路２６６により次のように
して行なわれる。
【０３６５】図２５を参照して、受信信号／ＲＩＮは、
識別子Ｙ０および受信信号／ＲＩを受ける応答信号発生
回路２７４により発生される。
【０３６６】図２８を参照して、受信側データ伝送装置
２５２からの受信信号／ＲＩがハイレベル、識別子Ｙ０
がローレベルてある場合を考える。受信信号／ＲＩＮ
は、図３５（Ｎ）に示されるように、ハイレベルである
ものとする。ＮＡＮＤゲート３００の出力はハイレベル
である。ＮＡＮＤゲート３０２の出力もハイレベルであ
る。前述のように受信信号／ＲＩＮがハイレベルであ
り、ＮＡＮＤゲート３０４の出力はハイレベル、ＮＡＮ
Ｄゲート３０６の出力はローレベルで、ＮＡＮＤゲート
３０４および３０６により構成されるフリップフロップ
の状態は安定している。
【０３６７】受信側データ伝送装置２５２からの受信信
号／ＲＩがローレベルに立下がった場合を考える。この
場合ＮＡＮＤゲート３００および３０２のいずれの出力
も変化せず、したがって受信信号／ＲＩＮはハイレベル
のままである。
【０３６８】さらに識別子Ｙ０が、前述のようにローレ
ベルからハイレベルに立上がった場合を考える。ＮＡＮ
Ｄゲート３００の出力はハイレベルのままである。しか
し、ＮＡＮＤゲート３０２の出力はローレベルとなる。
一方の入力がローレベルとなるために、ＮＡＮＤゲート
３０６の出力はハイレベルに、さらにＮＡＮＤゲート３
０４の出力はローレベルに変化してこのＮＡＮＤゲート
３０４および３０６により構成されるフリップフロップ
の状態が安定する。すなわち、受信信号／ＲＩがローレ
ベルとなった後、識別子Ｙ０がローレベルからハイレベ
ルに変化すると、受信信号／ＲＩＮがハイレベルからロ
ーレベルに立下がる。これは図３５（Ｎ）に示されたと
おりである。
【０３６９】この受信信号／ＲＩＮがハイレベルからロ
ーレベルに立下がったことに応答して、図２３に示され
る転送制御機構２６４は、データラッチ回路２６０に与
えるラッチ信号ＣＰ０をハイレベルからローレベルに立
下げる（図３５（Ｄ））。また、転送制御機構２６４
は、同じく受信信号／ＲＩＮがローレベルに立下がった
ことに応答して、送信側伝送制御回路２６６への送信信
号／ＣＯＵＴをローレベルからハイレベルに立上げる
（図３５（Ｆ））。
【０３７０】一方、図２９に示される受信側データ伝送
装置２５２においては、次のような動作が行なわれる。
図３５（Ｌ）に示されるように、受信信号／ＲＯＵＴが
ハイレベルからローレベルに立下がり、さらに図３５
（Ｉ）に示されるように識別子Ｙ０が３番目のデータを
示すハイレベルに立上がると、受信側伝送制御回路３２
４はデータラッチ回路３１４に対してラッチ信号を与え
る。データラッチ回路３１４は、このラッチ信号に応答
して送信側データ伝送装置２５０から与えられる送信デ
ータＹ１〜Ｙｎ（Ｃ１〜Ｃｎ）をラッチし、データラッ
チ回路３２０の第３番目のｎビット入力にデータＤＩＣ
として与える。これは図３５（Ｑ）に示されている。デ
ータラッチ回路３１４はまた、送信側データ伝送装置２
５０から送信されてくる識別子Ｙ０（ハイレベル）をラ
ッチし、これを検出回路３１８に与える。
【０３７１】受信側伝送制御回路３２４からデータラッ
チ回路３１４へのラッチ信号の発生は次のようにして行
なわれる。図３１を参照して、データラッチ回路３１４
へのラッチ信号はラッチ信号発生回路３４２により発生
される。このラッチ信号は、受信信号発生回路３４４か
らの受信信号／ＲＩおよび識別子Ｙ０に基づいて発生さ
れる。
【０３７２】前述したように、図３５（Ｍ）に示すよう
に、受信信号／ＲＩはハイレベルからローレベルに立下
がっている。また識別子Ｙ０は、図３５（Ｉ）に示され
るように、ローレベルからハイレベルに立上がってい
る。図３３に示すラッチ信号発生回路３４２のＮＡＮＤ
ゲート３６０はしたがって、受信信号／ＲＩがローレベ
ルに立下がり、識別子Ｙ０がハイレベルに立上がった時
点で、その出力をローレベルからハイレベルに立上げ
る。この信号がデータラッチ回路３１４のクロック端子
に与えられる。上述した関係が図３５（Ｉ）（Ｌ）
（Ｍ）および（Ｑ）に示されている。
【０３７３】再び図３５（Ｆ）を参照して、転送制御機
構２６４が、送信信号／ＣＯＵＴをからハイレベルに立
上げることにより、図２３に示される送信側伝送制御回
路２６６は、次のような動作を行なう。まず送信側伝送
制御回路２６６は、図３５（Ｇ）に示されるように、受
信側データ伝送装置２５２に与えられる送信信号／ＣＯ
をローレベルからハイレベルに立上げる。送信側伝送制
御回路２６６はさらに、マルチプレクサ２６２に与えら
れる選択信号Ｓ１を図３５（Ｈ）に示すようにローレベ
ルからハイレベルに立上げる。Ｓ２はローレベルであ
る。これによりマルチプレクサ２６２（図２３）は、表
１に従い、第４の入力Ｄに与えられているｎビットデー
タ（Ｄ１〜Ｄｎ）を選択して送信データＹ１〜Ｙｎとし
て出力する（図３５（Ｊ））。マルチプレクサ２６２は
さらに、図２４に示されるように、第４の入力端子Ｄ０
に与えられている論理“０”（ローレベル）を識別子Ｙ
０として選択して出力する。すなわち識別子Ｙ０はハイ
レベルからローレベルに立下がる（図３５（Ｉ））。
【０３７４】送信側伝送制御回路２６６の上述のような
動作は、次のようにして行なわれる。図２５を参照し
て、転送制御機構２６４からの送信信号／ＣＯＵＴは、
送信制御信号発生回路２７２の一方の入力と、マルチプ
レクサ駆動信号発生回路２７０の一方の入力とに与えら
れている。識別子Ｙ０が送信制御信号発生回路２７２の
他方の入力に与えられている。
【０３７５】図２６を参照して、マルチプレクサ駆動信
号発生回路２７０のＮＡＮＤゲート２８０は、次のよう
に動作する。送信制御信号発生回路２７２からの送信信
号／ＣＯは図３５（Ｇ）に示すようにローレベルであ
り、送信信号／ＣＯＵＴが図３５（Ｆ）に示すようにロ
ーレベルからハイレベルに立上がったものとする。この
場合ＮＡＮＤゲート２８０の出力は、ローレベルからハ
イレベルに立上がる。したがって上述した選択信号Ｓ１
はハイレベルとなる。これによりマルチプレクサ２６２
による前述の選択が行なわれ、識別子Ｙ０として入力Ｄ
０に与えられている論理“０”（ローレベル）が出力さ
れる。
【０３７６】図２７を参照して、送信制御信号発生回路
２７２は、識別子Ｙ０がローレベルに、送信信号／ＣＯ
ＵＴがハイレベルにそれぞれ変化すると、その出力する
送信信号／ＣＯを次のようにしてローレベルからハイレ
ベルに立上げる。
【０３７７】ＮＡＮＤゲート２９０の出力はローレベル
となる。したがってＮＡＮＤゲート２９２の出力はロー
レベルからハイレベルに変化しようとする。一方ＮＡＮ
Ｄゲート２９４の入力の双方とも、ハイレベルに変化す
る。そのためにＮＡＮＤゲート２９４の出力はハイレベ
ルとなる。この状態でＮＡＮＤゲート２９２および２９
４により構成されるフリップフロップ回路の状態が安定
する。すなわち、送信制御信号発生回路２７２はその出
力する送信信号／ＣＯをローレベルからハイレベルに立
上げる。これは図３５（Ｇ）に示されたとおりである。
【０３７８】図２９を参照して、受信側伝送制御回路３
２４は、送信側伝送制御回路２６６からの送信信号／Ｃ
Ｏがローレベルからハイレベルに立上がったことと、送
信側データ伝送装置から送られてくる識別子Ｙ０がロー
レベルに立下がったこととに応答して、次のように動作
する。まず受信側伝送制御回路３２４は、送信信号／Ｃ
ＩＮを図３５（Ｋ）に示されるようにローレベルからハ
イレベルに立上げる。これは次のようにして行なわれ
る。
【０３７９】図３１を参照して、送信信号／ＣＯと識別
子Ｙ０とは送信信号発生回路３４０に入力される。
【０３８０】図３２を参照して、送信信号発生回路３４
０は、識別子Ｙ０がローレベルに変化し、送信信号／Ｃ
Ｏがハイレベルに変化したことに応答して、その出力す
る送信信号／ＣＩＮをローレベルからハイレベルに立上
げる。たとえば、識別子Ｙ０がハイレベルで送信信号／
ＣＯがローレベルである状態を前提として考える。この
場合には、ＮＡＮＤゲート３５４および３５６により構
成されるフリップフロップは、それ以前の状態を維持す
る。この場合には図３５（Ｇ）と（Ｉ）、さらに図３５
（Ｋ）からわかるように、送信信号／ＣＩＮはローレベ
ルとなっている。ここで仮に識別子Ｙ０のみがローレベ
ルとなっても送信信号／ＣＩＮはローレベルに保たれ
る。また送信信号／ＣＯのみがハイレベルに変化して
も、同様に送信信号／ＣＩＮの値は保たれる。そして識
別子Ｙ０がローレベルに、送信信号／ＣＯがハイレベル
に変化して初めて送信信号／ＣＩＮがローレベルからハ
イレベルに立上がる。
【０３８１】図３５（Ｋ）および（Ｌ）と図２９とを参
照して、転送制御機構９５２は、送信信号／ＣＩＮがハ
イレベルに立上がったことに応答して、ある程度の遅延
の後、受信信号／ＲＯＵＴを立上げる。また転送制御機
構９５２は、送信信号／ＣＩＮの立上がりに応答して、
図３５（Ｓ）に示されるように、図２９のデータラッチ
回路３２０へのラッチ信号ＣＰ１をハイレベルに立上げ
る。
【０３８２】データラッチ回路３２０は、このＣＰ１の
立上がりに応答して、４つの入力に与えられているｎビ
ットずつの４つのデータグループＤＩＡ、ＤＩＢ、ＤＩ
ＣおよびＤＩＤをラッチし、４ｎビットのデータＤＩと
して受信側のデータ端末装置２４２に与える。このと
き、データＤＩＤとしては、マルチプレクサ２６２によ
って選択された入力ＤからのデータＤ１〜Ｄｎが直接与
えられている。したがってデータラッチ回路３２０にラ
ッチされる４ｎビットのデータは、データラッチ回路２
６０に先にラッチされたデータの複製である。データラ
ッチ回路３２０から出力される４ｎビットのデータＤＩ
を一括して受信側データ端末装置２４２に与えることに
より、データ端末装置２４０および２４２の間の４ｎビ
ットのデータ伝送が完了する。この関係は図３５（Ｓ）
および（Ｖ）に示されている。
【０３８３】一方、図３０を参照して、検出回路３１８
のＡＮＤゲート３３０の４つの入力には、マルチプレク
サ２６２（図２３）から現在送られている識別子Ｙ０
と、データラッチ回路３１０、３１２、３１４にラッチ
されている識別子がそれぞれ与えられる。データラッチ
回路３１０、３１２、３１４にそれぞれデータＡ０〜Ａ
ｎ、Ｂ０〜Ｂｎ、Ｃ０〜Ｃｎがラッチされ、かつマルチ
プレクサ２６２から出力される送信データがＤ１〜Ｄｎ
であれば、このＡＮＤゲート３３０に入力される識別子
は、上から順に“０”、“１”、“０”、“１”とな
る。したがってＡＮＤゲート３３０はこの場合に、そし
てこの場合に限り、データラッチ回路３２０に対してハ
イレベルの信号を与える。それ以外の場合にはＡＮＤゲ
ート３３０は、常にローレベルの信号をデータラッチ回
路３２０に与える。
【０３８４】データラッチ回路３２０は、前述したよう
に転送制御機構９５２から与えられるラッチ信号ＣＰ１
の立上がりに応答して検出回路３１８の出力をラッチ
し、ＡＮＤゲート３２２の一方の入力に与える。ＡＮＤ
ゲート３２２の他方の入力には、ラッチ信号ＣＰ１が入
力されている。したがってＡＮＤゲート３２２の出力す
る検出信号ＭＯは図３５（Ｗ）に示されるようになる。
注意すべきことは、データラッチ回路３２０から出力さ
れる検出信号がハイレベルである場合のみ、図３５
（Ｗ）に示す波形の検出信号ＭＯが得られる、というこ
とである。仮にデータ伝送が正しく行なわれず、検出回
路３１８の出力がローレベルのままであったとする。こ
のデータをデータラッチ回路３２０がラッチした場合、
ＡＮＤゲート３２２の出力は、ＣＰ１のレベルにかかわ
らず常にローレベルのままである。したがってＣＰ１が
ハイレベルであるときにこの検出信号ＭＯがローレベル
であれば、データの伝送が正しく行なわれなかったこと
が判別できる。
【０３８５】以下、受信側伝送制御回路３２４および転
送制御機構９５２、送信側伝送制御回路２６６および転
送制御機構２６４の動作は、第３の実施例において既に
説明したインターフェース装置のそれとほとんど同様で
ある。したがってここではそれらについての詳細は繰返
さない。
【０３８６】以上のようにこの第５の実施例のインター
フェース装置によれば、２つのデータ端末装置間での４
ｎビットのデータ伝送を、ｎ＋１ビット幅のデータの伝
送路および２本の伝送制御信号のための信号線を用い
て、各データ端末装置の動作の１サイクルで行なうこと
ができる。したがって、同一のビット線幅を有する伝送
路を使用する場合には、従来のインターフェース装置と
比べ、単位時間当りのデータ伝送量をほぼ４倍近くする
ことができる。また、データ伝送量を一定にする場合に
は、ほぼ４分の１に減少したビット幅の伝送線を使用し
て必要なデータ伝送を行なうことができる。
【０３８７】この第５の実施例でも、マルチプレクサか
ら出力されるデータが、正しいデータに確定したかどう
かが送信側および受信側で確認されてデータの伝送が実
行される。したがってデータ伝送の信頼性が高くなる。
さらに、受信側データ伝送装置２５２のデータラッチ回
路３２０に与えるデータのセットアップが正しく行なわ
れたかどうかが、検出回路３１８により検出され、その
検出結果によってデータの伝送が正しく行なわれている
かどうかが検出できる。そのためにデータの伝送を誤り
なく実行することが可能となる。
【０３８８】［第６の実施例］この第６の実施例に係る
インターフェース装置は送信側データ端末装置と受信側
データ端末装置との間での４ｎビットのデータ伝送をｎ
ビットのデータ伝送路を用いて同期転送方式によって行
なうものである。この第６の実施例のインターフェース
装置の特徴は、送信側データ伝送装置内に、後述する逓
倍回路を設けて、送信制御信号の整数倍の周波数を有す
るクロック信号を生成し、これを受信側データ伝送装置
３８４との間のデータ伝送に使用することである。受信
側データ伝送装置３８４では、送信側データ伝送装置３
８２から与えられる、この周波数が逓倍された送信制御
信号を分周することにより、元の送信制御信号を得、こ
れを受信側データ端末装置２４２に与えるようにしてい
る。
【０３８９】図３６〜３８は、この発明の第６の実施例
のインターフェース装置の概略構成を示すブロック図で
ある。図３６を参照して、この第６の実施例のインター
フェース装置３８０は、送信側データ端末装置２４０と
受信側データ端末装置２４２との間での４ｎビットのデ
ータ伝送を、同期伝送方式によって行なうためのもので
ある。使用するデータ伝送路はｎビットである。
【０３９０】図３６を参照して、このインターフェース
装置３８０は、送信側データ伝送装置３８２と、受信側
データ伝送装置３８４と、この２つの伝送装置３８２お
よび３８４を接続するためのデータ伝送路３８６とを含
む。送信側データ伝送装置３８２には、送信側データ端
末装置２４０から、送信のための４ｎビットのデータ
と、同期伝送のための伝送制御信号とが与えられる。こ
の伝送制御信号は、一定周波数をもったクロック信号で
ある。
【０３９１】データ伝送路３８６は、ｎビット幅のデー
タ伝送路と送信制御信号のための信号線とを含む。これ
ら信号線の一方端は、送信側データ伝送装置３８２の対
応する出力端に、他方端が受信側データ伝送装置３８４
の対応する入力端に、それぞれ接続される。
【０３９２】受信側データ伝送装置３８４は、受信側デ
ータ端末装置２４２に対して４ｎビットのデータと転送
制御信号とを与える。
【０３９３】図３７を参照して、送信側データ伝送装置
３８２は、４ｎビット幅のデータラッチ回路２６０と、
マルチプレクサ２６２と、逓倍回路３９２と、送信側伝
送制御回路３９０と、逓倍回路３９２から出力される逓
倍された周波数を有するクロック信号に基づいて、マル
チプレクサ２６２を制御する信号を出力するためのマル
チプレクサ制御回路３９４とを含む。データラッチ回路
２６０とマルチプレクサ２６２とは、図２３に示される
第５の実施例のデータラッチ回路２６０とマルチプレク
サ２６２とにそれぞれ等しい。
【０３９４】マルチプレクサ制御回路３９４は、逓倍回
路３９２から与えられる、周波数が逓倍された送信制御
信号に基づき、表１に既に示されたような選択信号５
１、５２を生成してマルチプレクサ２６２の制御端子に
与えるためのものである。マルチプレクサ制御回路３９
４はたとえばカウンタ回路などを用いて簡単に構成する
ことができる。
【０３９５】逓倍回路３９２は、通常のクロック信号の
逓倍回路を用いることができる。送信側伝送制御回路３
９０は、逓倍回路３９２から与えられる送信制御信号
と、マルチプレクサ２６２から出力される識別子とに基
づき、マルチプレクサ２６２から出力されるデータが正
しい値に確定したことを検出し、受信側データ伝送装置
３８４に対して送信制御信号を送るためのものである。
送信側伝送制御回路３９０は、たとえば図１１に示され
る送信制御回路１４２や図３２に示される送信信号発生
回路３４０と同様に構成できる。
【０３９６】図３８を参照して、受信側データ伝送装置
３８４は、それぞれ入力が送信側データ伝送装置３８２
からのｎビットデータの伝送路に接続されたｎビット幅
の４つのデータラッチ回路４００、４０２、４０４、４
０６と、それぞれこれらデータラッチ回路４００、４０
２、４０４、４０６の出力に接続された４つのｎビット
幅の入力を有する４ｎビット幅のデータラッチ回路４０
８と、受信側伝送制御回路４１０と、分周回路４１２と
を含む。
【０３９７】分周回路４１２は、受信側伝送制御回路４
１０から与えられる、周波数が逓倍された送信制御信号
を分周し、元の周波数の送信制御信号を得て、後続する
受信側伝送制御回路４１０、受信側データ端末装置２４
２（図３６）およびデータラッチ回路４０８に与えるた
めのものである。
【０３９８】受信側伝送制御回路４１０は、送信側デー
タ伝送装置３８２から送信されてくる識別子および分周
回路４１２から与えられる送信制御信号とに基づき、マ
ルチプレクサ２６２によって選択されているデータが、
データラッチ回路４００、４０２、４０４、４０６のう
ちの対応するものに格納されるように、データラッチ回
路４００、４０２、４０４、４０６に対して与えるラッ
チ信号を生成する。
【０３９９】図３６〜図３９を参照して、この第６の実
施例のインターフェース装置３８０は以下のように動作
する。送信側データ端末装置２４０は、送信側データ伝
送装置３８２のデータラッチ回路２６０に対して４ｎビ
ットのデータを一括して与える。データラッチ回路２６
０は、送信側データ端末装置２４０から与えられる送信
制御信号の立上がりのタイミングに応答してこの４ｎビ
ットデータをラッチし、この４ｎビットデータを４つの
ｎビットずつのデータグループに分割して、マルチプレ
クサ２６２の４つの入力Ａ、Ｂ、Ｃ、Ｄにそれぞれ与え
る。マルチプレクサ２６２の各入力Ａ、Ｂ、Ｃ、Ｄに対
応して、それぞれ識別子として論理“１”、“０”、
“１”、“０”の信号が１ビットずつ付加されている。
【０４００】逓倍回路３９２は、送信側データ端末装置
２４０から与えられる送信制御信号の周波数を逓倍、た
とえば２倍あるいは４倍し、マルチプレクサ制御回路３
９４および送信側伝送制御回路３９０に与える。
【０４０１】マルチプレクサ制御回路３９４は、逓倍回
路３９２から与えられるクロック信号に基づき、送信制
御信号の１サイクル内でマルチプレクサ２６２の４つの
入力のすべてをこの順で選択するように制御信号を生成
し、順にマルチプレクサ２６２に与える。マルチプレク
サ２６２は、この制御信号に応答して、送信側データ端
末装置２４０から与えられる送信制御信号の１サイクル
内に、４つの入力のｎビットのデータを、それぞれに対
応する識別子とともに時間順次に選択して出力する。識
別子データは送信側伝送制御回路３９０にも与えられ
る。
【０４０２】送信側伝送制御回路３９０は、逓倍回路３
９２から与えられる送信制御信号に基づき、マルチプレ
クサ２６２から出力される識別子が、元の送信制御信号
の１サイクル内でハイレベル、ローレベル、ハイレベ
ル、ローレベルという順序で変化するかどうかを確認す
る。そして上述した順序で識別子が変化したことを検出
すると、その変化の検出の各々に応答して受信側データ
伝送装置３８４に対して送信制御信号を与える。
【０４０３】図３８を参照して、受信側伝送制御回路４
１０は、送信側伝送制御回路３９０と同様に、与えられ
る識別子がハイレベルからローレベルに、さらにハイレ
ベルに、そして再びローレベルに変化するかどうかを確
認する。受信側伝送制御回路４１０は、そうした変化が
確認されるたびに、データラッチ回路４００、４０２、
４０４、４０６のうち、マルチプレクサ２６２によって
選択された入力に対応するデータラッチ回路に対してラ
ッチ信号を送る。これによりデータラッチ回路４００、
４０２、４０４、４０６のうち、送信側データ伝送装置
３８２から送られてくるデータに対応するデータラッチ
回路がそのデータをラッチし、データラッチ回路４０８
の対応するｎビット幅のデータ入力に与える。
【０４０４】分周回路４１２は、周波数が逓倍された送
信制御信号を、逓倍回路３９２における逓倍をキャンセ
ルするように分周し、それによって元の周波数の送信制
御信号を生成して出力する。この分周回路４１２の出力
する送信制御信号は、受信側伝送制御回路４１０とデー
タラッチ回路４０８とに与えられる。このときまでに、
データラッチ回路４００、４０２、４０４、４０６には
それぞれ、４ｎビットデータのうちの対応するｎビット
データが格納されているので、データラッチ回路４０８
は、これら４ｎビットのデータをラッチし、４ｎビット
データＤＩとして受信側データ端末装置２１２に与え
る。
【０４０５】図３９を参照して、図３７に示される逓倍
回路３９２へは、一定の周波数を有する送信制御信号が
与えられる（図３９（Ａ））。この送信制御信号（送信
信号）は、逓倍回路３９２により周波数が２倍の送信信
号とされ、送信側伝送制御回路３９０に与えられる（図
３９（Ｂ））。また、逓倍回路３９２は、与えられる送
信信号の周波数を４倍した周波数を有する信号を生成
し、マルチプレクサ制御回路３９４に与える（図３９
（Ｃ））。マルチプレクサ制御回路３９４は、この入力
信号のパルス数をカウントすることにより、図３７に示
されるマルチプレクサ制御信号Ｓ１およびＳ２を生成す
る。一方、図３７に示される送信側伝送制御回路３９０
は、逓倍回路３９２から与えられる、周波数が２倍され
た送信信号（図３９（Ｂ））と、マルチプレクサ２６２
より出力されるｎビットの各データグループに付加され
る識別子を入力とし、データ確定を検出した後、受信側
への送信信号（送信制御信号）として、受信側データ伝
送装置３８４に向けて出力する（図３９（Ｄ））。上述
のように逓倍回路３９２に入力される送信信号の１サイ
クル内に、マルチプレクサ制御回路３９４には４つのパ
ルスが入力される。したがってマルチプレクサ制御回路
３９４は、送信信号の１サイクル内に４つの値をとり得
る信号Ｓ１およびＳ２を生成することができる。
【０４０６】このとき、図３７に示されるマルチプレク
サ２６２は、次の表２によって定められる信号を選択し
て受信側データ伝送装置３８４に向けて出力する。
【０４０７】
【表２】
【０４０８】この際、マルチプレクサ制御回路３９４
は、入力される信号から次のようにして信号Ｓ１および
Ｓ２を作成する。図４０（Ａ）に、逓倍回路３９２から
マルチプレクサ制御回路３９４に与えられる信号が示さ
れている。これに対し、マルチプレクサ制御回路３９４
は、図４０（Ｂ）および（Ｃ）に示されるような信号Ｓ
１およびＳ２を生成するカウンタ回路で構成することが
できる。信号Ｓ１およびＳ２がそれぞれ“０”“１”を
とる二進数「Ｓ１Ｓ２」を示すものとすれば、この値は
０〜３の値のすべてを１サイクル内でとり得る。マルチ
プレクサ２６２は、したがってこの信号Ｓ１およびＳ２
により定められる値に従って、表２のように動作すれば
この送信信号の１サイクル内に４つの入力の値をすべて
１度ずつ出力することができる。
【０４０９】上述の説明では、逓倍回路３９２からマル
チプレクサ制御回路３９４に与えられる信号の周波数
は、逓倍回路３９２に与えられる送信信号のそれを４倍
したものであった。しかし、このように送信信号の周波
数を４倍する必要は必ずしもない。たとえば、マルチプ
レクサ制御回路３９４は、信号のハイレベルからローレ
ベルへの状態変化と、ローレベルからハイレベルへの状
態変化とのいずれの状態変化をもカウントするようなカ
ウンタとすれば、マルチプレクサ制御回路３９４に与え
る信号は、図３９（Ｂ）に示される、元の送信信号の周
波数を２倍した周波数を有するものであればよい。
【０４１０】送信側データ伝送装置３８２に与えられる
送信信号の１サイクル内に４つの値をとり得るマルチプ
レクサ制御信号を生成するためであれば、次のような構
成が最も簡単である。図４１を参照して、逓倍回路３９
２の入力側から信号Ｓ１を、逓倍回路３９２の出力から
信号Ｓ２をそれぞれ取出す。この場合逓倍回路３９２
は、与えられる送信信号の周波数を２倍した周波数を有
する信号を出力するものとする。
【０４１１】図４２（Ａ）を参照して、信号Ｓ１の１サ
イクルは送信信号の１サイクルと同じである。図４２
（Ｂ）を参照して、信号Ｓ２は、信号Ｓ１の１サイクル
内に２つのパルスを含む。したがって信号Ｓ１およびＳ
２を組合わせることにより、送信信号の１サイクル内に
４つの値を順に取るマルチプレクサ制御信号を得ること
ができる。図４２に示されるように信号Ｓ１およびＳ２
が変化するのであれば、マルチプレクサ２６２は次の表
３に従って動作することにより、所望の動作を行なうこ
とができる。
【０４１２】
【表３】
【０４１３】一方、図３８に示される分周回路４１２
は、たとえば図４３に示される構成を有している。図４
３を参照して、分周回路４１２は、Ｄフリップフロップ
４１４と送信信号ドライバ４１６とを含む。
【０４１４】Ｄフリップフロップ４１４のクロック入力
には送信信号が与えられる。／Ｑ出力はＤ入力に接続さ
れる。Ｑ出力は受信側伝送制御回路４１０に接続され
る。
【０４１５】送信信号ドライバ４１６の入力はＤフリッ
プフロップ４１４のＱ出力に接続される。ドライバ４１
６の出力は、受信側データ端末装置２４２（図３６）へ
の送信信号である。
【０４１６】図４３に示される分周回路４１２により、
図３７の逓倍回路３９２により２倍された周波数を有す
る送信信号は分周され、もとの周波数を有する送信信号
が受信側伝送制御回路４１０に与えられる。
【０４１７】図４４は、受信側伝送制御回路４１０の構
成の一例を示す。図４４を参照して、受信側伝送制御回
路４１０は、４つのＡＮＤゲート４２０、４２２、４２
４および４２６を含む。
【０４１８】ＡＮＤゲート４２０、４２２、４２４およ
び４２６の出力はそれぞれ、データラッチ回路４００、
４０２、４０４および４０６に接続されている。ＡＮＤ
ゲート４２０、４２２、４２４および４２６の一方の入
力には識別子が与えられる。これらＡＮＤゲートのう
ち、ＡＮＤゲート４２２および４２６には、識別子は反
転して与えられる。ＡＮＤゲート４２０、４２２、４２
４および４２６の他方の入力には、分周回路４１２から
の送信信号が与えられる。ＡＮＤゲート４２４および４
２６には、この送信信号は反転されて与えられる。
【０４１９】図４４に示される受信側伝送制御回路４１
０により、識別子と送信信号とに応じて各データラッチ
回路４００、４０２、４０４、４０６に順にデータラッ
チ信号が与えられる。各データラッチ信号は、送信信号
の１サイクル内に１度だけ、かつ他のデータラッチ信号
とは排他的にハイレベルとなる。
【０４２０】以上のように、この第６の実施例のインタ
ーフェース装置でも、送信側データ端末装置２４０と受
信側データ端末装置２４２との間での４ｎビットのデー
タ伝送は、ｎビット幅の信号線を用いて、各データ端末
装置２４０、２４２の動作の１サイクルで完了すること
ができる。したがって上述した５つの実施例と同様に単
位時間当りのデータ伝送量を従来のほぼ４倍にすること
ができる。また識別子を用いた送信されるデータが正し
いデータとなっていることを確認して送信を行なうの
で、データ伝送の信頼性が高い。
【０４２１】［第６の実施例の変形例］以下、第６の実
施例の変形例をいくつか示す。第１の変形例が図４５〜
図４８に示されている。
【０４２２】図４５を参照して、この第１の変形例のイ
ンターフェース装置４３０は、図３６に示される第６の
実施例と同様に、送信側データ伝送装置４３２と、受信
側データ伝送装置４３４と、データ伝送路４３６とを含
む。このインターフェース装置４３０も、送信側データ
端末装置２４０と受信側データ端末装置２４２との間で
のデータ伝送を行なうためのものである。使用されるデ
ータ伝送路はｎビット幅である。
【０４２３】図４６を参照して、送信側データ伝送装置
４３２の構成は、図３７に示される送信側データ伝送装
置３８２とほぼ同様である。図４６に示される送信側デ
ータ送信装置４３２が図３７に示される送信側データ伝
送装置３８２と異なるのは、送信側伝送制御回路３９０
に、図３７に示されるような逓倍回路３９２の出力では
なく、送信側データ端末装置２４０からの送信信号が直
接与えられていることである。また図４６に示される送
信側データ伝送装置４３では、図３７に示される逓倍回
路３９２に代えて、マルチプレクサ制御回路３９４への
出力のみを持つ逓倍回路４４０が用いられている。図３
７と４６とにおいて、同一の部品には同一の参照符号お
よび名称が与えられている。それらの機能も同時であ
る。したがってそれらについての詳しい説明はここでは
繰返さない。
【０４２４】逓倍回路４４０の機能自体は、図３７に示
した逓倍回路３９２と同様である。ただ、この逓倍回路
４４０では、送信側伝送制御回路３９０に対する出力を
作成する必要がない。逓倍回路４４０の構成は、図３７
の逓倍回路３９２とこの点のみにおいて異なっている。
【０４２５】図４７を参照して、受信側データ伝送装置
４３４は、図３８に示される第６の実施例の受信側デー
タ伝送装置３８４と、分周回路４１２がないことを除き
ほぼ同様の構成である。したがってこの受信側データ伝
送装置４３４では、図３８に示される受信側伝送制御回
路４１０に代えて、送信側伝送制御回路３９０からの送
信信号を直接受ける受信側伝送制御回路４５０が使用さ
れている。図３８と図４７とにおいて、同一の部品には
同一の参照符号および名称が与えられている。それらの
機能も同一である。したがってここではそれらについて
の詳しい説明は繰返さない。
【０４２６】図４８を参照して、受信側伝送制御回路４
５０は、４つのＡＮＤゲート４６２、４６４、４６６お
よび４６８と、送信信号ドライバ４７０とを含む。
【０４２７】ＡＮＤゲート４６２、４６４、４６６およ
び４６８の出力は、データラッチ回路４００、４０２、
４０４および４０６にそれぞれ接続されている。ＡＮＤ
ゲート４６２、４６４、４６６および４６８の一方の入
力には、識別子が与えられる。ＡＮＤゲート４６４およ
び４６８に与えられる識別子は、反転される。ＡＮＤゲ
ート４６２、４６４、４６６、４６８の他方の入力に
は、送信側伝送制御回路３９０からの送信信号が与えら
れる。送信信号は、ＡＮＤゲート４６６および４６８に
は反転して与えられる。
【０４２８】送信信号ドライバ４７０には、送信側伝送
制御回路３９０からの送信信号が与えられる。ドライバ
４７０は、与えられた送信信号を、所定の遅延の後に出
力する。この遅延時間は、受信側データ伝送装置のデー
タラッチ回路４０８がデータをラッチする際に、データ
ラッチ回路４００、４０２、４０４および４０６から出
力されるデータのセットアップに余裕を持たせるためで
ある。
【０４２９】この変形例では、送信側データ伝送装置４
３２から受信側データ伝送装置４３４に送信される送信
信号の周波数は、送信側データ端末装置２４０から与え
られた送信信号のそれと同じである。したがって送信側
データ伝送装置４３２および受信側データ伝送装置４３
４の間での送信信号の伝送に複雑な技術を用いる必要が
なく、回路も比較的簡単に作成できるという利点があ
る。また受信側データ伝送装置４３４には、分周回路が
必要でないので、受信側データ伝送装置４３４の構造も
簡単にできる。
【０４３０】［第６の実施例の第２の変形例］図４９〜
図５２には、第６の実施例にかかるインターフェース装
置の第２の変形例が示されている。図４９を参照して、
この変形例のインターフェース装置４８０は、送信側デ
ータ端末装置２４０と受信側データ端末装置２４２との
間に接続される。インターフェース４８０は、送信側デ
ータ伝送装置４８２と、受信側データ伝送装置４８４
と、伝送路４８６とを含む。
【０４３１】このインターフェース装置４８０に特徴的
なのは、伝送路４８６に含まれるデータ線がｎ＋１ビッ
ト幅であり、かつ送信制御信号のための信号線が不要で
あるという点である。
【０４３２】図５０を参照して、送信側データ伝送装置
４８２は、図３７に示される第６の実施例の送信側デー
タ伝送装置３８２と同様であるが、より単純な構成とな
っている。すなわち、図５０に示される送信側データ伝
送装置４８２は、図３７に示される送信側伝送制御回路
３９０を含まない。したがって、この送信側データ伝送
装置４８２に使用されている逓倍回路は、第６の実施例
の第１の変形例で用いられた逓倍回路４４０（図４６）
と同じものが用いられる。図５０と図４６、３７におい
て同一の部品には同一の参照符号および名称が与えられ
ている。それらの機能も同一である。したがってここで
はそれらについての詳しい説明は繰返さない。
【０４３３】図５１を参照して、第６の実施例の第２の
変形例の受信側データ伝送装置４８４は、図３８に示さ
れる第６の実施例の受信側データ伝送装置３８４とほぼ
同様の構成を有する。異なっているのは、受信側データ
伝送装置４８４は、図３８の分周回路４１２に代えて、
識別子が与えられる入力を有する分周回路４９２を含む
ことである。分周回路４９２の出力は、図３８の分周回
路４１２の出力と同様に受信側伝送制御回路４９０に接
続されている。また分周回路４９２は、送信信号をも出
力する。図３８と図５１とにおいて、同一の部品には同
一の参照符号および名称が与えられている。それらの機
能も同一である。したがって、ここではそれらについて
の詳しい説明は繰返さない。なお、図５１の受信側デー
タ伝送装置４８４に用いられている受信側伝送制御回路
４９０は、後述するように図３８に示される受信側伝送
制御回路４１０とは多少構成が異なっている。
【０４３４】図５２を参照して、分周回路４９２は、Ｄ
フリップフロップ５００と送信信号ドライバ５０２とを
含む。Ｄフリップフロップ５００のクロック入力には識
別子が与えられる。Ｄフリップフロップの／Ｑ出力はＤ
入力に接続される。Ｑ出力は受信側伝送制御回路４９０
の入力に接続されている。送信信号ドライバ５０２の入
力は、Ｄフリップフロップ５００のＱ出力に接続されて
いる。ドライバ５０２は、送信信号を出力する。
【０４３５】前述のように、伝送が正常に行なわれれ
ば、識別子は「ハイ」と「ロー」とを交互に２回ずつと
る。したがって、この識別子は、元の送信信号の周波数
を２倍した周波数を有するクロック信号であると考える
ことができる。分周回路４９２でこの識別子信号を分周
することより、元の送信信号の周波数を有する送信信号
が得られる。受信側伝送制御回路４９０では、この送信
信号と元の識別子とに応じて各データラッチ回路４０
０、４０２、４０４および４０６に対するデータラッチ
信号を出力する。
【０４３６】ドライバ５０２は、図５１におけるデータ
ラッチ回路４０８のデータラッチのタイミングのマージ
ンを得るためのものである。
【０４３７】受信側データ伝送制御回路４９０は、ＡＮ
Ｄゲート５１２、５１４、５１６および５１８を含む。
【０４３８】ＡＮＤゲート５１２、５１４、５１６およ
び５１８の出力は、それぞれデータラッチ回路４００、
４０２、４０４および４０６に接続されている。ＡＮＤ
ゲート５１２、５１４、５１６および５１８の一方の入
力には識別子が与えられる。ＡＮＤゲート５１４、５１
８には、識別子は反転して与えられる。ＡＮＤゲート５
１２、５１４、５１６および５１８の他方の入力には、
分周回路４９２の出力が与えられる。ＡＮＤゲート５１
６、５１８には、分周回路４９２の出力は反転して与え
られる。
【０４３９】この第２の変形例では、第６の実施例の送
信側データ伝送装置３８２から受信側データ伝送装置３
８４への送信信号に代えて、識別子を用いて受信側デー
タ伝送装置４８４で送信信号を再び作り出している。し
たがって、送信制御信号のための信号線が不要になると
いう効果がある。
【０４４０】以上、第６の実施例につき２つの変形例を
説明した。しかし、この第６の実施例に対して考えられ
る変形例はこの２つにとどまらないことは容易にわかる
であろう。また、他の実施例についても、この第６の実
施例に対する変形例と同様の変形例が考えられる。それ
らの変形例も、本願の特許請求の範囲に規定された技術
範囲に含まれることをここで指摘しておく。
【０４４１】
【発明の効果】以上のように、本発明によれば、データ
処理機能を有する回路間や装置間での単位時間あたりの
データ伝送量を、これらの回路や装置のデータ処理能力
の実質的な低下，これらの回路や装置が組込まれたシス
テム全体の大型化，これらの回路間や装置間に設けられ
たインターフェース装置への特別な設計技術やプロセス
技術の導入等を招来することなく、十分に増大させるこ
とができる。それゆえ、システムの軽量化，小型化，低
消費電力化，低コスト化に有利で、かつ、高速および高
信頼のデータ伝送装置が実現される。
【０４４２】また請求項２ないし７、請求項９、請求項
１２、１３に記載の発明に係るインターフェース装置に
よれば、送信されるデータが確定したかどうかがたとえ
ば送信側あるいは受信側、あるいはその双方で確認され
た後に、データの伝送が行なわれる。そのために、デー
タの信頼性を保持しながら、単位時間当りのデータ伝送
量を増大させることができる。
【０４４３】また請求項７および請求項１３に記載の発
明に係るインターフェース装置では、記憶手段へのデー
タの伝達が正常に行なわれているか否かが検出され、そ
の検出結果によって伝送制御が行なわれる。正しいデー
タが記憶手段に格納されていない場合には伝送制御をた
とえばエラー処理などに移すことができるために、デー
タ伝送の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のインターフェース装置の構
成を概念的に示すブロック図である。
【図２】実施例のインターフェース装置による基本的な
データ伝送タイミングを示すタイミングチャート図であ
る。
【図３】実施例のインターフェース装置の具体的な構成
例を示す概略ブロック図である。
【図４】図３のインターフェース装置によるデータ伝送
のタイミングを説明するためのタイミングチャート図で
ある。
【図５】図３の転送制御機構９３２，９５２の構成例を
示す回路図である。
【図６】図３のデータラッチ回路６０，７０，７２の構
成例を示す回路図である。
【図７】本発明の第２の実施例に係るインターフェース
装置のブロック図である。
【図８】図７に示されるインターフェース装置の動作を
説明するためのタイミングチャートである。
【図９】本発明の第３の実施例に係るインターフェース
装置のブロック図である。
【図１０】本発明の第３の実施例のインターフェース装
置の送信側データ伝送装置のブロック図である。
【図１１】送信制御回路の回路ブロック図である。
【図１２】受信側データ伝送装置のブロック図である。
【図１３】受信制御回路の回路ブロック図である。
【図１４】検出回路の回路ブロック図である。
【図１５】応答制御回路の回路ブロック図である。
【図１６】送信制御回路および受信制御回路の動作を説
明するためのタイミングチャートである。
【図１７】応答制御回路の動作を説明するためのタイミ
ングチャートである。
【図１８】第３の実施例のインターフェース装置の動作
を説明するためのタイミングチャートである。
【図１９】第４の実施例のインターフェース装置の概略
ブロック図である。
【図２０】送信側データ伝送装置のブロック図である。
【図２１】受信側データ伝送装置のブロック図である。
【図２２】第５の実施例に係るインターフェース装置の
概略ブロック図である。
【図２３】送信側データ伝送装置のブロック図である。
【図２４】マルチプレクサの構成を説明する概略図であ
る。
【図２５】送信側伝送制御回路のブロック図である。
【図２６】マルチプレクサ駆動信号発生回路の回路ブロ
ック図である。
【図２７】送信制御信号発生回路の回路ブロック図であ
る。
【図２８】応答信号発生回路の回路ブロック図である。
【図２９】受信側データ伝送装置のブロック図である。
【図３０】検出回路の回路ブロック図である。
【図３１】受信側伝送制御回路３２４のブロック図であ
る。
【図３２】送信信号発生回路の回路ブロック図である。
【図３３】ラッチ信号発生回路の回路ブロック図であ
る。
【図３４】受信信号発生回路の回路ブロック図である。
【図３５】本発明の第５の実施例に係るインターフェー
ス装置の動作を説明するためのタイミングチャートであ
る。
【図３６】本発明の第６の実施例のインターフェース装
置の概略ブロック図である。
【図３７】送信側データ伝送装置のブロック図である。
【図３８】受信側データ伝送装置のブロック図である。
【図３９】逓倍回路３９２の動作を説明するための波形
図である。
【図４０】マルチプレクサ制御回路３９４の動作を説明
するための波形図である。
【図４１】逓倍回路３９２を用いた、最も簡単なマルチ
プレクサ制御信号の発生方法を示す回路ブロック図であ
る。
【図４２】逓倍回路の動作を説明するための波形図であ
る。
【図４３】分周回路のブロック図である。
【図４４】受信側伝送制御回路４１０の回路ブロック図
である。
【図４５】第６の実施例の第１の変形例のインターフェ
ース装置のブロック図である。
【図４６】図４５に示されるインターフェース装置の送
信側データ伝送装置のブロック図である。
【図４７】図４５に示されるインターフェース装置の受
信側データ伝送装置のブロック図である。
【図４８】受信側伝送制御回路の回路ブロック図であ
る。
【図４９】第６の実施例の第２の変形例のブロック図で
ある。
【図５０】図４９に示されるインターフェース装置の送
信側データ伝送装置のブロック図である。
【図５１】図４９に示されるインターフェース装置の受
信側データ伝送装置のブロック図である。
【図５２】図５１に示される分周回路と受信側伝送制御
回路との回路ブロック図である。
【図５３】従来のインターフェース装置の構成の一例を
概念的に示すブロック図である。
【図５４】図５３のインターフェース装置によるデータ
転送タイミングを示すタイミングチャート図である。
【符号の説明】
５０，１２０，２１０，２４４，３８０ インターフェ
ース装置 ２４０，９０２ 送信側データ端末装置 ２４２，９０４ 受信側データ端末装置 ５２，１０２，１２２，２１２，３８２，９２０ 送信
側データ伝送装置 ５４，１０４，１２４，２１４，２５２，３８４，９２
２ 受信側データ伝送装置 ７２，７４，１６０，１６２，２６０，３１０，３１
２，３１４，３２０，４００，４０２，４０４，４０
６，４０８ データラッチ回路 ２６４，３２２，９３２，９５２ 転送制御機構 ６２，１４０，２６２ マルチプレクサ なお、図中、同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭61−95648（ＪＰ，Ａ) 特開 昭52−115103（ＪＰ，Ａ) 特開 平４−326449（ＪＰ，Ａ) 特開 平４−20147（ＪＰ，Ａ) 特開 平２−250140（ＪＰ，Ａ) 特開 平１−181360（ＪＰ，Ａ) 実開 昭63−7833（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/38 H04L 29/00

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１複数個のデータを同時に出力するこ
    とができる第１データ処理手段から、前記第１複数個の
    データを同時に処理することができる第２データ処理手
    段へのデータ伝送を、前記第１データ処理手段が発する
    転送要求信号と、前記転送要求信号に応答して前記第２
    データ処理手段が発する応答信号とによって構成される
    制御信号によって制御されて行なうインターフェース装
    置であって、 前記制御信号に応答して、前記第１データ処理手段によ
    り同時に出力された前記第１複数個のデータを、前記応
    答信号の許可期間と非許可期間とにより切替えて、各々
    が第２複数個のデータを有する複数のデータグループに
    分割するための分割手段と、 前記第２データ処理手段に供給すべき前記第１複数個の
    データを一時的に記憶するための記憶手段と、 前記分割手段により分割された前記複数のデータグルー
    プを、前記転送要求信号の開始信号と終了信号とに応じ
    て、前記記憶手段の互いに異なる領域に伝達するための
    伝達手段と、 前記記憶手段により記憶されたデータを、前記制御信号
    の１周期毎に一括して前記第２データ処理手段に供給す
    るための供給手段とを備えた、インターフェース装置。
  2. 【請求項２】 第１複数個のデータを同時に出力するこ
    とができる第１データ処理手段から、前記第１複数個の
    データを同時に処理することができる第２データ処理手
    段へのデータ伝送を、前記第１データ処理手段が発する
    転送要求信号と、前記転送要求信号に応答して前記第２
    データ処理手段が発する応答信号とによって構成される
    制御信号によって制御されて行なうインターフェース装
    置であって、 前記制御信号に応答して、前記第１データ処理手段によ
    り同時に出力された前記第１複数個のデータを、各々が
    第２複数個のデータを有する複数のデータグループに分
    割するための分割手段と、 前記第２データ処理手段に供給すべき前記第１複数個の
    データを一時的に記憶 するための記憶手段と、 前記分割手段により分割された前記複数のデータグルー
    プを、前記制御信号の１周期内に時間順次に選択して、
    前記記憶手段の互いに異なる領域に伝達するための伝達
    手段と、 前記記憶手段により記憶されたデータを、前記制御信号
    の１周期毎に一括して前記第２データ処理手段に供給す
    るための供給手段とを備え、 前記伝達手段に関連して設けられ、前記伝達手段により
    前記記憶手段に伝達されるデータグループが、先行する
    データグループから、後続するデータグループに確定的
    に変化したか否かを検出して、検出信号を出力するため
    の検出手段と、 前記検出信号に応答して、前記伝達手段によるデータの
    伝達を制御するための伝達制御信号を発生するための伝
    達制御手段とをさらに含む、インターフェース装置。
  3. 【請求項３】 前記伝達手段は、 前記分割手段の出力に入力が接続され、前記制御信号に
    応答して、前記制御信号の１周期以内に前記分割手段の
    出力を時間順次に選択して出力するための選択手段と、 前記記憶手段の前記互いに異なる記憶領域に対応して１
    つずつ設けられ、前記選択手段により時間順次に選択さ
    れて出力されるデータグループの対応する１つを受信し
    て、対応する前記互いに異なる記憶領域に伝達するため
    の複数個のデータグループ伝達手段と、 前記選択手段の出力と前記複数個のデータグループ伝達
    手段の入力とを接続するための伝送路と、 前記転送要求信号に応答して、前記複数個のデータグル
    ープ伝達手段を前記制御信号の一周期以内で所定の順序
    で時間順次に選択して、前記伝送路を介して伝達される
    前記データグループを受信させるための多重化伝達制御
    手段とを含む、請求項１に記載のインターフェース装
    置。
  4. 【請求項４】 前記選択手段の出力に関連して設けら
    れ、前記選択手段により出力されるデータグループが、
    先行するデータグループから、後続するデータグループ
    に確定的に変化したか否かを検出して、第１の検出信号
    を出力するための検出手段と、 前記検出信号と前記転送要求信号とに応答して、前記多
    重化伝達制御手段による受信を制御するための第１の伝
    達制御信号を前記多重化伝達制御手段に向けて出力する
    ための送信制御手段とをさらに含む、請求項３に記載の
    インターフェース装置。
  5. 【請求項５】 前記データグループ伝達手段の入力に関
    連して設けられ、前記データグループ伝達手段に入力さ
    れるデータグループが、先行するデータグループから、
    後続するデータグループに確定的に変化したか否かを検
    出して、第２の検出信号を出力するための第２の検出手
    段と、 前記第１の伝達制御信号と前記第２の検出信号とに応答
    して、前記多重化伝達制御手段による受信を制御するた
    めの第２の伝達制御信号を発生して前記多重化伝達制御
    手段に与えるための受信制御手段とをさらに含む、請求
    項４に記載のインターフェース装置。
  6. 【請求項６】 前記データグループ伝達手段の入力に関
    連して設けられ、前記データグループ伝達手段に入力さ
    れるデータグループが、先行するデータグループから、
    後続するデータグループに確定的に変化したか否かを検
    出して、検出信号を出力するための検出手段と、 前記転送要求信号と前記検出信号とに応答して、前記多
    重化伝達制御手段による受信を制御するための伝達制御
    信号を発生して前記多重化伝達制御手段に与えるための
    受信制御手段とをさらに含む、請求項３に記載のインタ
    ーフェース装置。
  7. 【請求項７】 前記記憶手段の出力に関連して設けら
    れ、前記記憶手段への前記データの伝達が正常に行なわ
    れているか否かを検出して動作検出信号を出力するため
    の手段と、 前記動作検出信号に応答して、前記インターフェース装
    置から前記第１のデータ処理手段への応答を制御するた
    めの応答制御手段とをさらに含む、請求項１ないし６の
    いずれかに記載のインターフェース装置。
  8. 【請求項８】 第１複数個のデータを同時に出力するこ
    とができるデータ処理手段からの外部へのデータ伝送
    を、前記データ処理手段が発する転送要求信号と、前記
    転送要求信号に応答して受信側の装置が発する応答信号
    とによって構成される制御信号によって制御されて行な
    うために、前記データ処理手段の出力部分に設けられる
    インターフェース装置であって、 前記制御信号に応答して、前記データ処理手段により同
    時に出力された前記第１複数個のデータを、前記応答信
    号の許可期間と非許可期間とにより切替えて、各々が第
    ２複数個のデータを有する複数のデータグループに分割
    するための分割手段と、 前記分割手段により分割された前記複数のデータグルー
    プを、前記転送要求信号の開始信号と終了信号とに応じ
    て選択して、外部に出力するための選択手段とを備え
    た、インターフェース装置。
  9. 【請求項９】 第１複数個のデータを同時に出力するこ
    とができるデータ処理手段からの外部へのデータ伝送
    を、前記データ処理手段が発する転送要求信号と、前記
    転送要求信号に応答して受信側の装置が発する応答信号
    とによって構成される制御信号によって制御されて行な
    うために、前記データ処理手段の出力部分に設けられる
    インターフェース装置であって、 前記制御信号に応答して、前記データ処理手段により同
    時に出力された前記第１複数個のデータを、各々が第２
    複数個のデータを有する複数のデータグループに分割す
    るための分割手段と、 前記分割手段により分割された前記複数のデータグルー
    プを、前記制御信号の１周期内に時間順次に選択して、
    外部に出力するための選択手段とを備え、 前記選択手段の出力に関連して設けられ、前記選択手段
    により出力されるデータグループが、先行するデータグ
    ループから、後続するデータグループに確定的に変化し
    たか否かを検出して、検出信号を出力するための検出手
    段と、 前記検出信号と前記転送要求信号とに応答して、前記受
    信側の装置との間のデータ伝送を制御するための伝達制
    御信号を前記受信側の装置に出力するための伝送制御手
    段とをさらに含む、インターフェース装置。
  10. 【請求項１０】 第１複数個のデータを同時に処理する
    ことができるデータ処理手段への送信側の装置からのデ
    ータ伝送を、前記送信側の装置が発する転送要求信号
    と、前記転送要求信号に応答して前記データ処理手段が
    発する応答信号とによって構成される制御信号によって
    制御されて行なうために、前記データ処理手段の入力部
    分に設けられるインターフェース装置であって、 前記データ処理手段が同時に処理すべき前記第１複数個
    のデータは、前記応答信号の許可期間と非許可期間とに
    より切替えられ、各々が第２複数個のデータを有する複
    数のデータグループに分割されて、前記制御信号の１周
    期内に時間順次に前記インターフェース装置に入力さ
    れ、 前記インターフェース装置は、 前記データ処理手段に供給すべき前記第１複数個のデー
    タを一時的に記憶するための記憶手段と、 前記分割して入力された前記複数のデータグループを、
    前記転送要求信号の開始信号と終了信号とに応じて、前
    記記憶手段の互いに異なる記憶領域に伝達するための伝
    達手段と、 前記記憶手段により記憶されたデータを、前記制御信号
    の１周期毎に一括して前記データ処理手段に供給するた
    めの供給手段とを備えた、インターフェース装置。
  11. 【請求項１１】 前記伝達手段は、 前記記憶手段の前記互いに異なる記憶領域に対応して１
    つずつ設けられ、時間順次に入力されるデータグループ
    の対応する１つを受信して、対応する前記互いに異なる
    記憶領域に伝達するための複数個のデータグループ伝達
    手段と、 前記転送要求信号に基づいて、前記複数個のデータグル
    ープ伝達手段を前記制御信号の１周期以内で所定の順序
    で時間順次に選択して、前記入力されるデータグループ
    を受信させるための多重化伝達制御手段とを含む、請求
    項１０に記載のインターフェース装置。
  12. 【請求項１２】 前記データグループ伝達手段の入力に
    関連して設けられ、前記データグループ伝達手段に入力
    されるデータグループが、先行するデータグループか
    ら、後続するデータグループに確定的に変化したか否か
    を検出して、検出信号を出力するための検出手段と、 前記制御信号と前記検出信号とに応答して、前記多重化
    伝達制御手段による受信を制御するための伝達制御信号
    を発生して前記多重化伝達制御手段に与えるための受信
    制御手段とをさらに含む、請求項１１に記載のインター
    フェース装置。
  13. 【請求項１３】 前記記憶手段の出力に関連して設けら
    れ、前記記憶手段への前記データの伝達が正常に行なわ
    れているか否かを検出して動作検出信号を出力するため
    の手段と、 前記動作検出信号に応答して、前記送信側の装置と前記
    インターフェース装置との間のデータ伝送を制御するた
    めの伝送制御手段とをさらに含む、請求項１０ないし１
    ２のいずれかに記載のインターフェース装置。
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