JPS62191961A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62191961A JPS62191961A JP3442786A JP3442786A JPS62191961A JP S62191961 A JPS62191961 A JP S62191961A JP 3442786 A JP3442786 A JP 3442786A JP 3442786 A JP3442786 A JP 3442786A JP S62191961 A JPS62191961 A JP S62191961A
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- JP
- Japan
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- cpu
- speed
- memory
- control
- clock
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 33
- 230000010365 information processing Effects 0.000 claims description 2
- 238000004260 weight control Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000747 poly(lactic acid) Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＣＰＵに接続されるメモリやＩｌｏの速度
に応じて、メモリやＩｌｏへのアクセス速度を最適化で
きる情報処理装置に関するものである。
に応じて、メモリやＩｌｏへのアクセス速度を最適化で
きる情報処理装置に関するものである。
［従来の技術］
一般に、ＣＰＵの処理速度を変えるには、ＣＰＵに接続
される装置の側に、ＣＰＵのウェイトステートをコント
ロールする回路が設けられている。
される装置の側に、ＣＰＵのウェイトステートをコント
ロールする回路が設けられている。
［発明が解決しようとする問題点］
この方法では、メモリやＩｌｏの速度が異なると、その
速度に応じたウェイト数を発生させるように、回路を変
更しなければならない。
速度に応じたウェイト数を発生させるように、回路を変
更しなければならない。
従って、速度の異なるメモリを混在させて使用する場合
、メモリへのアクセススピードは、最も速度の遅いメモ
リに合わせたものにしなければならず、また、速度の異
なるＩｌｏを混在させる場合も、前記メモリの場合と同
様、最も速度の遅いＩｌｏに合わせるか、或いは、個々
のＩ１０毎にウェイトステート発生回路を設けるかしな
ければならず、コンピュータ全体の処理速度を押し下げ
る原因となっている。
、メモリへのアクセススピードは、最も速度の遅いメモ
リに合わせたものにしなければならず、また、速度の異
なるＩｌｏを混在させる場合も、前記メモリの場合と同
様、最も速度の遅いＩｌｏに合わせるか、或いは、個々
のＩ１０毎にウェイトステート発生回路を設けるかしな
ければならず、コンピュータ全体の処理速度を押し下げ
る原因となっている。
そこで本発明は、速度の異なるメモリやＩｌｏが、夫々
異なったアドレス領域に配置されている限り、その速度
に応じたウェイトステートを自動的に発生するようにし
、コンピュータ全体の処理速度を最適化して、前記のか
かる不呉合を解消したものである。
異なったアドレス領域に配置されている限り、その速度
に応じたウェイトステートを自動的に発生するようにし
、コンピュータ全体の処理速度を最適化して、前記のか
かる不呉合を解消したものである。
〔問題点を解決するための手段コ
本発明は、中央処理装置と、入出力ボートと、メモリと
、該入出力ボート及びメモリのアドレス領域に応じた挿
入ウェイトステート数を指示する手段と、該手段からの
指示により、前記中央処理装置が前記入出力ボート及び
メモリをアクセスする際に、ウェイトステート数を制御
する手段とから構成されることを特徴とする。
、該入出力ボート及びメモリのアドレス領域に応じた挿
入ウェイトステート数を指示する手段と、該手段からの
指示により、前記中央処理装置が前記入出力ボート及び
メモリをアクセスする際に、ウェイトステート数を制御
する手段とから構成されることを特徴とする。
［実施例コ
第１図は本発明の概略を示したものである。１はＣＰＵ
、２はメモリ、３はＩｌｏ、４は制御装置、５はアドレ
スバス、６はデータバス、７はコントロールバス、８は
メモリ制御線、９は丁１０制御線、１０はＣＰ Ｕのウ
ェイト数制御線、１１はＣＰＵのクロックスピード制御
線、１２はクロック発生装置、１３はＣＰＵへのクロッ
ク供給線である。
、２はメモリ、３はＩｌｏ、４は制御装置、５はアドレ
スバス、６はデータバス、７はコントロールバス、８は
メモリ制御線、９は丁１０制御線、１０はＣＰ Ｕのウ
ェイト数制御線、１１はＣＰＵのクロックスピード制御
線、１２はクロック発生装置、１３はＣＰＵへのクロッ
ク供給線である。
２のメモリと３のＩｌｏは、１のＣＰｔＪの論Ｙ里アド
レス空間上に配置され、アドレスバス５とコントロール
信号７をデコードする制御装置４により、古き込みと読
み出しが制御される。
レス空間上に配置され、アドレスバス５とコントロール
信号７をデコードする制御装置４により、古き込みと読
み出しが制御される。
また、４の制御装置は、メモリ２と■１０３の速度に応
じたウェイト数とクロックスピードの情報を１呆持して
おり、１のＣＰＵがメモリ２と■１０３をアクセスする
度に、制御線１０を使ってＣＰＵＩのウェイト数を、制
御線１１を使ってクロックスピードを調節している。
じたウェイト数とクロックスピードの情報を１呆持して
おり、１のＣＰＵがメモリ２と■１０３をアクセスする
度に、制御線１０を使ってＣＰＵＩのウェイト数を、制
御線１１を使ってクロックスピードを調節している。
第２図は本発明の一つの実施例を示したものである。１
４はＣＰＵ、１５はメモリ、１６はＩｌｏ、１７は区分
されたアドレス領域毎に発生すべきウェイト数とクロッ
クスピードの情報を蓄えるレジスタと、アドレスを比較
するコンパレータとを備えた、ＣＰＵの速度を制御する
装置、１８は、アドレスとコントロール信号をデコード
し、メモＩＪ１５とｌ１０１６、及び制御装置１７の書
き込み／読み出しを制御する装置、２０はコントロール
バス、２１はアドレスバス、２２はデータバス、２３．
２４．２５は書き込み／読み出しを制御する線、２６は
ＣＰ Ｕのウェイト数を制御する線、２７はＣＰＵのク
ロックスピードを制御する線、１つはクロック発生装置
、２８はＣＰＵへのクロック供給線である。
４はＣＰＵ、１５はメモリ、１６はＩｌｏ、１７は区分
されたアドレス領域毎に発生すべきウェイト数とクロッ
クスピードの情報を蓄えるレジスタと、アドレスを比較
するコンパレータとを備えた、ＣＰＵの速度を制御する
装置、１８は、アドレスとコントロール信号をデコード
し、メモＩＪ１５とｌ１０１６、及び制御装置１７の書
き込み／読み出しを制御する装置、２０はコントロール
バス、２１はアドレスバス、２２はデータバス、２３．
２４．２５は書き込み／読み出しを制御する線、２６は
ＣＰ Ｕのウェイト数を制御する線、２７はＣＰＵのク
ロックスピードを制御する線、１つはクロック発生装置
、２８はＣＰＵへのクロック供給線である。
ここで、ＣＰＵ１４が１７の制御装置に、区分されたア
ドレス毎にウェイト数とクロックスピードの情報を書き
込むと、１５のメモリや１６のＩｌｏがＣＰＵからアク
セスされた時、夫々の装置に配置されたアドレスに対応
した実行速度になるように１７の制御装置がＣＰＵ１４
の実行速度を制御する。
ドレス毎にウェイト数とクロックスピードの情報を書き
込むと、１５のメモリや１６のＩｌｏがＣＰＵからアク
セスされた時、夫々の装置に配置されたアドレスに対応
した実行速度になるように１７の制御装置がＣＰＵ１４
の実行速度を制御する。
第３図、第４図、第５図は別の実施例を示したものであ
る。
る。
第３図において、３０はＣＰＵ、３１はメモリ、３２は
Ｉｌｏ、３３はＦＲＯＭ （プログラマブルＲＯＭ）
、３４は、ＣＰＵのウェイト数とクロックスピードを制
す１１する装置、３５はアドレスデコーダ、３６はクロ
ック発生装置、３７はアドレスバス、３８はデータバス
、３９はコントロールバス、・１０．４１．４６は読み
出し／書き込み制御線、４２はＣＰＵのウェイト数制御
線、４３はクロックスピード供給線、４４はＣＰＵへの
クロック供給線、４５はＰＲＯＭ３３のデータバスであ
る。
Ｉｌｏ、３３はＦＲＯＭ （プログラマブルＲＯＭ）
、３４は、ＣＰＵのウェイト数とクロックスピードを制
す１１する装置、３５はアドレスデコーダ、３６はクロ
ック発生装置、３７はアドレスバス、３８はデータバス
、３９はコントロールバス、・１０．４１．４６は読み
出し／書き込み制御線、４２はＣＰＵのウェイト数制御
線、４３はクロックスピード供給線、４４はＣＰＵへの
クロック供給線、４５はＰＲＯＭ３３のデータバスであ
る。
３３のＰＲＯＭには、区分されたアドレス毎に対応する
、ウェイト数及びクロックスピードの情報が蓄えられて
おり、アクセスされるアドレス領域に対応したデータパ
ターンが、データバス４５に出力され、３４はそのパタ
ーンをデコードして、ＣＰＵの実行速度を制御する。
、ウェイト数及びクロックスピードの情報が蓄えられて
おり、アクセスされるアドレス領域に対応したデータパ
ターンが、データバス４５に出力され、３４はそのパタ
ーンをデコードして、ＣＰＵの実行速度を制御する。
第４図において、５０はＣＰＵ、５１はメモリ、５２は
Ｉｌｏ、５３は書き変え可能なメモリ（以下ＲＡＭと略
す）、５４は、ｃｐｕのウェイト数とクロックスピード
を制御する装置、５５は１ビットのフリップフロップを
含んだアドレスデコーダ、５６はクロック発生装置、５
７はアドレスバス、５８はデータバス、５９はコントロ
ールバス、６０．６１．６６は読み出し／書き込み制御
線、６２はＣＰＵのウェイＩ・数制御線、６３はクロッ
クスピード制御線、６４はＣＰＵへのクロック供給線、
６５はＲＡＭ５３のデータバスである。
Ｉｌｏ、５３は書き変え可能なメモリ（以下ＲＡＭと略
す）、５４は、ｃｐｕのウェイト数とクロックスピード
を制御する装置、５５は１ビットのフリップフロップを
含んだアドレスデコーダ、５６はクロック発生装置、５
７はアドレスバス、５８はデータバス、５９はコントロ
ールバス、６０．６１．６６は読み出し／書き込み制御
線、６２はＣＰＵのウェイＩ・数制御線、６３はクロッ
クスピード制御線、６４はＣＰＵへのクロック供給線、
６５はＲＡＭ５３のデータバスである。
５３のＲＡＭには、区分されたアドレス毎に対応する、
ＣＰＵのウェイト数とクロックスピードの情報が蓄えら
れるが、これは、５５内のフリップフラップがリセット
されている時にのみ、プログラムによって書き込まれ、
フリップフロップがセットされる。その後は、ＲＡＭ５
３は第３図のＦＲＯＭ３３と同等の機能を持つ。
ＣＰＵのウェイト数とクロックスピードの情報が蓄えら
れるが、これは、５５内のフリップフラップがリセット
されている時にのみ、プログラムによって書き込まれ、
フリップフロップがセットされる。その後は、ＲＡＭ５
３は第３図のＦＲＯＭ３３と同等の機能を持つ。
第５図において、７０はＣＰＵ、７１はメモリ、７２は
Ｉｌｏ、７３はプログラマブルロジックアレイ（ＰＬＡ
） 、７４はクロック発生装置、７５はアドレスバス、
７６はデータバス、７７はコントロールバス、７８．７
９は読み出し／書き込み制御線、８０はＣＰＵのクロッ
ク制御線、８１はＣＰＵのウェイト数制御線、８２はＣ
ＰＵへのクロック供給線である。
Ｉｌｏ、７３はプログラマブルロジックアレイ（ＰＬＡ
） 、７４はクロック発生装置、７５はアドレスバス、
７６はデータバス、７７はコントロールバス、７８．７
９は読み出し／書き込み制御線、８０はＣＰＵのクロッ
ク制御線、８１はＣＰＵのウェイト数制御線、８２はＣ
ＰＵへのクロック供給線である。
７３のＰＬＡは、゛区分されたアドレス毎に対応した、
ＣＰＵのウェイト数とクロックスピードを制御する回路
を電気的に焼き込んであり、アクセスされたアドレス毎
に最適なＣＰＵの実行速度を選択する。
ＣＰＵのウェイト数とクロックスピードを制御する回路
を電気的に焼き込んであり、アクセスされたアドレス毎
に最適なＣＰＵの実行速度を選択する。
［発明の効果］
以上のように、ＣＰＵに接続されたデバイス（メモリや
ｌ１０）の速度に応じて、ＣＰＵの速度をａＪＪ的に変
えていけば、コンピュータ全体の処理速度（スループッ
ト）が大幅に上昇し、かつ、メモリやＩｌｏの速度に注
意を払って、速度の異なるデバイス毎に、ウェイトコン
トロール回路を設計しなくとも良いようになる。
ｌ１０）の速度に応じて、ＣＰＵの速度をａＪＪ的に変
えていけば、コンピュータ全体の処理速度（スループッ
ト）が大幅に上昇し、かつ、メモリやＩｌｏの速度に注
意を払って、速度の異なるデバイス毎に、ウェイトコン
トロール回路を設計しなくとも良いようになる。
第１図は、本発明の概念を示す説明図。第２図、第３図
、第４図、第５図は、第１図の制御装置４を夫々、ディ
スクリートなロジック回路、ＦＲＯＭ、ＲＡＭとフリッ
プフロップ、ＰＬＡで構成した実施例を示すブロック図
。 １．１４，３０，５０．７０ ・・・・・ＣＰＵ ２．１５，３１，５１．７１ ・・・・・メモリ ３．１６，３２，５２．７２ ・・・・・ｌ１０ ４．１７，３４，５４，７３ ・・・・・ＣＰＵの実行速度制御装置。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最上 務（他−基 箱１図 第２図 第４図
、第４図、第５図は、第１図の制御装置４を夫々、ディ
スクリートなロジック回路、ＦＲＯＭ、ＲＡＭとフリッ
プフロップ、ＰＬＡで構成した実施例を示すブロック図
。 １．１４，３０，５０．７０ ・・・・・ＣＰＵ ２．１５，３１，５１．７１ ・・・・・メモリ ３．１６，３２，５２．７２ ・・・・・ｌ１０ ４．１７，３４，５４，７３ ・・・・・ＣＰＵの実行速度制御装置。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最上 務（他−基 箱１図 第２図 第４図
Claims (1)
- 中央処理装置と、入出力ポートと、メモリと、該入出力
ポート及びメモリのアドレス領域に応じた挿入ウェイト
ステート数を指示する手段と、該手段からの指示により
、前記中央処理装置が前記入出力ポート及びメモリをア
クセスする際に、ウェイトステート数を制御する手段と
から構成されることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442786A JPS62191961A (ja) | 1986-02-19 | 1986-02-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442786A JPS62191961A (ja) | 1986-02-19 | 1986-02-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191961A true JPS62191961A (ja) | 1987-08-22 |
Family
ID=12413912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3442786A Pending JPS62191961A (ja) | 1986-02-19 | 1986-02-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108142A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | プロセッサアクセスウェイト制御回路 |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
-
1986
- 1986-02-19 JP JP3442786A patent/JPS62191961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108142A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | プロセッサアクセスウェイト制御回路 |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
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