JPH07302255A

JPH07302255A - 半導体集積回路装置およびそのエミュレーション用プロセッサならびにエミュレータ

Info

Publication number: JPH07302255A
Application number: JP6096039A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-10
Filing date: 1994-05-10
Publication date: 1995-11-14
Anticipated expiration: 2021-11-01
Also published as: JP3839068B2

Abstract

(57)【要約】【目的】多数の割込によるデータ転送および使用者毎
の固有の処理を可能とし、かつ処理効率が向上できる半
導体集積回路装置、さらにこの半導体集積回路装置のデ
バック効率の向上が可能なエミュレータを提供する。【構成】シングルチップマイクロコンピュータであっ
て、ＣＰＵ１／２、ＲＯＭ１／２、ＲＡＭ１／２、ＲＡ
ＭＰ、タイマ、パルス出力回路、ＳＣＩ、Ａ／Ｄ変換
器、ＩＯＰ０〜ＩＯＰ１１、割込コントローラ、バスコ
ントローラ、クロック発振器の機能ブロックから構成さ
れ、これらの機能ブロックは、ＣＰＵ１，ＲＯＭ１およ
びＲＡＭ１がＩＡＢ１，ＩＤＢ１、ＣＰＵ２，ＲＯＭ２
およびＲＡＭ２がＩＡＢ２，ＩＤＢ２、ＲＡＭＰがＰＡ
Ｂ，ＰＤＢに接続され、このＩＡＢ１，ＩＡＢ２および
ＰＡＢと、ＩＤＢ１，ＩＤＢ２およびＰＤＢとの独立し
たインタフェースによってＣＰＵ１とＣＰＵ２が並列に
動作可能となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、たとえばシングルチップマイクロコンピュータに
おける多数の割込によるデータ転送および使用者毎の固
有の処理を可能とし、かつ処理効率を向上させることが
でき、さらにこのシングルチップマイクロコンピュータ
のデバック効率の向上が可能な半導体集積回路装置およ
びそのエミュレーション用プロセッサならびにエミュレ
ータに適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、シングルチップマイクロコン
ピュータは、昭和５９年１１月３０日、オーム社発行の
『ＬＳＩハンドブック』Ｐ５４０およびＰ５４１に記載
されるように、中央処理装置（ＣＰＵ）を中心にしてプ
ログラム保持用のＲＯＭ（リードオンリメモリ）、デー
タ保持用のＲＡＭ（ランダムアクセスメモリ）、および
データの入出力を行うための入出力回路などの機能ブロ
ックが一つの半導体基板上に形成されてなる。

【０００３】このようなシングルチップマイクロコンピ
ュータに、ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）を内蔵し、ＣＰＵとは独立にデータ転送を内蔵
したものに、平成５年３月、（株）日立製作所発行『Ｈ
８／３００３ハードウェアマニュアル』または特願平
４−１３７９５４号がある。このＤＭＡＣは、割込要求
によって起動でき、リピートモード、ブロック転送モー
ドなどを行うことができ、ステッピングモータの制御や
プリンタの印字データ制御に好適である。たとえば、最
大８チャネルの転送を行うことができる。

【０００４】また、ＤＭＡＣの転送はＣＰＵと独立して
いるために、データ転送に必要なサイクル数のみＣＰＵ
を停止するのみでよく、ＣＰＵは実行中の処理を継続で
きる。たとえば、バイトデータの転送、転送元・転送先
アドレスをインクリメントする場合、前記の例では、デ
ッドサイクル１ステートを含めてデータ転送６ステート
である。

【０００５】

【発明が解決しようとする課題】ところが、前記のよう
なＤＭＡＣにおいては、転送元アドレス、転送先アドレ
ス、転送カウンタ、制御レジスタを各チャネルに持つた
めに、多数のチャネルのデータ転送を行おうとすれば、
前記レジスタを多数組み設けねばならず、ＤＭＡＣの、
ひいては半導体集積回路装置全体の論理的・物理的規模
を増大させてしまう。さらに、規模の増大は製造費用を
増大させてしまう。すなわち、割込要因の全て、あるい
は大多数のデータ転送を行うことは困難である。

【０００６】一方、このようなレジスタを、記憶密度が
高い汎用のＲＡＭ上に配置し、論理的・物理的規模の増
大を防いだデータ転送装置、いわゆるデータトランスフ
ァコントローラ（ＤＴＣ）を内蔵したものに、昭和６３
年１２月、（株）日立製作所発行『Ｈ８／５３２ハー
ドウェアマニュアル』などがある。このＤＴＣでは、実
質的に全ての割込要因によってデータ転送を行うことが
できる。

【０００７】しかしながら、転送情報を保持するレジス
タを汎用のＲＡＭ上に配置したために、データ転送に先
だって、このレジスタをＤＴＣに読み込み、この読み込
んだ内容に従ってデータ転送を行い、さらにデータ転送
によって更新されたレジスタ情報をＲＡＭに退避する必
要がある。この期間はＣＰＵを停止しなければならず、
データ転送に比較して、大きな時間をレジスタの読み込
み・退避に費やしてしまう。

【０００８】このため、シングルチップマイクロコンピ
ュータまたは半導体集積回路装置全体の処理効率を低下
させてしまう。たとえば、バイトデータの転送、転送元
・転送先アドレスをインクリメントする場合、前記の例
では、データ転送５ステートに対してレジスタの読み込
み・退避に３０ステートを要し、合計３５ステートの期
間ＣＰＵは停止することになる。

【０００９】また、ＤＭＡＣあるいはＤＴＣの動作の制
御は、制御レジスタの制御ビットの内容によって指定さ
れるものであり、転送モードや起動要因を選択できるの
みである。この制御ビットのビット数を増やせば、転送
データの加算（チェックサム）や、パリティ計算などを
行うことも可能であるが、使用者毎に固有の処理を行わ
せることは困難である。また、多様な処理を実現しよう
とすれば、これを制御する回路の論理的・物理的規模が
増加してしまう。

【００１０】当然、ＣＰＵを利用して、データ転送に付
随する使用者毎の固有の処理を行うことができる。たと
えば、割込が発生したときに、主たる処理を中断して所
望の処理を行うものである。しかしながら、ＣＰＵが行
うべき主たる処理を中断しなければならなくなってしま
い、またＣＰＵの内部状態の退避・復帰を行わなければ
ならないために、オーバヘッドが発生し、シングルチッ
プマイクロコンピュータ全体の処理性能を向上すること
ができなくなってしまう。

【００１１】そこで、本発明の目的は、多数の割込によ
るデータ転送および使用者毎の固有の処理を可能とし、
かつ処理効率を向上させることができるシングルチップ
マイクロコンピュータまたは半導体集積回路装置を提供
することにある。

【００１２】さらに、このシングルチップマイクロコン
ピュータのデバック効率を向上させることができる半導
体集積回路装置のエミュレーション用プロセッサならび
にエミュレータを提供するものである。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、本発明の半導体集積回路装置
は、第２のデータ処理装置を設け、第１のデータ処理装
置の使用する第１のバスと第２のデータ処理装置の使用
する第２のバスを分離可能とし、第１のデータ処理装置
のバス使用と第２のデータ処理装置のバス使用を同時に
行うことを可能とし、さらに第１のデータ処理装置と第
２のデータ処理装置のそれぞれの動作に必要な機能ブロ
ックまたはモジュールをそれぞれの第１または第２のバ
スによって接続し、特に第１のデータ処理装置と第２の
データ処理装置が実行すべきプログラムを格納可能な第
１の読み出し可能な記憶手段と第２の読み出し可能な記
憶手段を設け、第１のデータ処理装置が第１の読み出し
可能な記憶手段から、第２のデータ処理装置が第２の読
み出し可能な記憶手段からプログラムを読み出して動作
するようにしたものである。

【００１６】また、第１、第２のデータ処理装置と、こ
れらに共通の読み出し可能な記憶手段をバスによって相
互に接続し、第１のデータ処理装置は、単位時間に実行
可能な命令より大きい量の命令をバスを使用して記憶手
段から読み出し、連続的にバスを使用して記憶手段を読
み出すことなく、第１のデータ処理装置の命令実行速度
の低下を最小限として第２のデータ処理装置が命令を記
憶手段から読み出すようにしたものである。

【００１７】この場合に、割込要因のうち、第１の要因
は第１のデータ処理装置に、第２の要因は第２のデータ
処理装置に要求可能にするものであり、第１のデータ処
理装置のアドレス空間は第２のデータ処理装置のアドレ
ス空間を包含するようにするとよく、また入出力手段は
第１のデータ処理装置と第２のデータ処理装置からリー
ド／ライト可能とし、２つのデータ処理装置の動作を調
停する機能を設けるようにしたものである。

【００１８】また、この半導体集積回路装置を評価する
ためのエミュレーション用プロセッサは、第１、第２の
データ処理装置が排他的に動作するバスをいずれのデー
タ処理装置が使用しているかを示す信号を出力し、第
１、第２のデータ処理装置を停止するための第１、第２
のブレーク割込入力端子を有するものである。

【００１９】さらに、このプロセッサを搭載したエミュ
レータは、第１、第２のデータ処理装置の動作情報を同
時に記憶手段に蓄積するか、一方のデータ処理装置の動
作情報を選択的に記憶手段に蓄積するかをシステム開発
装置からの指定に基づいて選択する手段を有したり、ま
たは第１、第２のデータ処理装置にブレーク割込を要求
する条件をシステム開発装置からの指定に基づいて独立
に設定する手段を有するものである。

【００２０】

【作用】前記した半導体集積回路装置によれば、２つの
データ処理装置に並立したバスによって独立した２つの
読み出し可能な記憶手段に格納した命令のリード可能に
したり、バスの幅を拡張してデータ処理装置が単位時間
に実行可能な命令数以上の命令をリード可能にしたり、
２つのデータ処理装置を並立的に動作可能な命令を供給
する機能を内蔵することにより、複数の記憶手段を同時
に選択可能とし、複数の記憶手段の同時書込みまたは同
時読み出しを行うことによって割込によるデータ処理の
チャネル数の制約をなくし、さらにデータ処理内容を任
意とすることができる。

【００２１】また、第１、第２のデータ処理装置が同時
に動作することにより、シングルチップマイクロコンピ
ュータまたは半導体集積回路装置の処理速度を向上する
ことができる。

【００２２】さらに、エミュレーション用プロセッサ、
およびこれを搭載したエミュレータによれば、第１のブ
レーク割込によって第１のデータ処理装置を停止し、ま
た第２のブレーク割込によって第２のデータ処理装置を
停止でき、このように２つのデータ処理装置を独立に停
止する割込を有することにより、デバック効率を向上す
ることができる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】（実施例１）図１は本発明の一実施例であ
るシングルチップマイクロコンピュータを示すブロック
図、図２は本実施例のシングルチップマイクロコンピュ
ータにおける全体のアドレスマップの説明図、図３はシ
ングルチップマイクロコンピュータのバスの接続状態の
ブロック図、図４は割込コントローラの概略ブロック
図、図５は割込要求ビットおよび割込許可回路の概略ブ
ロック図、図６はバスの動作タイミング図、図７は低消
費電力状態制御回路の概略ブロック図、図８は入出力ポ
ートを制御するレジスタ構成の説明図、図９は入出力ポ
ートの概略ブロック図、図１０はＰＲＯＭのアドレスマ
ップ、図１１はＰＲＯＭモードの主要部のブロック図、
図１２はテストモードの主要部のブロック図、図１３は
エミュレーション用プロセッサの概略ブロック図、図１
４はエミュレータの概略ブロック図、図１５は本実施例
におけるシングルチップマイクロコンピュータの変形例
を示すブロック図である。

【００２５】まず、図１により本実施例のシングルチッ
プマイクロコンピュータの構成を説明する。

【００２６】本実施例のシングルチップマイクロコンピ
ュータは、中央処理装置（ＣＰＵ１：第１のデータ処理
装置、ＣＰＵ２：第２のデータ処理装置）、リードオン
リメモリ（ＲＯＭ１：第１の読み出し可能な記憶手段、
ＲＯＭ２：第２の読み出し可能な記憶手段）、ランダム
アクセスメモリ（ＲＡＭ１、ＲＡＭ２、ＲＡＭＰ）、タ
イマ、パルス出力回路、シリアルコミュニケーションイ
ンタフェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／Ｄ）、入
出力ポート（ＩＯＰ０〜ＩＯＰ１１：データ入出力手
段）、割込コントローラ（割込制御手段）、バスコント
ローラ（バス制御手段）、クロック発振器の機能ブロッ
ク（またはモジュール）から構成され、一つの半導体基
板上に形成されている。

【００２７】これらの機能ブロックは、内部バスによっ
て相互に接続される。内部バスはアドレスバス、データ
バスの他、リード信号、ライト信号を含み、さらにバス
サイズ信号あるいはシステムクロックを含んでもよい。
この内部アドレスバスには、ＩＡＢ１（第１のバス）、
ＩＡＢ２（第２のバス）、ＰＡＢ（第３のバス）が存在
し、また内部データバスにはＩＤＢ１（第１のバス）、
ＩＤＢ２（第２のバス）、ＰＤＢ（第３のバス）が存在
する。この内部データバスＩＤＢ１、ＩＤＢ２、ＰＤＢ
は１６ビット構成である。また、ＣＰＵ１、ＣＰＵ２の
命令は１６ビット単位としている。

【００２８】なお、ＣＰＵ１、ＲＯＭ１、ＲＡＭ１はＩ
ＡＢ１、ＩＤＢ１に接続され、ＣＰＵ２、ＲＯＭ２、Ｒ
ＡＭ２はＩＡＢ２、ＩＤＢ２に接続されている点で相違
される。また、ＲＡＭＰはＰＡＢ、ＰＤＢに接続され
る。このＩＡＢ１、ＩＡＢ２、ＰＡＢはバスコントロー
ラでインタフェースされ、同様にＩＤＢ１、ＩＤＢ２、
ＰＤＢはバスコントローラでインタフェースされる。

【００２９】また、ＰＡＢ、ＰＤＢはバスコントロー
ラ、ＲＡＭＰ、タイマ、パルス出力回路、ＳＣＩ、Ａ／
Ｄ変換器、割込コントローラ、ＩＯＰ０〜１１に接続さ
れる。ＣＰＵ１、ＣＰＵ２のいずれか一方がＰＡＢ、Ｐ
ＤＢを使用して、これらをリード／ライトできる。割込
コントローラは、タイマ、ＳＣＩ、入出力ポートの出力
する割込信号を入力し、ＣＰＵ１またはＣＰＵ２に割込
要求信号とベクタ番号を出力する。

【００３０】入出力ポートは、外部バス信号、入出力回
路の入出力信号と兼用とされている。ＩＯＰ０〜３はア
ドレスバス出力、ＩＯＰ４、５はデータバス入出力、Ｉ
ＯＰ６はバス制御信号入出力信号と兼用されている。外
部アドレス、外部データは、それぞれこれらの入出力ポ
ートに含まれるバッファ回路を介してＩＡＢ１、ＩＤＢ
１と接続されている。ＰＡＢ、ＰＤＢは入出力ポートの
レジスタをリード／ライトするために使用し、外部バス
とは直接の関係はない。

【００３１】このバス制御信号出力は、アドレスストロ
ーブ、ハイ／ロウデータストローブ、リードストロー
ブ、ライトストローブ、バスアクノリッジ信号などがあ
り、またバス制御入力信号にはウェイト信号、バスリク
エスト信号などがある。これらの入出力信号は図示はさ
れない。外部バス拡張を行うことは、動作モードなどで
選択され、これらの入出力ポートの機能も選択される。

【００３２】また、ＩＯＰ７はタイマ入出力、ＩＯＰ８
はパルス出力、ＩＯＰ９はＳＣＩ入出力、ＩＯＰ１０は
アナログ入力、ＩＯＰ１１は外部割込要求（ＩＲＱ）入
力と兼用されている。なお、タイマ、ＳＣＩ、Ａ／Ｄ変
換器とＩＯＰ７、ＩＯＰ９、ＩＯＰ１０との入出力信号
は図示はされない。

【００３３】そのほか、電源端子Ｖｃｃ、Ｖｓｓ、アナ
ログ電源端子ＡＶｃｃ、ＡＶｓｓ、リセット入力ＲＥ
Ｓ、スタンバイ入力ＳＴＢＹ、割込入力ＮＭＩ、クロッ
ク入力ＥＸＴＡＬ、ＸＴＡＬ、動作モード入力ＭＤ０、
ＭＤ１、ＭＤ２などの入力端子がある。

【００３４】パルス出力回路は、タイマから与えられる
トリガ信号に従って、図示はされないレジスタ（ＮＤ
Ｒ）に保持した内容をＩＯＰ８と兼用の端子から出力す
る。

【００３５】次に、図２によりシングルチップマイクロ
コンピュータのアドレスマップを説明する。

【００３６】たとえば、ＣＰＵ１は４Ｇバイトのアドレ
ス空間、ＣＰＵ２は６４ｋバイトのアドレス空間を持
つ。また、ＲＯＭ１、ＲＡＭ１はＣＰＵ１のアドレス空
間上にのみ、ＲＯＭ２、ＲＡＭ２はＣＰＵ２のアドレス
空間上にのみ存在する。斜線部で示されるＲＡＭＰ、お
よびタイマ、パルス出力回路、ＳＣＩ、Ａ／Ｄ変換器、
ＩＯＰ０〜１１、割込コントローラの各機能ブロックの
アドレス、すなわち内部レジスタは、１つの物理的アド
レスに対し、それぞれのＣＰＵのアドレス空間上で固有
の論理的アドレスを有する。

【００３７】このアドレスは、それぞれアドレスで対応
付けられており、具体的にはＣＰＵ２のアドレスの上位
にＨ’ＦＦＦＦを付加したアドレスがＣＰＵ１のアドレ
スになる。たとえば、ＲＡＭＰの先頭アドレスはＣＰＵ
１ではＨ’ＦＦＦＦＦＢ８０、ＣＰＵ２ではＨ’ＦＢ８
０である。

【００３８】すなわち、ＣＰＵ１はＲＯＭ１、ＲＡＭ
１、ＲＡＭＰ、内部レジスタをリード／ライトでき、Ｃ
ＰＵ２はＲＯＭ２、ＲＡＭ２、ＲＡＭＰ、内部レジスタ
をリード／ライトできる。

【００３９】次に、図３により、このシングルチップマ
イクロコンピュータのアドレスバス、データバスの接続
状態を説明する。

【００４０】図３において、Ｉ／Ｏには図１のタイマ、
パルス出力回路、ＳＣＩ、Ａ／Ｄ変換器、ＩＯＰ０〜１
１、割込コントローラの各機能ブロックを含む。クロッ
ク発振器はバスと接続されていないので省略する。

【００４１】アドレスバス、データバスとして、ＣＰＵ
１、ＲＯＭ１、ＲＡＭ１、外部を接続するＩＡＢ１、ま
たＣＰＵ２、ＲＯＭ２、ＲＡＭ２を接続するＩＡＢ２、
さらにＲＡＭＰ、Ｉ／Ｏを接続するＰＡＢがある。この
ようなアドレスバス、データバスはバスコントローラ
（ＢＳＣ）でインタフェースされている。

【００４２】たとえば、ＣＰＵ１がＲＯＭ１からプログ
ラムをリードする場合、またはＲＡＭ１とのデータのリ
ード／ライトする場合、ＩＡＢ１、ＩＤＢ１を使用して
動作が行われる。このＣＰＵ１はＰＡＢ、ＰＤＢを使用
しない。

【００４３】一方、ＣＰＵ２がＲＯＭ２からプログラム
をリードする場合、またはＲＡＭ２とのデータのリード
／ライトする場合、ＩＡＢ２、ＩＤＢ２を使用して動作
が行われる。このＣＰＵ２はＰＡＢ、ＰＤＢを使用しな
い。このとき、ＣＰＵ１とＣＰＵ２は互いに独立したバ
スを用いて動作し、並列に動作することができる。

【００４４】また、ＣＰＵ１とＣＰＵ２のいずれか一方
が、ＲＡＭＰまたはＩ／Ｏとのデータのリード／ライト
を行う場合、バス権調停が行われる。この場合に、ＣＰ
Ｕ２によるバス権要求がＣＰＵ１によるバス権要求より
優先される。このバス権調停は、ＩＡＢ１／ＩＡＢ２に
示されるアドレスとＣＰＵ１／２が出力するコマンド信
号によって、バスコントローラが行う。コマンド信号に
はリード要求、ライト要求、サイズ信号等を含む。

【００４５】一方がＲＡＭＰまたはＩ／Ｏとのデータの
リード／ライト中に、他方がＲＡＭＰまたはＩ／Ｏとの
データのリード／ライトを行おうとすると、後者は前者
のリード／ライトが終了するまで、バスコントローラか
ら待機信号を与えられ、待機状態とされる。たとえば、
ＣＰＵ２がＲＡＭＰまたはＩ／Ｏとのデータのリード／
ライトを行っている間、ＣＰＵ１はＲＯＭ１、ＲＡＭ１
のリード／ライトを行うことができる。

【００４６】さらに、ＣＰＵ１とＣＰＵ２が、同時にＲ
ＡＭＰまたはＩ／Ｏとのデータのリード／ライトを行お
うとした場合、一方のＣＰＵは停止状態にすることにな
るが、プログラムをＲＡＭＰまたはＩ／Ｏには配置しな
いことによって、ＲＡＭＰまたはＩ／Ｏとのデータのリ
ード／ライトをデータのみに限定して頻度を低下するこ
とができる。

【００４７】この場合に、リードした命令に基づいてデ
ータのリード／ライトを行うのであるから、命令のリー
ドとデータのリード／ライトの回数の比は１／２以上に
はならない。また、データのリード／ライト命令で全て
のプログラムが構成されることはないから、前記の比は
さらに小さくできる。一般的には１／４〜１／５程度で
あると考えられる。この実施例中に記載されるプログラ
ムによっても同様であることが示される。従って、ＣＰ
Ｕ１とＣＰＵ２の並列動作性を高めることができる。

【００４８】このような並列動作を有効に利用するため
には、ＣＰＵ１が全体的な設定と、ＲＯＭ１、ＲＡＭ１
あるいは外部のデバイスを用いた主たるプログラム処理
を行い、ＣＰＵ２がＩ／Ｏの逐次的な制御を行うように
するとよい。また、ＣＰＵの命令をＲＯＭ１またはＲＯ
Ｍ２に配置し、作業領域をＲＡＭ１またはＲＡＭ２に配
置するとよい。

【００４９】次に、図４により割込コントローラを詳細
に説明する。

【００５０】たとえば、割込要因には内部割込、外部割
込の２種類があり、それぞれ割込要因フラグを有する。
この内部割込の要因フラグは、タイマ、ＳＣＩ、Ａ／Ｄ
変換器の入出力回路が所定の状態になったときに“１”
にセットされ、また外部割込の要因フラグは、外部割込
入力端子が所定のレベルになったとき、または所定の信
号変化が発生したときに“１”にセットされる。この割
込要因フラグは、ＣＰＵ１／２のライト動作によって
“０”にクリアされる。

【００５１】割込要因フラグの各ビットの出力は、割込
許可回路に入力され、この割込許可回路には、さらに割
込許可レジスタの内容、すなわち割込許可ビットが入力
される。この割込許可レジスタは、ＣＰＵ１／２からリ
ード／ライト可能なレジスタで、対応する割込を許可す
るか、禁止するかを選択する。

【００５２】たとえば、割込要因フラグが“１”にセッ
トされ、割込許可ビットが“１”にセットされている
と、割込が要求される。すなわち、割込許可回路は、対
応する割込要因フラグと割込許可ビットとを入力とした
論理積回路で構成される。

【００５３】割込許可回路の出力は、ＣＰＵ選択回路に
入力され、このＣＰＵ選択回路には、さらに割込選択レ
ジスタＩＲＱＳＥＬの内容が入力される。この割込選択
レジスタは、割込が要求されたとき、ＣＰＵ１またはＣ
ＰＵ２のいずれに割込を許可するかを選択する。

【００５４】たとえば、割込選択レジスタのビットが
“１”にセットされていると、ＣＰＵ２に割込が要求さ
れる。割込選択レジスタのビットが“０”にクリアされ
ていると、ＣＰＵ１の割込が要求される。すなわち、Ｃ
ＰＵ選択回路は、対応する割込信号と割込選択ビットの
論理積回路、および割込信号と割込選択ビットの反転信
号の論理積回路で構成される。前者の論理積回路の出力
がＣＰＵ２割込要求信号とされ、後者の論理積回路の出
力がＣＰＵ１割込要求信号とされる。

【００５５】ＣＰＵ選択回路の出力は、ＣＰＵ１割込要
求とＣＰＵ２割込要求が独立に、優先順位判定回路に入
力され、この優先順位判定回路には、さらにプライオリ
ティレジスタの出力が入力される。このプライオリティ
レジスタは割込要因のグループ毎に、たとえば２レベル
の優先順位を設定する。

【００５６】この場合に、ＣＰＵ１／２割込要求のそれ
ぞれについて優先順位を判定する。この判定の結果、優
先順位の最高のものが選択され、ベクタ番号が生成さ
れ、ＣＰＵ１／２割込要求のそれぞれのベクタ番号が出
力される。

【００５７】このＣＰＵ１／２割込要求信号、ベクタ番
号はマスクレベル判定回路に入力され、このマスクレベ
ル判定回路には、さらに対応するＣＰＵ１／２の割込マ
スクビットが入力される。ここで、要求された割込がＣ
ＰＵの割込マスクレベル以下であれば保留される。そし
て、ＣＰＵ１／２のそれぞれに対し、割込要求信号とベ
クタ番号が出力される。なお、ＣＰＵ１は２ビットのマ
スクビットを持つが、ＣＰＵ２は１ビットのマスクビッ
トを持つ。

【００５８】さらに、それぞれのＣＰＵに対する割込要
求信号が活性状態になると、このＣＰＵは実行中の命令
の終了時点で割込例外処理を開始し、ベクタ番号に対応
するベクタアドレスから分岐先アドレスを取り出し、割
込処理ルーチンへ分岐する。

【００５９】このような優先順位判定や割込マスクレベ
ルについては、前記平成５年３月、（株）日立製作所発
行『Ｈ８／３００３ハードウェアマニュアル』または
特願平４−１３７９５５号などによって公知であるの
で、詳細な説明は省略する。

【００６０】また、ＣＰＵ１またはＣＰＵ２のいずれに
要求されるかによらず、ベクタ番号は一定である。しか
し、アドレス空間の大きさに対応して、ベクタアドレス
は、ＣＰＵ１では４バイト単位、ＣＰＵ２では２バイト
単位とされる。

【００６１】ノンマスカブル割込ＮＭＩは、１本の端子
ＮＭＩから入力されるが、２つのＣＰＵに同時に割込を
要求できる。これは対応する割込許可ビットを持たな
い。このＮＭＩ割込は、マスク不可能な特性上、シング
ルチップマイクロコンピュータまたは半導体集積回路の
暴走時などに、ＣＰＵの処理を強制的に停止させるため
に用いるため、１本のＮＭＩ端子によって、ＣＰＵ１お
よびＣＰＵ２の両方にＮＭＩ割込を要求することは都合
がよい。少なくとも２本の端子にするのに比較して、端
子１本を節約して、入出力ポートなどとして有効に使用
することができる。

【００６２】また、割込要因フラグには、ＣＰＵ２がラ
イト可能な割込要求ビットを持つ。この割込許可ビット
を“１”にセットすると、ＣＰＵ１に割込を要求でき
る。また、割込要求ビットはＣＰＵ２から“１”にセッ
トすることが可能であり、ＣＰＵ１からは“０”にクリ
アすることができる。ＣＰＵ１が“０”にクリアする場
合は、事前に“１”の状態をリードした後、“０”をラ
イトする必要がある。

【００６３】次に、割込コントローラにおいて、図５に
より割込要求ビットと割込許可回路を詳細に説明する。

【００６４】たとえば、２つのフリップフロップＦＦ
１、ＦＦ２を含む。このＦＦ１は、割込要求ビットを構
成し、クリア信号ＣＬＲとしてリセット信号ＲＥＳＥＴ
が入力される。また、セット信号Ｓには論理積回路ＡＮ
Ｄ１の出力が入力され、リセット信号Ｒには論理積回路
ＡＮＤ３Ａの出力が入力され、出力Ｑは、論理積回路Ａ
ＮＤ４を介して割込要求として出力されるほか、論理積
回路ＡＮＤ２、出力バッファに入力される。

【００６５】論理積回路ＡＮＤ１には、ＣＰＵ２のバス
権信号、レジスタライト信号、および内部データバスの
所定のビットが入力される。なお、レジスタリード／レ
ジスタライト信号は、リード信号／ライト信号と、アド
レスをデコードしてこのレジスタが選択されたことを示
す信号との論理積で生成される信号とする。たとえば、
レジスタライト信号は、ＣＰＵ２またはＣＰＵ１がこの
割込要求ビットのアドレスにライトしたとき、活性状態
“１”となる。

【００６６】ＦＦ２は、割込要求ビットの制御を行い、
クリア信号ＣＬＲとしてリセット信号ＲＥＳＥＴが入力
される。また、セット信号Ｓには論理積回路ＡＮＤ２の
出力が入力され、リセット信号Ｒには論理積回路ＡＮＤ
３Ａの出力が入力され、出力Ｑは論理積回路ＡＮＤ３Ａ
に入力される。

【００６７】論理積回路ＡＮＤ２には、ＦＦ１の出力、
ＣＰＵ１のバス権信号、およびレジスタリード信号が入
力される。

【００６８】論理積回路ＡＮＤ３Ａには、ＦＦ２の出
力、および内部データバスの所定のビットの反転、およ
びＡＮＤ３Ｂの出力が入力される。このＡＮＤ３Ｂに
は、ＣＰＵ１のバス権信号、レジスタライト信号が入力
される。

【００６９】論理積回路ＡＮＤ４には、ＦＦ１の出力、
および、図示はされない割込許可レジスタの所定のビッ
トの出力である割込許可信号を入力し、出力は割込要求
信号とされる。なお、選択ビットは設けられず、必ずＣ
ＰＵ１に割込を要求するとよい。

【００７０】出力バッファは、ＦＦ１の出力をデータと
して入力し、レジスタリード信号をクロック信号として
入力する。この出力は内部データバスの所定のビットに
結合される。

【００７１】従って、ＣＰＵ２がこの割込要求ビットの
アドレスに“１”をライトしたとき、ＡＮＤ１の出力が
“１”となって、ＦＦ１が“１”にセットされる。この
ように、割込許可レジスタの所定のビットが“１”にセ
ットされていると、ＣＰＵ１に割込が要求される。

【００７２】さらに、ＣＰＵ１がこの状態で割込要求ビ
ットのアドレスをリードすると、出力バッファを介して
データバスに割込要求ビットの内容を出力するととも
に、ＡＮＤ２の出力が“１”となって、ＦＦ２が“１”
にセットされる。

【００７３】続いて、ＣＰＵ１が割込要求ビットに
“０”をライトすると、ＡＮＤ３Ａの出力が“１”とな
って、ＦＦ１およびＦＦ２が“０”にクリアされる。同
様に、ＣＰＵ１がライト可能な割込要求ビットを持ち、
この割込許可ビットはＣＰＵ２からのみライトでき、Ｃ
ＰＵ２に割込を要求できる。

【００７４】いわゆるリードモディファイライト命令で
は、リードとライトの間にバスを解放しないようにする
とよい。たとえば、ビットセット命令は、指定されたア
ドレスのデータをバイトサイズでＣＰＵに取込み、ＣＰ
Ｕ内部で指定された１ビットを“１”にセットし、バイ
トサイズでデータをライトするものである。

【００７５】このリードとライトの間はＰＡＢ、ＰＤＢ
を他方のＣＰＵに解放しないようにする。このバスの解
放を禁止する信号は、ＣＰＵ１／２がバスコントローラ
に出力する前記コマンド信号に含めることができる。

【００７６】次に、図６により内部バスの動作タイミン
グの一例を説明する。

【００７７】本実施例のシングルチップマイクロコンピ
ュータは、たとえばシステムクロックφに同期して動作
し、ＩＡＢ１／２はφの反転信号であるφ＃に同期して
出力され、またＣＰＵ１／２のＲＯＭ１／２およびＲＡ
Ｍ１／２に対するリードは１ステートで行われる。

【００７８】まず、ＩＡＢ１／２はφ＃に同期して１ス
テート出力され、特に制限はされないものの、ＲＯＭ１
／２およびＲＡＭ１／２の中でφに同期してラッチされ
る。これに対応するリードデータはφ＃に同期して出力
され、φ＃が活性状態の期間にＣＰＵに取り込まれる。
たとえば、Ｔ１のφ＃に同期してＩＡＢ１／２に出力さ
れたアドレスに対するデータはＴ２のφ＃が活性状態の
期間に、それぞれＣＰＵ１／２に取り込まれる。

【００７９】一方、ＲＡＭＰに対するリード／ライトは
２ステート、Ｉ／Ｏに対するリード／ライトは３ステー
トで行われる。このφ＃に同期したＩＡＢ１／２は、バ
スコントローラでφに同期化される。

【００８０】この場合に、ＣＰＵ１のプログラムは以下
の通りとする。なお、命令の表記方法は、平成元年７
月、（株）日立製作所発行『Ｈ８／３００シリーズプ
ログラミングマニュアル』に記載のＣＰＵと同様とす
る。

【００８１】ＣＭＰ．Ｂ＃ＣＯＤＥ，Ｒ０ＬＢＥＱＮ１ＢＴＳＴ＃０，＠ＰＯＲＴＢＮＥＮ２たとえば、ＣＭＰ、ＢＥＱ、ＢＮＥ命令は２バイト長、
ＴＳＴ命令は４バイト長とする。

【００８２】始めに、アドレスｎからＣＭＰ命令をリー
ドする。このＣＭＰ命令の実行を開始すると、まずアド
レスｎ＋２からＢＥＱ命令をリードするとともに、内部
でイミディエイトデータＣＯＤＥと汎用レジスタＲ０Ｌ
の内容を比較して、コンディションコードに反映する。

【００８３】さらに、ＢＥＱ命令の実行を開始すると、
まず、アドレスｎ＋４からＢＴＳＴ命令をリードする。
次に、分岐先のアドレスＮ１から命令をリードするとと
もに、前記比較結果が一致しているかを判定する。一致
していなければ、アドレスＮ１の命令は無視して、すで
にリード済みのＢＴＳＴ命令の実行を行う。

【００８４】続いて、ＢＴＳＴ命令の第２ワードをリー
ドする。このＢＴＳＴ命令を実行すると、絶対アドレス
ＰＯＲＴで指定されるＩ／Ｏから、ＰＡＢ／ＰＤＢを使
用して、バイトサイズでデータをリードする。次にアド
レスｎ＋６からＢＮＥ命令をプリフェッチする。

【００８５】また、ＣＰＵ２のプログラムは以下の通り
とする。

【００８６】ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲたとえば、ＢＣＬＲ命令は４バイト長とする。

【００８７】始めに、アドレスｍ、アドレスｍ＋２から
ＢＣＬＲ命令をリードする。このＢＣＬＲ命令の実行を
開始すると、まず絶対アドレスＳＳＲで指定されるＩ／
Ｏから、ＰＡＢ／ＰＤＢを使用してバイトサイズでデー
タをリードする。

【００８８】続いて、アドレスｍ＋４から次の命令をプ
リフェッチするとともに、内部でリードデータのイミデ
ィエイトデータＲＤＲＦで指定されるビットを“０”に
クリアする。このデータを、絶対アドレスＳＳＲで指定
されるＩ／Ｏへ、ＰＡＢ／ＰＤＢを使用してライトす
る。次の命令の実行を開始し、さらにアドレスｍ＋６か
ら次の命令をプリフェッチする。

【００８９】Ｔ１では、ＣＰＵ１／２のＲＯＭ１／２か
らの命令フェッチが行われ、ＩＡＢ１／２にアドレスが
出力される。

【００９０】Ｔ２では、ＲＯＭ１／２からＩＤＢ１／２
に読み出された命令コード（ＣＭＰ命令、ＢＣＬＲ命令
の第１ワード）をＣＰＵ１／２がそれぞれ取り込むとと
もに、次の命令フェッチのアドレスがＩＡＢ１／２に出
力される。

【００９１】Ｔ３では、ＲＯＭ１／２からＩＤＢ１／２
に読み出された命令コード（ＢＥＱ命令、ＢＣＬＲ命令
の第２ワード）をＣＰＵ１／２がそれぞれ取り込むとと
もに、ＣＰＵ１は次の命令フェッチのアドレスを、ＣＰ
Ｕ２はアドレスＳＳＲを、それぞれＩＡＢ１／２に出力
する。

【００９２】この場合に、ＰＡＢ／ＰＤＢを使用するの
がＣＰＵ２だけなので、ＣＰＵ２のＰＡＢ／ＰＤＢの使
用が許可される。ここで、ＳＣＩのリードが３ステート
必要であるため、ＣＰＵ２待機信号がハイレベルにな
る。

【００９３】Ｔ４では、バス権信号がロウレベルになっ
て、ＣＰＵ２のＰＡＢ／ＰＤＢの使用を表示する。ＩＡ
Ｂ２の内容がＰＡＢに出力されて、ＳＣＩのレジスタＳ
ＳＲの内容がリードされる。このリードデータはＴ６で
得られる。

【００９４】この場合に、ＲＯＭ１からＩＤＢ１に読み
出された命令コード（ＢＴＳＴ命令の第１ワード）をＣ
ＰＵ１が取り込むとともに、ＣＰＵ１は分岐先アドレス
Ｎ１をＩＡＢ１に出力する（ＢＴＳＴ命令の第２ワー
ド）。

【００９５】Ｔ５では、ＲＯＭ１からＩＤＢ１に読み出
された命令コードをＣＰＵ１が取り込むが、これは分岐
条件が不成立で実行されない。先にフェッチ済みのＢＴ
ＳＴ命令の第１ワードが有効になる。この場合に、ＣＰ
Ｕ１は次の命令フェッチのアドレスをそれぞれＩＡＢ１
に出力する。

【００９６】Ｔ６では、ＳＣＩのレジスタＳＳＲから読
み出されたデータをＰＤＢ、ＩＤＢ２を介してＣＰＵ２
が取り込む。また、ＣＰＵ２待機信号がロウレベルにな
り、次の命令フェッチのアドレスをＩＡＢ２に出力す
る。

【００９７】この場合に、ＣＰＵ１はアドレスＰＯＲＴ
をＩＡＢ１に出力し、またＣＰＵ２のＰＡＢ／ＰＤＢの
使用が終了しているので、ＣＰＵ１のＰＡＢ／ＰＤＢの
使用が許可される。ここで、ＰＯＲＴのリードが３ステ
ート必要であるため、ＣＰＵ１待機信号がハイレベルに
なる。

【００９８】Ｔ７では、バス権信号がハイレベルになっ
て、ＣＰＵ１のＰＡＢ／ＰＤＢの使用を表示する。ＩＡ
Ｂ１の内容がＰＡＢに出力されて、入出力ポートのレジ
スタＰＯＲＴの内容がリードされる。このリードデータ
はＴ９で得られる。

【００９９】この場合に、ＣＰＵ１待機信号がロウレベ
ルになり、次の命令フェッチのアドレスをＩＡＢ１に出
力し、またＣＰＵ２はアドレスＳＳＲをＩＡＢ２に出力
する。ここで、ＰＡＢ／ＰＤＢをＣＰＵ１が使用してい
るので、ＣＰＵ２の動作は保留され、ＣＰＵ２待機信号
がハイレベルになる。

【０１００】Ｔ８では、ＣＰＵ２はアドレスＳＳＲにラ
イトすべきデータをＩＤＢ２に出力する。

【０１０１】Ｔ９では、入出力ポートのレジスタＰＯＲ
Ｔから読み出されたデータをＰＤＢ、ＩＤＢ２を介して
ＣＰＵ１が取り込む。このＣＰＵ１は次の命令フェッチ
のアドレスをＩＡＢ１に出力する。この場合に、ＣＰＵ
１待機信号がロウレベルになり、次の命令フェッチのア
ドレスをＩＡＢ１に出力する。

【０１０２】Ｔ１０では、ＲＯＭ１からＩＤＢ１に読み
出された命令コード（ＢＮＥ命令）をＣＰＵ１が取り込
む。次の命令フェッチのアドレスをＩＡＢ１に出力す
る。この場合に、バス権信号がロウレベルになって、Ｃ
ＰＵ２のＰＡＢ／ＰＤＢの使用を表示する。ＩＡＢ２の
内容がＰＡＢに出力されて、ＩＤＢ２の内容がＳＣＩの
レジスタＳＳＲにライトされる。

【０１０３】Ｔ１１、Ｔ１２でライト動作が行われる。
この場合に、Ｔ１２でＣＰＵ２待機信号がロウレベルに
なり、次の命令フェッチのアドレスをＩＡＢ２に出力す
る。また、ＣＰＵ１は上記同様の動作を繰り返す。

【０１０４】なお、ＣＰＵ１は、外部ＣＰＵとすること
もでき、共通部分を外部のＣＰＵが周辺機能としてリー
ド／ライトすることができる。また、ＣＰＵ２が共通部
分をリード／ライトする場合には、外部ＣＰＵにウェイ
ト信号を活性状態にして、待機させる。このとき、シン
グルチップマイクロコンピュータが外部ＣＰＵに対する
割込信号を出力する。

【０１０５】続いて、データ転送のプログラム例を以下
に示す。ここでは、ＳＣＩの受信データのチェックサム
を行い、結果は内蔵ＲＡＭ２上に配置した作業用アドレ
スＳＵＭに格納するものとする。また、受信データ数は
内蔵ＲＡＭ２上に配置した作業用アドレスＳＵＭに格納
されているものとする。

【０１０６】その他、転送回数を記憶する作業用アドレ
スＣＮＴ、およびＳＣＩの受信データレジスタＲＤＲ、
ステータスレジスタＳＳＲ、割込コントローラの割込選
択レジスタＩＲＱＳＥＬを使用する。

【０１０７】ＰＵＳＨＲ０（１）ＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（２）ＭＯＶ．Ｂ＠ＳＵＭ，Ｒ０Ｈ（３）ＡＤＤ．ＢＲ０Ｌ，Ｒ０Ｈ（４）ＭＯＶ．ＢＲ０Ｈ，＠ＳＵＭ（５）ＭＯＶ．Ｂ＠ＣＮＴ，Ｒ０Ｈ（６）ＤＥＣ．ＢＲ０Ｈ（７）ＭＯＶ．ＢＲ０Ｈ，＠ＣＮＴ（８）ＢＥＱＬ１（９）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（１０）ＢＲＡＬ２（１１）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（１２）Ｌ２：ＲＴＥ（１３）始めに、ＣＰＵ２に受信完了割込ＲＸＩが要求され、割
込ルーチンに分岐する。まず、汎用レジスタＲ０をスタ
ックに退避する（１）。そして、ＳＣＩの受信データレ
ジスタＲＤＲの内容を汎用レジスタＲ０の下位８ビット
Ｒ０Ｌにリードする（２）。

【０１０８】また、内蔵ＲＡＭ２上に配置した作業用ア
ドレスＳＵＭの内容を汎用レジスタＲ０の上位８ビット
Ｒ０Ｈにリードする（３）。そして、Ｒ０ＨとＲ０Ｌの
内容を加算する（４）。この加算結果をアドレスＳＵＭ
にライトする（５）。

【０１０９】さらに、内蔵ＲＡＭ２上に配置した作業用
アドレスＣＮＴの内容を汎用レジスタＲ０Ｈにリードす
る（６）。そして、Ｒ０Ｈの内容をデクリメント（−
１）する（７）。このデクリメント結果をアドレスＣＮ
Ｔにライトする（８）。

【０１１０】この内容が“０”であれば、Ｌ１に分岐し
（９）、割込選択レジスタＩＲＱＳＥＬの受信完了割込
ＲＸＩに対応するビットを反転する（１２）。このと
き、割込要求フラグＲＤＲＦが“１”にセットされたま
まなので、ＣＰＵ１に受信完了割込ＲＸＩが要求され
る。そして、割込ルーチンから復帰する（１３）。

【０１１１】また、前記アドレスＣＮＴにライトされた
内容が“０”でなければ（９）、割込要求フラグＲＤＲ
Ｆを“０”にクリアする（１０）。そして、分岐命令を
実行した（１１）後、割込ルーチンから復帰する（１
３）。

【０１１２】また、以下のプログラム例により、マルチ
プロセッサ受信のアドレス判定を行うことができる。な
お、この場合にはアドレス判定の結果、受信したアドレ
スが自身のアドレスに一致していれば、受信完了割込の
要求先をＣＰＵ１に変更するものとする。

【０１１３】ＰＵＳＨＲ０（１）ＭＯＶ．Ｂ＠ＲＤＲ，Ｒ０Ｌ（２）ＣＭＰ．Ｂ＃ＩＤ，Ｒ０Ｌ（３）ＢＥＱＬ１（４）ＢＣＬＲ＃ＲＤＲＦ，＠ＳＳＲ（５）ＢＲＡＬ２（６）Ｌ１：ＢＮＯＴ＃ＲＸＩ，＠ＩＲＱＳＥＬ（７）Ｌ２：ＲＴＥ（８）始めに、ＣＰＵ２に受信完了割込ＲＸＩが要求され、割
込ルーチンに分岐する。まず、汎用レジスタＲ０をスタ
ックに退避する（１）。そして、ＳＣＩの受信データレ
ジスタＲＤＲの内容を汎用レジスタＲ０の下位８ビット
Ｒ０Ｌにリードする（２）。

【０１１４】この内容を、マルチプロセッサ受信の自分
のＩＤと比較する（３）。この結果、一致していれば、
Ｌ１に分岐し（４）、割込選択レジスタＩＲＱＳＥＬの
受信完了割込ＲＸＩに対応するビットを反転する
（７）。このとき、割込要求フラグＲＤＲＦが“１”に
セットされたままなので、ＣＰＵ１に受信完了割込ＲＸ
Ｉが要求される。そして、割込ルーチンから復帰する
（８）。

【０１１５】また、自分のＩＤと比較した結果が一致し
ていなければ（４）、割込要求フラグを“０”にクリア
する（５）。そして、分岐命令を実行した（６）後、割
込ルーチンから復帰する（８）。

【０１１６】なお、この場合に１本の割込で複数の転送
を行うことができる。たとえば、ステッピングモータを
駆動して、かつこの加速／減速を行うことができる。ま
た、タイマのコンペアマッチ割込ＯＣＭＩ毎に、ポート
から出力するデータを更新してモータを駆動する。さら
に、コンペアレジスタの内容を更新して、データ出力の
周期を変更して加速／減速を行うことができる。

【０１１７】この状態の表示に、内蔵ＲＡＭ２上に配置
した作業用アドレスＵＰＤＷの内容を用いる。このビッ
ト６が“０”にクリアされているときに定速動作であ
り、“１”にセットされているときは加速または減速、
すなわちビット７が“０”にクリアされているときは減
速、“１”にセットされているときには加速動作であ
る。なお、初期値はビット６、７ともに“１”にセット
しておく。

【０１１８】また、パルス出力回路のネクストデータレ
ジスタＮＤＲに次の出力パルスを格納するものとし、タ
イマの定数レジスタＯＣＲにパルス出力周期を設定する
ものとする。タイマカウンタが定数レジスタの値に一致
すると、図示はされないコンペアマッチ信号が発生し、
ＮＤＲの内容がＩＯＰ８と兼用の端子から出力される。
同時にタイマカウンタの値は０にクリアされる。このＮ
ＤＲは４ビットとする。

【０１１９】このようなパルス出力については、特願平
４−１１７９６９号と同様とする。

【０１２０】ＰＵＳＨＲ０（１）ＭＯＶ．Ｂ＠ＮＤＲ，Ｒ０Ｌ（２）ＲＯＴＬ．ＢＲ０Ｌ（３）ＢＬＤ＃４、Ｒ０Ｌ（４）ＢＳＴ＃０，Ｒ０Ｌ（５）ＭＯＶ．ＢＲ０Ｌ，＠ＮＤＲ（６）始めに、ＣＰＵ２にコンペアマッチ割込ＯＣＭＩが要求
され、割込ルーチンに分岐する。まず、汎用レジスタＲ
０をスタックに退避する（１）。そして、ネクストデー
タレジスタＮＤＲの内容を汎用レジスタＲ０の下位８ビ
ットＲ０Ｌにリードする（２）。

【０１２１】この内容を回転する（３）。ここでは、４
ビット単位の回転とするために、回転後のビット４をキ
ャリフラグに格納し（４）、このキャリフラグをビット
０に格納する（５）。この４ビット単位の回転が終了し
た結果をＮＤＲに書き込む（６）。この内容が次のコン
ペアマッチで端子から出力される。

【０１２２】ＢＴＳＴ＃６，＠ＵＰＤＷ（７）ＢＥＱＬ３（８）ＭＯＶ．Ｗ＠ＯＣＲ，Ｒ０（９）ＢＴＳＴ＃７，＠ＵＰＤＷ（１０）ＢＮＥＬ１（１１）ＳＵＢ．Ｗ＃ＣＮＳＴ，Ｒ０（１２）ＢＲＡＬ２（１３）Ｌ１：ＡＤＤ．Ｗ＃ＣＮＳＴ，Ｒ０（１４）Ｌ２：ＭＯＶ．ＷＲ０，＠ＯＣＲ（１５）続いて、アドレスＵＰＤＷのビット６の内容を検査し
（７）、この内容が“０”（定速動作）であれば、Ｌ３
に分岐し（８）、定数レジスタＯＣＲの内容は保持され
る。また、“０”でなければ、定数データレジスタＯＣ
Ｒの内容を汎用レジスタＲ０にリードする（９）。

【０１２３】さらに、アドレスＵＰＤＷのビット７の内
容を検査し（１０）、この内容が“０”（減速動作）で
あれば、Ｌ１に分岐し（１１）、“０”でなければ（加
速動作）、定数値ＣＮＳＴを汎用レジスタＲ０から減算
し（１２）、Ｌ２に分岐する（１３）。このＬ１では定
数値ＣＮＳＴを汎用レジスタＲ０に加算し（１４）、Ｌ
３では汎用レジスタＲ０の内容を定数レジスタＯＣＲに
書き込む（１５）。

【０１２４】Ｌ３：ＭＯＶ．Ｂ＠ＣＮＴ，Ｒ０Ｈ（１６）ＤＥＣ．ＢＲ０Ｈ（１７）ＢＮＥＬ５（１８）ＢＴＳＴ＃６，＠ＵＰＤＷ（１９）ＢＥＱＬ６（２０）ＢＴＳＴ＃７，＠ＵＰＤＷ（２１）ＢＥＱＬ４（２２）ＢＣＬＲ＃６，＠ＵＰＤＷ（２３）ＭＯＶ＃ＣＮＴ１，Ｒ０Ｈ（２４）ＢＲＡＬ５（２５）Ｌ４：ＢＳＥＴ＃６，＠ＵＰＤＷ（２６）ＢＣＬＲ＃７，＠ＵＰＤＷ（２７）ＭＯＶ＃ＣＮＴ２，Ｒ０Ｈ（２８）Ｌ５：ＭＯＶ．ＢＲ０Ｈ，＠ＣＮＴ（２９）ＢＲＡＬ７（３０）Ｌ６：ＢＮＯＴ＃ＯＣＭＩ，＠ＩＲＱＳＥＬ（３１）Ｌ７：ＲＴＥ（３２）続いて、アドレスＣＮＴの内容を汎用レジスタＲ０Ｈに
リードする（１６）。この内容Ｒ０Ｈの内容をデクリメ
ント（−１）する（１７）。この内容が“０”でなけれ
ば、Ｌ５に分岐し（１８）、“０”であれば、アドレス
ＵＰＤＷのビット６の内容を検査する（１９）。

【０１２５】さらに、この内容が“０”（定速動作）で
あれば、Ｌ６に分岐し（２０）、“０”でなければ、ビ
ット７の内容を検査し（２１）、さらにこの内容が
“０”（減速動作）であれば、Ｌ６に分岐し（２２）、
“０”でなければ（加速動作）、アドレスＵＰＤＷのビ
ット６を“０”にクリアして、定速動作に遷移し（２
３）、低速動作の回転数ＣＮＴ１をＲ０Ｈに設定する
（２４）。そして、Ｌ５に分岐する（２５）。

【０１２６】Ｌ４では、減速動作に遷移するため、アド
レスＵＰＤＷのビット６を“１”にセット（２６）し、
ビット７を“０”にクリアする（２７）。また、減速動
作の回転数ＣＮＴ２をＲ０Ｈに設定する（２８）。

【０１２７】さらに、Ｌ５では、汎用レジスタＲ０Ｈの
内容をアドレスＣＮＴにライトする（２９）。そして、
分岐命令を実行（３０）した後、割込ルーチンから復帰
する（３２）。

【０１２８】そして、減速動作の終了後、Ｌ６では割込
選択レジスタＩＲＱＳＥＬのにコンペアマッチ割込ＯＣ
ＭＩに対応するビットを反転する（３１）。このとき、
割込要求フラグＯＣＭＦが“１”にセットされたままな
ので、ＣＰＵ１に受信完了割込ＲＸＩが要求される。そ
して、割込ルーチンから復帰する（３２）。

【０１２９】また、起動は、前記割込要求レジスタを用
いて、ＣＰＵ１からＣＰＵ２に割込を要求して、たとえ
ばＲＡＭＰ上の所定のアドレスにコマンドを配置して指
示をすればよい。

【０１３０】以上により、たとえば特願平４−１３７９
５４号または特願平４−１１７９６９号に記載の方法に
比べて、ＲＡＭにデータを展開しておく必要がなく、Ｒ
ＡＭの使用量を節約できる。

【０１３１】また、ＣＰＵ２を、割込に対応したデータ
処理に主として使用すれば、ＣＰＵ２は常に処理すべき
プログラムがあるとは限らない。そこで、１つの割込に
よるデータ処理が終了した時点で、処理すべきプログラ
ムがなければ、ＣＰＵ２は低消費電力状態、いわゆるス
リープ状態にするのがよい。

【０１３２】このスリープ状態では、専用のＳＬＥＥＰ
命令を実行することにより遷移する。そして、ＣＰＵ２
に供給されるクロックが停止される。また、割込が要求
されると、スリープ状態は解除される。

【０１３３】次に、図７により低消費電力状態制御回路
を詳細に説明する。

【０１３４】なお、この低消費電力状態制御回路は、た
とえばクロック発振器内に構成され、この低消費電力状
態は３個のフリップフロップＳＬＰＦ１、ＳＬＰＦ２、
ＳＳＢＹＦで制御される。

【０１３５】フリップフロップＳＬＰＦ１は、ＣＰＵ１
がＳＬＥＥＰ命令を実行すると、セット状態となる。こ
のとき、ＣＰＵ１はスリープ状態となる。また、ＣＰＵ
１に対する割込要求が発生するとクリア状態となる。

【０１３６】フリップフロップＳＬＰＦ２は、ＣＰＵ２
がＳＬＥＥＰ命令を実行すると、セット状態となる。こ
のとき、ＣＰＵ２はスリープ状態となる。また、ＣＰＵ
２に対する割込要求が発生するとクリア状態となる。

【０１３７】フリップフロップＳＳＢＹＦは、図示はさ
れない制御ビットＳＳＢＹを“１”にセットした状態
で、一方のＣＰＵがスリープ状態で、他方のＣＰＵがＳ
ＬＥＥＰ命令を実行するとセット状態となる。このソフ
トウェアスタンバイ状態では、クロック発振器を始め、
全ての機能の動作が停止する。内部はリセット状態とな
る。

【０１３８】ただし、規定の電圧が与えられている限
り、ＲＡＭ１、ＲＡＭ２、ＲＡＭＰの内容は保持され
る。また、入出力ポートの状態も保持される。そして、
ＮＭＩ割込要求が発生するとクリア状態となる。なお、
内部はリセット状態となるためにＮＭＩ以外の割込要求
は発生しない。

【０１３９】このソフトウェアスタンバイ状態に遷移す
るためには、一方のＣＰＵがＳＳＢＹビットを“１”に
セットし、ＳＬＥＥＰ命令を実行すればよい。他方のＣ
ＰＵの状態に応じて、直ちにソフトウェアスタンバイ状
態に遷移するか、一旦スリープ状態に遷移した後、他方
のＣＰＵがＳＬＥＥＰ命令を実行した後にソフトウェア
スタンバイ状態に遷移するかが自動的に選択される。こ
のため、プログラムを作成する場合に、相互の動作状態
を確認する必要がなく、プログラムの作成効率を向上す
ることができる。

【０１４０】また、割込処理を開始したとき、直前が動
作中であったか、スリープ状態であったかを示すビット
を設けるとよい。この動作中に割込を受け付けた場合に
は、ＣＰＵの内部のレジスタの内容を退避しなければな
らないが、スリープ中に割込を受け付ければ、ＣＰＵの
内部のレジスタには作業中のデータはないので退避する
必要がない。この退避動作および処理終了時の復帰動作
を行わなければ、高速化を行うことができる。

【０１４１】さらに、入出力ポートは、いずれのＣＰＵ
からライト可能にするか選択可能にする。

【０１４２】次に、図８により入出力ポートのレジスタ
を詳細に説明する。

【０１４３】この入出力ポートのレジスタは、データデ
ィレクションレジスタ（ＤＤＲ）、データレジスタ（Ｄ
Ｒ）、ポート制御レジスタ（ＰＳＥＬ）からなる。

【０１４４】ＤＤＲは、ライト専用レジスタであり、
“０”にクリアされているときに入力、“１”にセット
されているときには出力となる。

【０１４５】ＤＲは、出力データを格納する。このＤＤ
Ｒを“１”にセットすると、ＤＲの内容が出力される。
リード時にはＤＲの内容または端子の状態が読み出され
る。すなわち、ＤＤＲが“０”にクリアされているとき
は端子の状態、“１”にセットされているときにはＤＲ
の内容が読み出される。

【０１４６】ＰＳＥＬが、各入出力端子の制御をいずれ
のＣＰＵで行うかを選択する。このポート制御レジスタ
（ＰＳＥＬ）の制御ビットは、データレジスタ（ＤＲ）
とデータディレクションレジスタ（ＤＤＲ）のビットを
共通に制御する。ＰＳＥＬが“０”にクリアされている
ときはＣＰＵ１によって、“１”にセットされていると
きにはＣＰＵ２によってライトが行われる。

【０１４７】なお、ポートにプルアップＭＯＳを内蔵し
たり、２重出力バッファとしたりする場合、これらの制
御を行うレジスタも、ＰＳＥＬで共通に制御すればよ
い。このようなレジスタの例は、前記平成５年３月、
（株）日立製作所発行『Ｈ８／３００３ハードウェア
マニュアル』Ｐ２６３〜Ｐ３０６、Ｐ４１９〜Ｐ４４５
に記載されている。

【０１４８】次に、図９により入出力ポートを詳細に説
明する。

【０１４９】本実施例の入出力ポートにおいては、デー
タディレクションレジスタ（ＤＤＲ）、データレジスタ
（ＤＲ）、ポート制御レジスタ（ＰＳＥＬ）はフリップ
フロップで構成される。いずれも、内部データバスの所
定のビットをデータ入力（Ｄ）とし、リセット信号（Ｒ
ＥＳＥＴ）をクリア入力（ＣＬＲ）としている。

【０１５０】ＤＤＲの入力クロック（Ｃ）は、論理積回
路ＡＮＤ１の出力である。この出力（Ｑ）は、出力バッ
ファＯＢＵＦの制御信号およびセレクタＳＥＬ１の選択
信号とされる。

【０１５１】ＤＲの入力クロック（Ｃ）は、論理積回路
ＡＮＤ２の出力である。この出力（Ｑ）は出力バッファ
ＯＢＵＦのデータ入力およびセレクタ１のデータ入力と
される。

【０１５２】ＰＳＥＬの入力クロック（Ｃ）は、ＰＳＥ
Ｌリード信号ＷＲＰＳＥＬである。この出力（Ｑ）はセ
レクタＳＥＬ２の選択信号とされる。

【０１５３】出力バッファＯＢＵＦは、制御信号として
ＤＤＲ出力、データ入力はＤＲ出力とされ、出力信号は
端子Ｐに接続される。

【０１５４】入力バッファＩＢＵＦは、入力信号が端子
Ｐに接続され、出力信号がセレクタＳＥＬ１のデータ入
力とされる。

【０１５５】セレクタＳＥＬ１は、ＤＤＲ出力を選択信
号、ＤＲ出力および入力バッファＩＢＵＦ出力をデータ
入力とする。このＤＤＲ出力が“０”のときは入力バッ
ファＩＢＵＦ出力が選択され、ＤＤＲ出力が“１”のと
きにはＤＲ出力が選択される。このセレクタＳＥＬ１の
出力はＤＲリードバッファの入力とされる。

【０１５６】セレクタＳＥＬ２は、ＰＳＥＬ出力を選択
信号、ＣＰＵ１／２バス権信号をデータ入力とする。こ
の出力はライト許可信号となる。ＰＳＥＬが“０”のと
きはＣＰＵ１バス権で、ＣＰＵ１がライト許可状態とな
る。ＰＳＥＬが“１”のときにはＣＰＵ２バス権で、Ｃ
ＰＵ２がライト許可状態となる。

【０１５７】ＤＲリードバッファＤＲＢＵＦは、セレク
タＳＥＬ１の出力を入力し、ＤＲリード信号ＲＤＤＲを
クロックとし、出力信号は内部データバスの所定のビッ
トに接続される。このＲＤＤＲが活性状態のとき、セレ
クタＳＥＬ１の出力を内部データバスに出力する。

【０１５８】ＰＳＥＬリードバッファＰＳＢＵＦは、Ｐ
ＳＥＬフリップフロップの出力を入力し、ＰＳＥＬリー
ド信号ＲＤＰＳＥＬをクロックとし、出力信号は内部デ
ータバスの所定のビットに接続される。このＲＤＰＳＥ
Ｌが活性状態のとき、ＰＳＥＬフリップフロップの出力
を内部データバスに出力する。

【０１５９】論理積回路ＡＮＤ１は、ライト許可信号と
ＤＤＲライト信号ＷＲＤＤＲを入力とし、出力信号はＤ
ＤＲの入力クロックとなる。

【０１６０】論理積回路ＡＮＤ２は、ライト許可信号と
ＤＲライト信号ＷＲＤＲを入力とし、出力信号はＤＲの
入力クロックとなる。

【０１６１】ＲＯＭ１およびＲＯＭ２をＰＲＯＭとする
ことができ、このＰＲＯＭを外部からプログラムすると
き、２つのＲＯＭを外部から連続したアドレスとするよ
うにするとよい。

【０１６２】次に、図１０によりＰＲＯＭのアドレスマ
ップを説明する。

【０１６３】たとえば、ＰＲＯＭ１は６４ｋバイト、Ｐ
ＲＯＭ２は３２ｋバイトとする。ＭＣＵモードでは、Ｐ
ＲＯＭ１はＨ’００００００００〜Ｈ’００００ＦＦＦ
Ｆに、ＰＲＯＭ２はＨ’００００〜Ｈ’７ＦＦＦに配置
される。

【０１６４】また、ＰＲＯＭモードでは、ＰＲＯＭ１は
Ｈ’０００００〜Ｈ’０ＦＦＦＦに、ＰＲＯＭ２はＨ’
１００００〜Ｈ’１７ＦＦＦに配置される。

【０１６５】次に、図１１によりＰＲＯＭモードを詳細
に説明する。

【０１６６】このＰＲＯＭモードは、モード端子ＭＤ
１、ＭＤ０、およびＳＴＢＹ端子をいずれもロウレベル
とすることによって設定される。このとき、図示はされ
ないモード設定回路によって、内部信号ＥＰＭが活性状
態（ハイレベル）とされる。このＰＲＯＭモードのとき
には、ＣＰＵ１／２はＢＵＦＣ１／２によって、アドレ
スバス、データバスから切り離される。

【０１６７】図１１において、ＣＳ制御回路、バッファ
ＢＵＦＣ１／２などはバスコントローラに含まれてな
る。

【０１６８】ＰＲＯＭは、図１におけるＲＯＭ１および
ＲＯＭ２とし、メモリアレイ、アドレスデコーダ、入出
力回路、制御回路からなる。このアドレスデコーダには
アドレスが入力され、入出力回路はデータの入出力を行
い、また制御回路は制御信号を入力し、入出力回路を制
御してデータの書込み／読み出しなどを行う。また、メ
モリアレイは不揮発記憶素子が配列されている。

【０１６９】制御回路には、ＥＰＭ、ＣＳ−１／２＃、
ＯＥ＃、ＰＧＭ＃、およびＭＳ−１／２＃、リード信号
が入力される。このＥＰＭが活性状態のとき、ＰＲＯＭ
としての書込み／読み出し動作が、ＣＳ−１／２＃、Ｏ
Ｅ＃、ＰＧＭ＃に基づいて行われる。また、ＥＰＭが非
活性状態のときには、ＣＰＵのアドレス空間上でのＲＯ
Ｍとしての読み出し動作が、ＭＳ−１／２＃、リード信
号に基づいて行われる。

【０１７０】ＰＲＯＭモードのとき、ＶＰＰ、ＣＳ＃、
ＯＥ＃、ＰＧＭ＃で制御される。このような制御は、た
とえば１９９３年３月、（株）日立製作所発行『ＨＩＴ
ＡＣＨＩＩＣＭｅｍｏｒｙＤａｔａＢｏｏｋ
Ｎｏ．２（１０ｔｈＥｄｉｔｉｏｎ）』Ｐ５１０〜Ｐ
５２４に記載されるＰＲＯＭと同様である。

【０１７１】ＶＰＰ端子はＲＥＳ端子と、ＣＳ＃、ＯＥ
＃、ＰＧＭ＃はＰ６１、Ｐ６２、Ｐ６３端子と、アドレ
スＡ０−１５はＰ００−０７、Ｐ１０−１７端子と、Ａ
１６はＰ６０端子と、データＤ７−０はＰ４０−Ｐ４７
端子と兼用にされている。なお、ＶＰＰは図示はされな
いが、ＰＲＯＭ１／２に与えられる。

【０１７２】内部信号としては、ＯＥ＃、ＰＧＭ＃がバ
ッファ回路を介して入力され、ＰＲＯＭ１、ＰＲＯＭ２
に供給される。ＣＳ−１＃は、アドレス上位信号Ａ１６
の反転信号との論理積信号、ＣＳ−２＃は、アドレス上
位信号Ａ１５の反転信号、およびＡ１６との論理積信号
で生成される。このＣＳ−１＃、ＣＳ−２＃が、それぞ
れＰＲＯＭ１、ＰＲＯＭ２に与えられる。

【０１７３】ＰＲＯＭモードのとき、ＩＤＢ１とＩＤＢ
２がバッファを介して接続される。ＰＲＯＭ２のデータ
はＩＤＢ２、ＩＤＢ１およびＩＯＰ３を介して入出力さ
れる。すなわち、ＣＳ−２＃が活性状態で読み出し動作
のとき、ＰＲＯＭ２から読み出したＩＤＢ２の内容がＩ
ＤＢ１に出力される。さらに、読み出し動作のとき、Ｉ
ＤＢ１の内容がＩＯＰ３を介して外部に出力される。

【０１７４】また、書込み動作のとき、外部の内容がＩ
ＯＰ３を介してＩＤＢ１に入力される。ＣＳ−２＃が活
性状態で書込み動作のとき、ＩＤＢ１の内容がＩＤＢ２
に出力され、ＰＲＯＭ２に与えられる。さらに、ＩＤＢ
１の内容がＩＯＰ３を介して外部に出力される。

【０１７５】ＰＲＯＭモードのとき、ＩＡＢ１とＩＡＢ
２がバッファを介して接続される。すなわち、ＩＯＰ
１、２を介して入力されたＩＡＢ１のアドレスが、ＩＡ
Ｂ２に入力され、ＰＲＯＭ２に与えられる。なお、ＰＲ
ＯＭ１／２の最大容量が６４ｋバイトであるので、それ
ぞれのＰＲＯＭに与えられるアドレスは１６ビットであ
る。

【０１７６】たとえば、読み出し動作はＣＳ−１／２
＃、ＯＥ＃が活性状態、ＰＧＭ＃が非活性状態のときに
行われ、書込み動作はＣＳ−１／２＃、ＰＧＭ＃が活性
状態、ＯＥ＃が非活性状態のときに行われる。

【０１７７】その他、ベリファイやページ書込みなどが
可能とされるが、本発明には直接の関係はないので、詳
細な説明は省略する。

【０１７８】１つのＰＲＯＭモードで、ＰＲＯＭ１、Ｐ
ＲＯＭ２を、外面的には１つのＰＲＯＭとして一括して
書込むことができる。これによって、書込みを効率的に
行うことができる。

【０１７９】次に、図１２によりテストモードを詳細に
説明する。

【０１８０】このテストモードは、モード端子ＭＤ１、
ＭＤ０をいずれもロウレベル、およびＳＴＢＹ端子をハ
イレベルとすることによって設定される。このとき、図
示はされないモード設定回路によって、内部信号ＴＭが
活性状態（ハイレベル）とされる。

【０１８１】図１２において、制御回路１／２、バス権
調停回路、選択回路、バッファＢＳＢＵＦ、バッファＢ
ＵＦＣ１／２はバスコントローラに含まれてなる。

【０１８２】バス権調停回路は、ＣＰＵ１／２のいずれ
が、ＰＡＢ／ＰＤＢを使用するかを選択して制御信号Ｐ
ＡＫを出力する。このＰＡＫがハイレベルのときはＣＰ
Ｕ１、ＰＡＫがロウレベルのときにはＣＰＵ２がＰＡＢ
／ＰＤＢを使用する。テストモードの場合は、Ｐ６２端
子から与えられる選択信号によってＰＡＫ信号は制御さ
れる。

【０１８３】テストモードのとき、ＣＰＵ１／２はＢＵ
ＦＣ１／２によって、アドレスバス、データバス、リー
ド信号／ライト信号から切り離される。

【０１８４】アドレスはＩＯＰ３〜ＩＯＰ０から、バッ
ファＢＵＦＰを介してＩＡＢ１に入力され、さらにＢＳ
ＢＵＦを介してＩＡＢ２およびＰＡＢに入力される。な
お、ＩＡＢ１は４Ｇバイトのアドレス空間に対応して３
２本のアドレスを有するが、ＩＡＢ２は６４ｋバイトの
アドレス空間に対応して１６本、ＰＡＢはＲＡＭＰ、Ｉ
／Ｏのアドレスに対応して１０本のアドレスを有する。
従って、外部からアドレスを与えるためにはＩＡＢ１を
利用するのがよい。

【０１８５】データバスは、ＩＯＰ４によって、バッフ
ァＢＵＦＰを介してＩＤＢ１と入出力される。リード／
ライト動作およびアドレスに対応して、ＩＤＢ２または
ＰＤＢの内容がＢＳＢＵＦを介してＩＤＢ１と入出力さ
れる。

【０１８６】リード信号、ライト信号は、Ｐ６０端子、
Ｐ６１端子からＢＵＦＰを介して入力される。ＲＤ１／
２、ＷＲ１／２として、ＲＯＭ１、ＲＡＭ１／ＲＯＭ
２、ＲＡＭ２に供給される。また、バス権信号ＰＡＫに
よって選択されてＲＤＰ、ＷＲＰとなって、ＲＡＭＰ、
Ｉ／Ｏに供給される。テストモードにおいては、ＰＡＫ
信号によらず、ＲＤ１／２／Ｐは常に同様の動作とな
り、ＷＲ１／２／Ｐも常に同様の動作となる。

【０１８７】制御回路１／２は、ＩＡＢ１／２のアドレ
スに基づいて、選択信号ＭＳＲＯＭ１／２、ＭＳＲＡＭ
１／２、ＭＳＲＡＭＰ、ＭＳＩＯを出力する。ＭＳＲＡ
ＭＰ、ＭＳＩＯは共通信号であるので、ＰＡＫ信号に基
づいて、一方が出力、他方はハイインピーダンスとな
る。たとえば、ＰＡＫ信号がハイレベルのときは制御回
路１が出力し、制御回路２はハイインピーダンスとな
る。

【０１８８】また、テストモード時には、ＭＳＲＯＭ１
／２、ＭＳＲＡＭ１／２はＰＡＫ信号に基づいて一方が
禁止される。これは外部から与えるアドレスに基づい
て、１つの機能ブロックが選択されるようにするためで
ある。たとえば、ＰＡＫ信号がハイレベルのときはＭＳ
ＲＯＭ１、ＭＳＲＡＭ１はＩＡＢ１に基づいた出力、Ｍ
ＳＲＯＭ２、ＭＳＲＡＭ２は非活性状態とされる。

【０１８９】ＲＯＭ１／ＲＡＭ１をテストする場合に
は、Ｐ６２端子をハイレベルにして、ＰＡＫ信号をハイ
レベルにした状態で、アドレス、リード信号／ライト信
号を与えることによってリード／ライトを行うことがで
きる。

【０１９０】また、ＲＯＭ２／ＲＡＭ２をテストする場
合には、Ｐ６２端子をロウレベルにして、ＰＡＫ信号を
ロウレベルにした状態で、アドレス、リード信号／ライ
ト信号を与えることによってリード／ライトを行うこと
ができる。このアドレスは下位１６ビットのみが有効に
なる。

【０１９１】さらに、ＲＡＭＰ／Ｉ／Ｏをテストする場
合には、Ｐ６２端子をハイレベルにして、ＰＡＫ信号を
ハイレベルにした状態で、アドレス、リード信号／ライ
ト信号を与えることによってリード／ライトを行うこと
ができる。

【０１９２】上記によって、ＣＰＵによってアドレスが
与えられ、かつデータの入出力が行われるべき内部バス
に、内蔵の機能ブロックを外部からリード／ライトする
ためのアドレスデータなどを外部から供給可能にして、
この機能ブロックに必要なデータのリード／ライトを外
部から直接行うことができるようにし、このシングルチ
ップマイクロコンピュータに内蔵される機能ブロックの
テストの容易化、ならびにテスティング効率の向上を実
現できる。

【０１９３】また、内蔵ＲＡＭをテストする場合、デー
タのテストは独立して行い、アドレスデコーダのテスト
は並行して行うようにするとよい。このアドレスデコー
ダのテストを行うには、ＲＡＭ１／２／Ｐを同時に選択
可能にすることによって同時にテストを行うことができ
る。

【０１９４】この場合に、図１２に対してＲＡＭテスト
モードを設ければよい。テストモードにした状態で、Ｐ
６３端子をロウレベルとすると前記同様のテストモー
ド、Ｐ６３端子をハイレベルにするとＲＡＭテストモー
ドとなる。

【０１９５】このＲＡＭテストモードでは、ＲＡＭ１／
２／Ｐの選択信号ＭＳＲＡＭ１、ＭＳＲＡＭ２、ＭＳＲ
ＡＭＰを同時に活性状態にすることができる。ただし、
リードするデータはそれぞれ、ビット０〜１、ビット２
〜３、ビット４〜７とする。

【０１９６】ＣＰＵ１とＣＰＵ２は、実質的に同一のＣ
ＰＵであるか、またはＣＰＵ１がＣＰＵ２を包含するよ
うにし、ソフトウェアの開発環境を共有できるようにす
るのがよい。このようなＣＰＵには、たとえば特願平４
ー２２６４４７号がある。

【０１９７】以上のようなシングルチップマイクロコン
ピュータを評価するエミュレータは、使用者が外部から
ブレーク条件を設定するとき、いずれのＣＰＵにブレー
クを設定するかを指定可能にするとよい。また、２つの
ＣＰＵの条件が両方成立したときにブレークするように
指定可能にするとよい。

【０１９８】次に、図１３によりエミュレーション用プ
ロセッサの構成を説明する。

【０１９９】エミュレーション用プロセッサは、ＣＰＵ
１、ＣＰＵ２を含むマイクロコンピュータ部分、および
図示はされないバッファ回路などを含むエミュレーショ
ン用プロセッサ専用ブロックから構成され、公知の半導
体製造技術によって１つの半導体基板上に形成されてい
る。

【０２００】このエミュレーション用プロセッサは、応
用システムと信号の送受信を行うユーザインタフェー
ス、およびマイクロコンピュータ開発装置と信号の送受
信を行うエミュレーションインタフェースを有してい
る。

【０２０１】エミュレーション用バスとしては、ＩＡＢ
１およびＩＤＢ１、ＩＡＢ２およびＩＤＢ２をエミュレ
ーションインタフェースを介して入出力する。また、Ｐ
ＡＢおよびＰＤＢのいずれのＣＰＵが使用しているかを
示すバス権表示信号を出力している。これは図１３のＰ
ＡＫ信号に相当するものとされる。また、バス権調停に
よって、ＣＰＵが待機状態とされていることを示す信号
を出力している。

【０２０２】ＰＡＢ、ＰＤＢのアクセス状態は明示的に
は表示されないが、バス権表示信号とＩＡＢ１およびＩ
ＤＢ１、ＩＡＢ２およびＩＤＢ２によるエミュレーショ
ン用バスの内容によって判断することができる。このＰ
ＡＢ、ＰＤＢによるエミュレーション用バスを出力しな
いことによって、エミュレーション用プロセッサの端子
数を削減でき、これによってパッケージサイズを小さく
して、ひいてはエミュレータのサイズを縮小できる。

【０２０３】ブレーク要求端子は、ＢＲＫ１＃、ＢＲＫ
２＃の２本がエミュレーションインタフェースに含まれ
てなる。これに基づいてＢＲＫ１、ＢＲＫ２信号によっ
て、それぞれＣＰＵ１、ＣＰＵ２にブレーク割込を要求
する。これらは対応するＣＰＵ選択ビットを持たず、優
先順位判定回路を経て、割込要求信号と並列したＣＰＵ
へのブレーク要求信号を活性状態にする。また、ベクタ
番号信号は一般の割込要求と兼用される。

【０２０４】ＣＰＵ１、ＣＰＵ２が、ブレーク割込を受
け付けると、それぞれブレークアクノリッジ信号ＢＲＫ
ＡＫ１、ＢＲＫＡＫ２が活性状態になる。たとえば、Ｃ
ＰＵ２が、前記のようなＳＣＩの受信処理、パルス出力
処理を行っている場合、ＣＰＵ１をブレーク割込によっ
て停止しても、ＣＰＵ２はユーザの処理を実行するため
にＳＣＩの受信を中断してしまい、いわゆるオーバラン
エラーが発生したり、パルス出力を中断してしまい、た
とえばユーザシステムのモータ駆動ができなくなってし
まうようなことを回避できる。

【０２０５】次に、図１４により、エミュレーション用
プロセッサを搭載したエミュレータの構成を説明する。

【０２０６】コネクタ部がシングルチップマイクロコン
ピュータの代わりに応用システム（ユーザシステム）に
装着される。エミュレーション用プロセッサは、このコ
ネクタ部とインタフェースケーブルを介し、ターゲット
システムインタフェースを用いて応用システムと信号の
入出力を行う。

【０２０７】また、エミュレーション用プロセッサはエ
ミュレーションインタフェースを用いてエミュレーショ
ンバス１／２に接続される。このエミュレーションバス
１がＩＡＢ１／ＩＤＢ１に対応し、エミュレーションバ
ス２がＩＡＢ２／ＩＤＢ２に対応する。これらのエミュ
レーションバスには、図示はされない状態信号、制御信
号などを含む。

【０２０８】このエミュレーションバスを用いて、エミ
ュレーション用プロセッサから、応用システムとエミュ
レーション用プロセッサの内部状態に応じた情報などが
出力され、またエミュレーション用プロセッサに対し、
エミュレーションのための各種制御信号が入力される。
そして、エミュレーション用プロセッサの、図示はされ
ないエミュレートモード端子が電源レベルに固定され、
エミュレーション用プロセッサ内部ではエミュレートモ
ードが設定される。

【０２０９】また、エミュレーションバスには、特に制
限はされないものの、応用システムまたはターゲットマ
イクロコンピュータ内蔵のメモリを代行するためのＲＡ
Ｍでなるようなエミュレーションメモリと、エミュレー
ション用プロセッサの制御状態やエミュレーションバス
の状態を監視して、その状態が予め設定された状態に達
した時に、エミュレータ専用割込を入力して、ＣＰＵに
よるユーザプログラムの実行を停止させ、エミュレーシ
ョン用プログラム実行状態に遷移させる（ブレーク）た
めのブレーク制御回路が接続される。

【０２１０】さらに、このエミュレーションバスには、
ＣＰＵのリード動作またはライト動作を示す信号、命令
リード動作を示す信号などに基づき、エミュレーション
バスに与えられるアドレスやデータさらには制御情報を
逐次蓄えるリアルタイムトレース回路などが接続され
る。本実施例においては、エミュレーションバス１／２
がエミュレーションメモリ、ブレーク制御回路、リアル
タイムトレース回路などにそれぞれ接続される。

【０２１１】従って、エミュレーションメモリは、ＩＡ
Ｂ１／ＩＤＢ１およびＩＡＢ２／ＩＤＢ２のデータを独
立して並立的に入出力する。また、ブレーク制御回路
は、ＩＡＢ１／ＩＤＢ１およびＩＡＢ２／ＩＤＢ２のア
ドレス／データ、その他の情報を独立に判定する。この
ＩＡＢ１／ＩＤＢ１側の条件が成立した後、ＩＡＢ２／
ＩＤＢ２側の条件が成立したときにブレークを要求する
ことが可能にされる。前記の通り、ブレーク割込はＣＰ
Ｕ１およびＣＰＵ２の両方に同時に要求することもでき
るし、一方のＣＰＵのみに要求することもできる。

【０２１２】また、リアルタイムトレース回路は、ＩＡ
Ｂ１／ＩＤＢ１およびＩＡＢ２／ＩＤＢ２のアドレス／
データ、その他の情報を独立に蓄積し、一方のＣＰＵが
ブレークしたときには、他方のＣＰＵのアドレス／デー
タ、その他の情報のみを蓄積する。また、一方のＣＰＵ
のみのアドレス／データ、その他の情報を選択的に蓄積
することもできる。

【０２１３】このエミュレーションメモリ、ブレーク制
御回路、リアルタイムトレース回路はコントロールバス
に接続され、コントロールバスを介してコントロールプ
ロセッサの制御を受けるようになっている。このコント
ロールバスは、エミュレーション用プロセッサ制御回路
に接続されるとともに、インタフェース回路を介して、
特に制限はされないものの、パーソナルコンピュータな
どのシステム開発装置に接続される。

【０２１４】たとえば、システム開発装置から入力され
たプログラムをエミュレーションメモリに転送し、内蔵
ＲＯＭ上に配置されるべきこのプログラムをＣＰＵがリ
ードすると、エミュレーションメモリ上のプログラムが
リードされる。また、ブレーク条件や、リアルタイムト
レース条件などもシステム開発装置から与えることがで
きる。

【０２１５】このブレーク条件としては、少なくとも、
ＣＰＵ１とＣＰＵ２の条件が独立して設定できるように
される。また、リアルタイムトレース条件としては、少
なくとも、ＣＰＵ１とＣＰＵ２のアドレス／データ、そ
の他の情報を同時に蓄積するか、選択的に一方のＣＰＵ
のアドレス／データ、その他の情報のみを蓄積するかを
選択できるようにする。

【０２１６】従って、本実施例のシングルチップマイク
ロコンピュータによれば、データ処理装置としてのＣＰ
Ｕ１，ＣＰＵ２、バス制御手段としてのバスコントロー
ラ、読み出し可能な記憶手段としてのＲＯＭ１，ＲＯＭ
２、データ入出力手段としてのＩＯＰ０〜ＩＯＰ１１を
主要な構成とすることにより、以下の作用効果を得るこ
とができる。

【０２１７】(1).ＣＰＵ１とＲＯＭ１を接続するＩＡＢ
１，ＩＤＢ１と、ＣＰＵ２とＲＯＭ２を接続するＩＡＢ
２，ＩＤＢ２とを独立に設け、ＲＯＭ１にＣＰＵ１のプ
ログラムを、ＲＯＭ２にＣＰＵ２のプログラムを格納す
ることにより、ＣＰＵ１とＣＰＵ２が並列動作すること
を可能にし、またＲＡＭＰとＩＯＰ０〜ＩＯＰ１１など
による入出力回路を共通のＰＡＢ，ＰＤＢに接続し、Ｃ
ＰＵ１およびＣＰＵ２が利用可能とすることにより、Ｃ
ＰＵ１とＣＰＵ２の制御すべきデータを任意に配分して
利用することができる。これによって、シングルチップ
マイクロコンピュータの処理速度を向上し、資源利用効
率を向上できる。

【０２１８】(2).１つのシングルチップマイクロコンピ
ュータで２つの処理を同時に行うことにより、従来の複
数の半導体集積回路装置を利用していたシステムを代替
して、小型化を実現することができる。

【０２１９】(3).ＣＰＵ１およびＣＰＵ２が、相互に割
込を要求することを可能にすることにより、容易にＣＰ
Ｕ１，２の相互の同期を実現することができる。

【０２２０】(4).ＣＰＵ１およびＣＰＵ２の動作によっ
て、ソフトウェアスタンバイのようなシングルチップマ
イクロコンピュータの全体を停止状態とする場合、ＳＳ
ＢＹビットを“１”にセットした状態で、一方のＣＰＵ
がＳＬＥＥＰ命令を実行したときに、他方のＣＰＵの状
態に応じて、直ちにソフトウェアスタンバイ状態に遷移
するか、一旦スリープ状態に遷移した後、他方のＣＰＵ
がＳＬＥＥＰ命令を実行した後にソフトウェアスタンバ
イ状態に遷移するかが自動的に選択することによって、
プログラムを作成する場合に、相互の動作状態を確認す
る必要がなく、プログラムの作成効率を向上することが
できる。

【０２２１】(5).ＩＯＰ０〜ＩＯＰ１１をビット単位
で、いずれのＣＰＵ１，２が利用するかを指定するレジ
スタＤＲを設けることにより、１本の入出力ポートを２
つのＣＰＵ１，２で利用することができ、資源の利用効
率をより向上することができる。

【０２２２】(6).割込を、いずれのＣＰＵ１，２に要求
するかを指定するレジスタを割込許可回路に設けること
により、入出力回路を２つのＣＰＵ１，２で任意に配分
して利用することができ、資源の利用効率をより向上す
ることができる。

【０２２３】(7).一方のＣＰＵを、主に割込によるデー
タ転送を行うことに使用することにより、割込時の種々
の処理を容易に行うことができる。

【０２２４】(8).ＲＯＭ１，２をＰＲＯＭで構成した場
合、ＰＲＯＭモード時にはＲＯＭ１とＲＯＭ２を連続し
たアドレスに配置することにより、ＲＯＭ１とＲＯＭ２
を１つのＰＲＯＭと互換性を持たせ、ＰＲＯＭ書込みを
効率化することができる。

【０２２５】(9).１つの物理的アドレスに対応して、Ｃ
ＰＵ１，２毎に異なる論理的アドレスを有する場合、ま
たは異なるＣＰＵ１，２の１つの論理的アドレスに対応
して、異なる物理的アドレスを有する場合に、いずれの
論理アドレスを使用するかを選択する制御信号を与える
ことによって、ＣＰＵ１，２によってアドレスが与えら
れ、かつデータの入出力が行われるべき複数の内部バス
に、外部から内蔵の機能ブロックをリード／ライトする
ためのアドレスデータなどを前記内部バスより少ないバ
ッファ回路を介して供給可能にして、この機能ブロック
に必要なデータのリード／ライトを外部から直接行うこ
とができるようにし、このシングルチップマイクロコン
ピュータに内蔵される機能ブロックのテストの容易化、
ならびにテスティング効率の向上を実現できる。

【０２２６】(10). ＣＰＵ１とＣＰＵ２の互換性を持た
せることにより、開発効率を向上することができ、また
サポートツールを共通化することを可能にし、開発装置
の開発効率を向上することができる。これにより、使用
者が必要とする開発装置の数を低減し、開発装置に必要
な費用を低減することができる。

【０２２７】(11). このシングルチップマイクロコンピ
ュータのエミュレータにおいては、２つのＣＰＵ１，２
を独立に停止する割込を有することにより、デバック効
率を向上することができる。

【０２２８】また、本実施例においては、図１５に示す
ように、図１のシングルチップマイクロコンピュータに
対して、ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）がＣＰＵ１と同様にＩＡＢ１，ＩＤＢ１に接続さ
れて追加されることにより、ＣＰＵ１とＤＭＡＣを、バ
スコントローラのバス権調停に基づいて互いに排他的に
動作させることができる。

【０２２９】すなわち、ＤＭＡＣは、起動要因として、
ＣＰＵ１が所定の制御ビットを“１”にセットすること
によって、データ転送を行うオートリクエストや、ＤＭ
Ａ要求端子に所定の信号が与えられたときに、データ転
送を行う外部リクエスト機能を持ち、また転送モードと
して、オートリクエストのとき、ＣＰＵ１を停止してバ
スを専有してデータ転送を行うバーストモードや、１回
の転送毎にバス権を解放してＣＰＵ１と交互に動作しつ
つ、データ転送を行うサイクルスチールモードを持つこ
とにより可能となる。

【０２３０】また、割込要求信号を起動要求信号とし
て、データ転送を行うことができ、ＣＰＵ２が割込でデ
ータ転送を行うより高速のデータ転送が可能である。

【０２３１】さらに、バス調停は、リード／ライトの競
合時に行うほか、時分割で動作するようにしてもよい。
たとえば、８ステート毎にＣＰＵ１およびＣＰＵ２にバ
ス権を与える。また、８ステート間にバスが終了しなか
った場合には、終了するまで動作する。たとえば、ＣＰ
Ｕ１には４ステート、ＣＰＵ２には１２ステートずつバ
ス権を与えてもよい。

【０２３２】（実施例２）図１６は本発明の他の実施例
であるシングルチップマイクロコンピュータを示すブロ
ック図、図１７は本実施例のシングルチップマイクロコ
ンピュータにおけるバスの動作タイミング図である。

【０２３３】本実施例のシングルチップマイクロコンピ
ュータは、実施例１に対して、ＩＡＢ１とＩＡＢ２、Ｉ
ＤＢ１とＩＤＢ２が共通化されてＩＡＢ／ＩＤＢとさ
れ、データバス幅を３２ビットとし、同様にＲＯＭ１と
ＲＯＭ２、ＲＡＭ１とＲＡＭ２が共通化されてリードオ
ンリメモリ（ＲＯＭ：読み出し可能な記憶手段）／ラン
ダムアクセスメモリ（ＲＡＭ）とされ、これらは３２ビ
ット同時にリード／ライト可能にしている。

【０２３４】また、ＣＰＵ１（第１のデータ処理装置）
およびＣＰＵ２（第２のデータ処理装置）は時分割で、
内部アドレスバス（ＩＡＢ）／内部データバス（ＩＤ
Ｂ）を利用して、ＲＯＭ／ＲＡＭをリード／ライトす
る。前記の通り、これらのＣＰＵ１／２の命令は１６ビ
ット単位であり、最小命令を１ステートで実行する。

【０２３５】すなわち、１つのＣＰＵ１／２に対して、
命令については１６ビットを１ステートでリードして、
命令リード量と命令実行量が同等となる。３２ビットで
命令をリードすれば、命令リードの回数を半分にして、
ＩＡＢ／ＩＤＢおよびＲＯＭ／ＲＡＭの使用頻度を１／
２とすることができる。従って、ＣＰＵ１およびＣＰＵ
２が交互にＩＡＢ／ＩＤＢを利用してＲＯＭから命令を
読み出すことができ、並列に実行可能とすることができ
る。

【０２３６】実際には、分岐命令などのように３２ビッ
トで命令をリードしても、１６ビットが無駄になってし
まったり、データアクセスのときには使用頻度を減らせ
なっかたりして完全な並列動作はできないが、前記の通
り命令のリード回数が多く、本実施例によっても、実施
例１に対して処理速度をそれほど低下させることがな
い。また、ＲＯＭ／ＲＡＭを共通化することによって、
物理的規模を低下させたり、ＣＰＵ１／２の使用するメ
モリ容量を任意に設定したりすることができる。

【０２３７】次に、図１７により内部バスの動作タイミ
ングの一例を説明する。

【０２３８】なお、ＣＰＵ１／２のプログラムは図６と
同様であり、バスの使用権は、前回バスを使用していた
ＣＰＵ１／２が非優先とされ、そのほかの場合にはＣＰ
Ｕ２を優先するものとする。

【０２３９】たとえば、ＩＡＢ１／２は、φ＃に同期し
て出力され、またＣＰＵ１／２のＲＯＭおよびＲＡＭに
対するリードは、３２ビット一括して１ステートで行わ
れる。ただし、これは４の倍数番地から始まる３２ビッ
トデータに限定される。

【０２４０】まず、ＩＡＢ１／２はφ＃に同期して、１
ステート出力され、特に制限はされないものの、ＲＯＭ
およびＲＡＭの中でφに同期してラッチされる。これに
対応するリードデータはφ＃に同期して出力され、φ＃
が活性状態の期間にＣＰＵ１／２に取り込まれる。

【０２４１】また、前記同様に、ＲＡＭＰに対するリー
ド／ライトは２ステート、Ｉ／Ｏに対するリード／ライ
トは３ステートで行われる。φ＃に同期したＩＡＢ１／
２は、バスコントローラでφに同期化される。この場合
に、先頭命令の存在するアドレスｍ、ｎは４の倍数番地
とされる。

【０２４２】Ｔ１では、ＣＰＵ１／２のＲＯＭからの命
令フェッチが要求されるが、ＣＰＵ２の命令フェッチが
優先され、ＩＡＢにアドレスｍが出力される。

【０２４３】Ｔ２では、ＲＯＭからＩＤＢに読み出され
た命令コード（ＢＣＬＲ命令の第１、第２ワード）をＣ
ＰＵ２が取り込むとともに、ＣＰＵ１の命令フェッチの
アドレスｎがＩＡＢに出力される。

【０２４４】Ｔ３では、ＲＯＭからＩＤＢに読み出され
た命令コード（ＣＭＰ、ＢＥＱ命令）をＣＰＵ１が取り
込むとともに、ＣＰＵ２はアドレスＳＳＲをＩＡＢに出
力する。自動的に、ＣＰＵ２のＰＡＢ／ＰＤＢの使用が
許可される。この場合に、ＳＣＩのリードが３ステート
必要であるため、ＣＰＵ２待機信号がハイレベルにな
る。

【０２４５】Ｔ４では、ＩＡＢの内容がＰＡＢに出力さ
れて、ＳＣＩのレジスタＳＳＲの内容がリードされる。
このリードデータはＴ６で得られる。一方、ＣＰＵ１が
命令フェッチを要求するが、ＣＰＵ２がバスを使用中で
あるので、保留とされ、ＣＰＵ１待機信号がハイレベル
になる。

【０２４６】Ｔ５では、ＣＰＵ１／２ともに待機状態と
される。

【０２４７】Ｔ６では、ＳＣＩのレジスタＳＳＲから読
み出されたデータをＰＤＢ、ＩＤＢを介してＣＰＵ２が
取り込む。また、ＣＰＵ２は次の命令フェッチを要求す
るが、ＣＰＵ１の命令フェッチが優先され、ＣＰＵ１待
機信号がロウレベルとなり、ＣＰＵ２待機信号ハイレベ
ルのままである。この場合に、ＣＰＵ１の命令フェッチ
のアドレスｎ＋４をＩＡＢに出力する。

【０２４８】Ｔ７では、ＲＯＭからＩＤＢに読み出され
た命令コード（ＢＴＳＴ命令の第１ワード）をＣＰＵ１
が取り込む。この場合に、ＣＰＵ１は分岐先命令のフェ
ッチを要求するが、ＣＰＵ２の命令フェッチが優先さ
れ、ＣＰＵ２待機信号がロウレベルとなり、ＣＰＵ１待
機信号ハイレベルになる。

【０２４９】Ｔ８では、ＲＯＭからＩＤＢに読み出され
た次の命令コードをＣＰＵ２が取り込む。この場合に、
ＣＰＵ１待機信号がロウレベルとなり、ＣＰＵ１の命令
フェッチのアドレスＮ１をＩＡＢに出力する。

【０２５０】Ｔ９では、ＲＯＭからＩＤＢに読み出され
た命令コードをＣＰＵ１が取り込むが、これは分岐条件
が不成立で実行されない。先にフェッチ済みのＢＴＳＴ
命令の第１ワードが有効になる。この場合に、ＣＰＵ１
は次の命令フェッチを要求するが、ＣＰＵ２が優先さ
れ、ＣＰＵ１待機信号ハイレベルになる。

【０２５１】一方、ＣＰＵ２はアドレスＳＳＲをＩＡＢ
に出力する。自動的に、ＣＰＵ２のＰＡＢ／ＰＤＢの使
用が許可される。ここで、ＳＣＩのリードが３ステート
必要であるため、ＣＰＵ２待機信号がハイレベルにな
る。

【０２５２】Ｔ１０では、ＩＡＢの内容がＰＡＢに出力
され、ＣＰＵ２はアドレスＳＳＲにライトすべきデータ
をＩＤＢ経由ＰＤＢに出力する。ここで、ＣＰＵ１は待
機状態とされる。

【０２５３】Ｔ１１では、ＣＰＵ２待機信号がロウレベ
ルになる。

【０２５４】Ｔ１２では、ＣＰＵ１待機信号がロウレベ
ルとなり、ＣＰＵ１の命令フェッチのアドレスｎ＋６を
ＩＡＢに出力する。

【０２５５】Ｔ１３では、ＲＯＭからＩＤＢに読み出さ
れた命令コード（ＢＴＳＴ命令の第２ワード）をＣＰＵ
１が取り込む。この場合に、ＣＰＵ１はアドレスＰＯＲ
Ｔのリードを要求し、ＣＰＵ２はＲＯＭからの命令フェ
ッチを要求するが、ＣＰＵ２が優先され、ＣＰＵ１待機
信号ハイレベルになる。ここで、ＩＡＢにＣＰＵ２の命
令フェッチのアドレスｍ＋８が出力される。

【０２５６】Ｔ１４では、ＲＯＭからＩＤＢに読み出さ
れた次の命令コードをＣＰＵ２が取り込む。この場合
に、ＣＰＵ１はアドレスＰＯＲＴをＩＡＢに出力する。
ここで、入出力ポートのリードが３ステート必要である
ため、ＣＰＵ１待機信号が再度ハイレベルとなる。

【０２５７】Ｔ１５では、ＩＡＢの内容がＰＡＢに出力
されて、入出力ポートのレジスタＰＯＲＴの内容がリー
ドされる。このリードデータはＴ１７で得られる。一
方、ＣＰＵ２が命令フェッチを要求するが、ＣＰＵ１が
バスを使用中であるので、保留とされ、ＣＰＵ２待機信
号がハイレベルになる。

【０２５８】以上のように、本実施例においては、図６
の実施例１に比較して、実行時間が長くなっているが、
少なくとも１つのＣＰＵ１／２で実現する場合よりも短
くできる。

【０２５９】まず、割込やサブルーチン分岐などでＣＰ
Ｕ１／２の内部状態を退避したり、復帰したりする作業
を除くことができる。また、２つのＣＰＵ１／２を単純
に交互に動作するよりも短くできる。これは、ＲＯＭか
らＣＰＵ１／２が単位時間に実行できるより大きい量の
命令を単位時間にリード可能にし、バスを使用しないで
よい時間を作り、これを他方のＣＰＵ１／２が利用可能
としているためである。

【０２６０】これは、内蔵のＲＯＭにプログラムを配置
する場合に特に有効であり、ＣＰＵがリード／ライトす
る大部分が命令のリードであることと、内部のメモリは
外部のメモリに対して読み出し速度を向上しやすいこ
と、バスの幅を容易に広げられるためである。

【０２６１】このとき、ＣＰＵ２は、前記ＤＭＡＣやＤ
ＴＣのようなデータ処理装置またはデータ転送装置であ
っても、同様にＣＰＵ１の処理速度を低下することを最
小限として、データ転送を行うことができる。特に、デ
ータ転送に先立って転送情報をＲＡＭから読み出す必要
がある前記ＤＴＣに特に有効である。

【０２６２】従って、本実施例のシングルチップマイク
ロコンピュータによれば、データ処理装置としてのＣＰ
Ｕ１，ＣＰＵ２、読み出し可能な記憶手段としてのＲＯ
Ｍを主要な構成とし、ＩＡＢ／ＩＤＢ、ＲＯＭ／ＲＡＭ
を共通化することにより、実施例１に加えて以下の作用
効果を得ることができる。

【０２６３】すなわち、ＣＰＵ１／２が単位時間に実行
できる命令のバイト数より、大きなバイト数を単位時間
でリード可能なＩＡＢ／ＩＤＢに、複数のＣＰＵ１／２
を接続することにより、複数のＣＰＵ１／２が時分割的
にＩＡＢ／ＩＤＢを利用して実質的に並立動作を可能に
し、また共通のＲＯＭ／ＲＡＭを任意に配分して利用
し、シングルチップマイクロコンピュータの処理速度を
向上し、資源利用効率を向上することができる。

【０２６４】以上、本発明者によってなされた発明を実
施例１および２に基づき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【０２６５】たとえば、バスの具体的な回路構成につい
ても種々変更可能であり、ＩＡＢ１、ＩＤＢ１とＰＡ
Ｂ、ＰＤＢを直結してもよい。この場合には、ＣＰＵ１
とＣＰＵ２が並立的にプログラムを読み出して実行でき
るようにすればよく、これによって相互に動作を制約す
る頻度が高くなるが、物理的規模を縮小できる場合があ
る。

【０２６６】また、ＲＡＭ１、ＲＡＭ２、ＲＡＭＰを１
つの機能ブロックとしてもよい。

【０２６７】さらに、ＣＰＵの数も３個以上にすること
ができ、この場合には複数のＣＰＵを第１のバスに接続
して、バスを時分割で利用し、さらに別の単数または複
数のＣＰＵを第２のバスに接続してもよい。

【０２６８】また、内蔵のＲＯＭはマスクＲＯＭ、ＰＲ
ＯＭの他、ＥＥＰＲＯＭ、フラッシュメモリなどのＣＰ
Ｕが実行すべきプログラムを格納するメモリであればよ
い。このＲＯＭ１とＲＯＭ２が異なっていてもよい。

【０２６９】さらに、タイマ、ＳＣＩなどの割込を要求
する機能ブロックあるいはパルス出力回路などの割込処
理の対象となる機能ブロックの種類、機能、数などには
何等制約されない。

【０２７０】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるシングルチップマ
イクロコンピュータに適用した場合について説明した
が、これに限定されるものではなく、その他の半導体集
積回路装置にも適用可能であり、本発明は、少なくとも
複数のデータ処理装置を内蔵した半導体集積回路装置に
適用することができる。

【０２７１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０２７２】(1).２つのデータ処理装置に並立したバス
によって独立した２つの読み出し可能な記憶手段に格納
した命令をリード可能にしたり、バスの幅を拡張してデ
ータ処理装置が単位時間に実行可能な命令数以上の命令
をリード可能にして、２つのデータ処理装置を並立的に
動作可能な命令を供給する機能を内蔵するシングルチッ
プマイクロコンピュータまたは半導体集積回路装置にお
いて、複数の記憶手段を同時に選択可能とし、複数の記
憶手段の同時書込みまたは同時読み出しを行うことによ
って割込によるデータ処理のチャネル数の制約をなく
し、さらにデータ処理内容を任意とすることができるの
で、任意の転送処理の実現、物理的規模の縮小、転送チ
ャネル数の制約解除、あるいはシングルチップマイクロ
コンピュータまたは半導体集積回路装置の製造費用の削
減が可能となる。

【０２７３】(2).前記(1) により、第１、第２のデータ
処理装置を同時に動作させることができるので、シング
ルチップマイクロコンピュータまたは半導体集積回路装
置の処理速度の向上が可能となる。

【０２７４】(3).前記シングルチップマイクロコンピュ
ータまたは半導体集積回路装置のエミュレーション用プ
ロセッサ、さらにエミュレータによれば、２つのデータ
処理装置を独立に停止させることができるので、デバッ
ク効率の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１であるシングルチップマイク
ロコンピュータを示すブロック図である。

【図２】実施例１のシングルチップマイクロコンピュー
タにおける全体のアドレスマップの説明図である。

【図３】実施例１におけるシングルチップマイクロコン
ピュータのバスの接続状態のブロック図である。

【図４】実施例１における割込コントローラの概略ブロ
ック図である。

【図５】実施例１における割込要求ビットおよび割込許
可回路の概略ブロック図である。

【図６】実施例１におけるバスの動作タイミング図であ
る。

【図７】実施例１における低消費電力状態制御回路の概
略ブロック図である。

【図８】実施例１における入出力ポートを制御するレジ
スタ構成の説明図である。

【図９】実施例１における入出力ポートの概略ブロック
図である。

【図１０】実施例１におけるＰＲＯＭのアドレスマップ
である。

【図１１】実施例１におけるＰＲＯＭモードの主要部の
ブロック図である。

【図１２】実施例１におけるテストモードの主要部のブ
ロック図である。

【図１３】実施例１におけるエミュレーション用プロセ
ッサの概略ブロック図である。

【図１４】実施例１におけるエミュレータの概略ブロッ
ク図である。

【図１５】実施例１におけるシングルチップマイクロコ
ンピュータの変形例を示すブロック図である。

【図１６】本発明の実施例２であるシングルチップマイ
クロコンピュータを示すブロック図である。

【図１７】実施例２のシングルチップマイクロコンピュ
ータにおけるバスの動作タイミング図である。

【符号の説明】

ＣＰＵ１中央処理装置（第１のデータ処理装置）ＣＰＵ２中央処理装置（第２のデータ処理装置）ＲＯＭ１リードオンリメモリ（第１の読み出し可能な
記憶手段）ＲＯＭ２リードオンリメモリ（第２の読み出し可能な
記憶手段）ＲＡＭ１，ＲＡＭ２，ＲＡＭＰランダムアクセスメモ
リＳＣＩシリアルコミュニケーションインタフェースＡ／ＤＡ／Ｄ変換器ＩＯＰ０〜ＩＯＰ１１入出力ポート（データ入出力手
段）ＩＡＢ１内部アドレスバス（第１のバス）ＩＡＢ２内部アドレスバス（第２のバス）ＰＡＢ内部アドレスバス（第３のバス）ＩＤＢ１内部データバス（第１のバス）ＩＤＢ２内部データバス（第２のバス）ＰＤＢ内部データバス（第３のバス）ＤＭＡＣダイレクトメモリアクセスコントローラＲＯＭリードオンリメモリ（読み出し可能な記憶手
段）ＲＡＭランダムアクセスメモリＩＡＢ内部アドレスバスＩＤＢ内部データバス

Claims

【特許請求の範囲】

【請求項１】第１、第２のデータ処理装置と、バス制
御手段と、第１、第２の読み出し可能な記憶手段と、デ
ータ入出力手段とを有する半導体集積回路装置であっ
て、前記第１のデータ処理装置と、前記バス制御手段
と、前記第１の読み出し可能な記憶手段とが第１のバス
によって相互に接続され、前記第２のデータ処理装置
と、前記バス制御手段と、前記第２の読み出し可能な記
憶手段とが第２のバスによって相互に接続され、かつ前
記バス制御手段と、前記データ入出力手段とが第３のバ
スによって相互に接続され、前記バス制御手段は前記第
１のバスと前記第２のバスを前記第３のバスに接続する
かしないかを選択し、前記第１のデータ処理装置の前記
第１のバスを使用した読み出しと、前記第２のデータ処
理装置の前記第２のバスを使用した読み出しとを並行し
て行うことが可能であることを特徴とする半導体集積回
路装置。
【請求項２】第１、第２のデータ処理装置と、読み出
し可能な記憶手段とを有する半導体集積回路装置であっ
て、前記第１、第２のデータ処理装置と、前記読み出し
可能な記憶手段とがバスによって相互に接続され、前記
第１のデータ処理装置は、前記バスを使用して命令を読
み出して実行するものであって、単位時間に実行可能な
命令より大きい量の命令を前記バスを使用して前記読み
出し可能な記憶手段から読み出し、連続的に前記バスを
使用して前記読み出し可能な記憶手段を読み出すことな
く、前記第１のデータ処理装置の命令実行速度の低下を
最小限として、前記第２のデータ処理装置が命令を前記
読み出し可能な記憶手段から読み出すことを特徴とする
半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、割込を要求可能な入出力手段と割込制御
手段とを有し、前記割込を要求可能な入出力手段が出力
する割込信号を前記割込制御手段に入力し、前記割込制
御手段は前記第１、第２のデータ処理装置にそれぞれ第
１、第２の割込要求信号を出力し、前記割込信号が活性
状態となることに呼応して、前記第１、第２の割込要求
信号のいずれを活性状態とするかを選択する手段を有す
ることを特徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記第２のデータ処理装置が書込み
可能なレジスタ手段を有し、前記レジスタ手段の状態に
よって前記第１のデータ処理装置に割込を要求すること
を可能とすることを特徴とする半導体集積回路装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、割込を要求する端子を有し、前
記端子に所定の信号変化が発生することに呼応して、前
記第１、第２のデータ処理装置の両方に割込を要求する
ことを可能とすることを特徴とする半導体集積回路装
置。
【請求項６】請求項１、２、３、４または５記載の半
導体集積回路装置であって、レジスタ手段を含む入出力
手段を有し、前記入出力手段に含まれるレジスタ手段の
少なくとも１つのレジスタ手段は複数のビットを持ち、
別のレジスタ手段の状態によって前記第１、第２のデー
タ処理装置のいずれから書込み可能とするかを選択可能
とすることを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置であ
って、前記第１、第２のデータ処理装置のいずれから書
込み可能とするかを選択可能とされるレジスタ手段は端
子の状態を制御するものであることを特徴とする半導体
集積回路装置。
【請求項８】請求項１、２、３、４、５、６または７
記載の半導体集積回路装置であって、前記半導体集積回
路装置の全体を停止する全体停止状態、前記第１のデー
タ処理装置を停止する第１の待機状態、前記第２のデー
タ処理装置を停止する第２の待機状態をそれぞれ設定す
る全体停止手段、第１の待機手段、第２の待機手段を有
し、前記全体停止状態、前記第１の待機状態、前記第２
の待機状態は前記第１、第２のデータ処理装置が所定の
遷移命令を実行したことに呼応して遷移するものであっ
て、前記第１のデータ処理装置が前記全体停止状態を設
定する前記遷移命令を実行したとき、前記第２のデータ
処理装置が前記第２の待機状態であれば前記全体停止状
態に遷移し、前記第２のデータ処理装置が前記第２の待
機状態でなければ前記第１の待機状態に遷移することを
特徴とする半導体集積回路装置。
【請求項９】請求項１、２、３、４、５、６、７また
は８記載の半導体集積回路装置であって、テストモード
設定手段と、バッファ手段とを有し、前記バッファ手段
は、前記テストモード設定手段がテストモードを設定し
たときに、アドレス、リードおよびライト信号、アドレ
ス空間選択信号を入力し、前記リードおよびライト信号
に従ってデータを入出力するものであって、前記アドレ
ス空間選択信号は、前記入力されたアドレスが前記第
１、第２のデータ処理装置のいずれのアドレス空間に対
応するかを指定するものであって、前記アドレス空間選
択信号と前記アドレスに従って前記読み出し可能な記憶
手段または前記入出力手段が選択されて、前記リードお
よびライト信号に従って前記読み出し可能な記憶手段ま
たは前記入出力手段はリードおよびライトされることが
可能とされることを特徴とする半導体集積回路装置。
【請求項１０】請求項１、３、４、５、６、７、８ま
たは９記載の半導体集積回路装置であって、前記第１、
第２の読み出し可能な記憶手段は第１、第２の電気的に
書込み可能な記憶手段であって、書込みモード設定手段
と、バッファ手段とを有し、前記バッファ手段は、前記
書込みモード設定手段がテストモードを設定したとき
に、アドレス、リードおよび制御信号を入力し、前記制
御信号に従って前記第１、第２の電気的に書込み可能な
記憶手段に書込みを行うものであって、前記第１、第２
の電気的に書込み可能な記憶手段が連続的に書込み可能
なアドレスに配置されることを特徴とする半導体集積回
路装置。
【請求項１１】請求項１、２、３、４、５、６、７、
８、９または１０記載の半導体集積回路装置を評価する
ためのエミュレーション用プロセッサであって、前記第
１、第２のデータ処理装置が排他的に動作するバスをい
ずれのデータ処理装置が使用しているかを示す信号を出
力することを特徴とするエミュレーション用プロセッ
サ。
【請求項１２】請求項１１記載のエミュレーション用
プロセッサであって、前記第１、第２のデータ処理装置
を停止するための第１、第２のブレーク割込入力端子を
有し、前記第１のブレーク割込入力端子の所定の状態に
呼応して、前記第１のデータ処理装置を停止し、前記第
２のブレーク割込入力端子の所定の状態に呼応して、前
記第２のデータ処理装置を停止することを特徴とするエ
ミュレーション用プロセッサ。
【請求項１３】請求項１１または１２記載のエミュレ
ーション用プロセッサを搭載したエミュレータであっ
て、さらに記憶手段とシステム開発装置とを有し、前記
第１、第２のデータ処理装置の動作情報を同時に前記記
憶手段に蓄積するか、一方のデータ処理装置の動作情報
を選択的に前記記憶手段に蓄積するかを、前記システム
開発装置からの指定に基づいて選択する手段を有するこ
とを特徴とするエミュレータ。
【請求項１４】請求項１１または１２記載のエミュレ
ーション用プロセッサを搭載したエミュレータであっ
て、さらにブレーク割込要求手段とシステム開発装置と
を有し、前記第１、第２のデータ処理装置にブレーク割
込を要求する条件を前記システム開発装置からの指定に
基づいて独立に設定する手段を有することを特徴とする
エミュレータ。