JP2836321B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2836321B2 JP2836321B2 JP3288394A JP28839491A JP2836321B2 JP 2836321 B2 JP2836321 B2 JP 2836321B2 JP 3288394 A JP3288394 A JP 3288394A JP 28839491 A JP28839491 A JP 28839491A JP 2836321 B2 JP2836321 B2 JP 2836321B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- access
- memory
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バスサイジング機能を
有するデータ処理装置に関し、更に詳述すれば、異なる
バス幅のデータバスをバスサイジング機能によりアクセ
ス可能としたデータ処理装置に関する。
有するデータ処理装置に関し、更に詳述すれば、異なる
バス幅のデータバスをバスサイジング機能によりアクセ
ス可能としたデータ処理装置に関する。
【０００２】
【従来の技術】データ処理装置には、メモリアクセスに
際してデータのリード／ライトを行う場合に、バスサイ
ジング機能を使用して有効なデータバスの幅を切り替え
ることにより、メモリシステムに適したアクセスを可能
とするものがある。
際してデータのリード／ライトを行う場合に、バスサイ
ジング機能を使用して有効なデータバスの幅を切り替え
ることにより、メモリシステムに適したアクセスを可能
とするものがある。
【０００３】バスサイジング機能には、メモリアクセス
の都度バス幅を指定することによりバス幅を変更するこ
とが可能なダイナミックバスサイジングと、装置全体の
リセット時にバス幅の指定を行うことによりそれ以後同
一のバス幅に固定されるスタティックバスサイジングと
がある。
の都度バス幅を指定することによりバス幅を変更するこ
とが可能なダイナミックバスサイジングと、装置全体の
リセット時にバス幅の指定を行うことによりそれ以後同
一のバス幅に固定されるスタティックバスサイジングと
がある。
【０００４】以下に、上述のようなバスサイジング機能
を有し、更にキャッシュを備えた従来のデータ処理装置
の一例について図面を参照して説明する。
を有し、更にキャッシュを備えた従来のデータ処理装置
の一例について図面を参照して説明する。
【０００５】図１は従来のデータ処理装置の構成を示す
ブロック図である。このデータ処理装置は、マイクロプ
ロセッサ１とこれに外部データバス10及び外部アドレス
バス11にて接続された外部メモリ６とで構成されてい
る。外部データバスＤ(0:63)10のバス幅は64ビットであ
るが、スタティックバスサイジング機能を有していて外
部データバス10を64ビット幅または32ビット幅のいずれ
かに指定して使用することが可能である。外部データバ
ス10を32ビット幅で使用する場合は、外部データバス10
の下位32ビットＤ(32:63）のみを使用してアクセスが行
われる。なお、外部アドレスバスＡ(0:31)11は32ビット
幅に固定されている。
ブロック図である。このデータ処理装置は、マイクロプ
ロセッサ１とこれに外部データバス10及び外部アドレス
バス11にて接続された外部メモリ６とで構成されてい
る。外部データバスＤ(0:63)10のバス幅は64ビットであ
るが、スタティックバスサイジング機能を有していて外
部データバス10を64ビット幅または32ビット幅のいずれ
かに指定して使用することが可能である。外部データバ
ス10を32ビット幅で使用する場合は、外部データバス10
の下位32ビットＤ(32:63）のみを使用してアクセスが行
われる。なお、外部アドレスバスＡ(0:31)11は32ビット
幅に固定されている。
【０００６】マイクロプロセッサ１はバスインタフェイ
ス２と内部機能回路とで構成されている。内部機能回路
としては、整置回路３, キャッシュメモリ４, 内部デー
タ演算回路５等が備えられている。そして、整置回路３
とキャッシュメモリ４とは共に内部データバスであるＤ
バス12によりバスインタフェイス２と接続されている。
また整置回路３と内部データ演算回路５とはＳバス13で
接続されており、キャッシュメモリ４と整置回路３とは
バス14にて接続されている。
ス２と内部機能回路とで構成されている。内部機能回路
としては、整置回路３, キャッシュメモリ４, 内部デー
タ演算回路５等が備えられている。そして、整置回路３
とキャッシュメモリ４とは共に内部データバスであるＤ
バス12によりバスインタフェイス２と接続されている。
また整置回路３と内部データ演算回路５とはＳバス13で
接続されており、キャッシュメモリ４と整置回路３とは
バス14にて接続されている。
【０００７】外部メモリ６に対するリードアクセスによ
り外部データバス10から得られたデータは、バスインタ
フェイス２からＤバス12を経由して整置回路３とキャッ
シュメモリ４とに転送される。リードされたデータは整
置回路３で整置されると共に、キャッシュメモリ４に登
録される。リードすべきデータが予めキャッシュメモリ
４に登録されている場合は、当該データはキャッシュメ
モリ４からバス14を経由して整置回路３に送られる。整
置回路３で整置されたデータはＳバス13を経由して内部
データ演算回路５に送られる。なお、マイクロプロセッ
サ１内のＤバス12, Ｓバス13, バス14は全て64ビット幅
である。
り外部データバス10から得られたデータは、バスインタ
フェイス２からＤバス12を経由して整置回路３とキャッ
シュメモリ４とに転送される。リードされたデータは整
置回路３で整置されると共に、キャッシュメモリ４に登
録される。リードすべきデータが予めキャッシュメモリ
４に登録されている場合は、当該データはキャッシュメ
モリ４からバス14を経由して整置回路３に送られる。整
置回路３で整置されたデータはＳバス13を経由して内部
データ演算回路５に送られる。なお、マイクロプロセッ
サ１内のＤバス12, Ｓバス13, バス14は全て64ビット幅
である。
【０００８】図２はバスインタフェイス２のデータ転送
系の回路を示す回路図である。この回路は３状態バッフ
ァ30, 31とバッファ32, 33とで構成されている。外部デ
ータバス10の上位32ビット分のバス10H はバッファ32及
び３状態バッファ30を介してＤバス12の上位32ビット分
のバス12H に接続されており、外部データバス10の下位
32ビット分のバス10L はバッファ33及び３状態バッファ
31を介してＤバス12の下位32ビット分のバス12L に接続
されている。
系の回路を示す回路図である。この回路は３状態バッフ
ァ30, 31とバッファ32, 33とで構成されている。外部デ
ータバス10の上位32ビット分のバス10H はバッファ32及
び３状態バッファ30を介してＤバス12の上位32ビット分
のバス12H に接続されており、外部データバス10の下位
32ビット分のバス10L はバッファ33及び３状態バッファ
31を介してＤバス12の下位32ビット分のバス12L に接続
されている。
【０００９】図３はデータリード時における上述の３状
態バッファ30,31の制御信号3A, 3Bの論理レベルを示す
模式図である。制御信号3A, 3Bはこの状態では必ず”
１”である。従って、外部データバス10の上位32ビット
分のバス10H からはＤバス12の上位32ビット分のバス12
H にデータが出力され、外部データバス10の下位32ビッ
ト分のバス10L からはＤバス12の下位32ビット分のバス
12L にデータが出力される。
態バッファ30,31の制御信号3A, 3Bの論理レベルを示す
模式図である。制御信号3A, 3Bはこの状態では必ず”
１”である。従って、外部データバス10の上位32ビット
分のバス10H からはＤバス12の上位32ビット分のバス12
H にデータが出力され、外部データバス10の下位32ビッ
ト分のバス10L からはＤバス12の下位32ビット分のバス
12L にデータが出力される。
【００１０】図４は整置回路３の構成を示すブロック図
である。整置回路３には、Ｄバス12から入力される非整
置データを格納するために32ビットの4Aレジスタ40，32
ビットの4Bレジスタ41, 24ビットの4Cレジスタ42からな
る88ビットレジスタ400 が備えられている。また、この
88ビットレジスタ400 に格納されているデータの整置を
行うシフタ43と、シフタ43により整置されたデータを保
存する64ビットのレジスタ44も備えられている。
である。整置回路３には、Ｄバス12から入力される非整
置データを格納するために32ビットの4Aレジスタ40，32
ビットの4Bレジスタ41, 24ビットの4Cレジスタ42からな
る88ビットレジスタ400 が備えられている。また、この
88ビットレジスタ400 に格納されているデータの整置を
行うシフタ43と、シフタ43により整置されたデータを保
存する64ビットのレジスタ44も備えられている。
【００１１】この整置回路３は８ビット, 16ビット, 32
ビット, 64ビットのデータを整置することができるよう
に構成されている。このため、64ビット長のデータは外
部メモリ６のメモリ空間上の32ビット境界を最大２回跨
ぐ可能性があるので、非整置データを格納する4A, 4B,
4Cレジスタ40, 41, 42のサイズが合計で88ビット必要に
なる。
ビット, 64ビットのデータを整置することができるよう
に構成されている。このため、64ビット長のデータは外
部メモリ６のメモリ空間上の32ビット境界を最大２回跨
ぐ可能性があるので、非整置データを格納する4A, 4B,
4Cレジスタ40, 41, 42のサイズが合計で88ビット必要に
なる。
【００１２】図５はＤバス12上のデータがどのように図
４に示されている4A, 4B, 4Cレジスタ40, 41, 42に取り
込まれるかを示す模式図である。データが取り込まれる
際の条件は、使用している外部データバス10のバス幅と
アドレスの下位から３ビット目の値とにより決定され
る。
４に示されている4A, 4B, 4Cレジスタ40, 41, 42に取り
込まれるかを示す模式図である。データが取り込まれる
際の条件は、使用している外部データバス10のバス幅と
アドレスの下位から３ビット目の値とにより決定され
る。
【００１３】図６はキャッシュメモリ４の構成を示すブ
ロック図である。キャッシュメモリ４は、 256ビットの
データ登録レジスタ50, データ読出しレジスタ52, キャ
ッシュメモリデータ部51, 256ビットから88ビットを取
り出すシフタ53, タグ登録レジスタ54, キャッシュメモ
リタグ部55, タグ読出しレジスタ56等にて構成されてい
る。
ロック図である。キャッシュメモリ４は、 256ビットの
データ登録レジスタ50, データ読出しレジスタ52, キャ
ッシュメモリデータ部51, 256ビットから88ビットを取
り出すシフタ53, タグ登録レジスタ54, キャッシュメモ
リタグ部55, タグ読出しレジスタ56等にて構成されてい
る。
【００１４】キャッシュメモリ４の１つのラインに登録
されるデータは 256ビットの大きさである。キャッシュ
メモリ４の登録のための外部バスアクセスはバースト転
送アクセスで行われ、１ライン分のデータを高速にアク
セスすることが可能である。なお、データ登録レジスタ
50はそれぞれが32ビット幅の８個のレジスタ5A, 5B…5H
にて構成されており、それぞれのレジスタ5A, 5B…5Hが
Ｄバス12の上位32ビット分のバス12H 及び下位32ビット
分のバス12L と接続されている。
されるデータは 256ビットの大きさである。キャッシュ
メモリ４の登録のための外部バスアクセスはバースト転
送アクセスで行われ、１ライン分のデータを高速にアク
セスすることが可能である。なお、データ登録レジスタ
50はそれぞれが32ビット幅の８個のレジスタ5A, 5B…5H
にて構成されており、それぞれのレジスタ5A, 5B…5Hが
Ｄバス12の上位32ビット分のバス12H 及び下位32ビット
分のバス12L と接続されている。
【００１５】図７は図１に示されているマイクロプロセ
ッサ１が処理対象とするメモリ空間の一部の構成を示す
模式図である。なお、図７に示されているアドレスはバ
イトアドレスであり、またここに示されているのは32ビ
ットアドレスの下位16ビットであり、16進数で表示され
ている。
ッサ１が処理対象とするメモリ空間の一部の構成を示す
模式図である。なお、図７に示されているアドレスはバ
イトアドレスであり、またここに示されているのは32ビ
ットアドレスの下位16ビットであり、16進数で表示され
ている。
【００１６】図８及び図９はバースト転送アクセスのタ
イミングを示すタイミングチャートである。図８は外部
データバス10が64ビット幅である場合を、図９は同じく
32ビット幅である場合をそれぞれ示している。
イミングを示すタイミングチャートである。図８は外部
データバス10が64ビット幅である場合を、図９は同じく
32ビット幅である場合をそれぞれ示している。
【００１７】バースト転送アクセスは、４つのバスサイ
クルを１組にした転送方法である。図８及び図９におい
て、 (a)はクロックCLK を、 (b)は外部アドレスバスＡ
(0:31)上のデータを、 (c)はバス開始信号#BS を、 (d)
はアドレスストローブ信号#AS を、 (e)はデータストロ
ーブ信号#DS を、 (f)はリード／ライト信号R/#Wをそれ
ぞれ示しており、これらはいずれもマイクロプロセッサ
１が出力する信号である。また、 (g)はアクセスの終了
を示すデータ転送完了信号#DC を、 (h)は外部データバ
スＤ(0:63)10上のデータをそれぞれ示しており、これら
はいずれもマイクロプロセッサ１が入力する信号であ
る。更に、 (i)はバースト転送アクセスの開始を示すア
クセス開始信号を、 (j)はバースト転送の各サイクルの
切れ目を示すバスサイクル終了信号をそれぞれ示してお
り、これらはバスインタフェイス２から内部データ演算
回路５にバスサイクルの状態を示す信号である。
クルを１組にした転送方法である。図８及び図９におい
て、 (a)はクロックCLK を、 (b)は外部アドレスバスＡ
(0:31)上のデータを、 (c)はバス開始信号#BS を、 (d)
はアドレスストローブ信号#AS を、 (e)はデータストロ
ーブ信号#DS を、 (f)はリード／ライト信号R/#Wをそれ
ぞれ示しており、これらはいずれもマイクロプロセッサ
１が出力する信号である。また、 (g)はアクセスの終了
を示すデータ転送完了信号#DC を、 (h)は外部データバ
スＤ(0:63)10上のデータをそれぞれ示しており、これら
はいずれもマイクロプロセッサ１が入力する信号であ
る。更に、 (i)はバースト転送アクセスの開始を示すア
クセス開始信号を、 (j)はバースト転送の各サイクルの
切れ目を示すバスサイクル終了信号をそれぞれ示してお
り、これらはバスインタフェイス２から内部データ演算
回路５にバスサイクルの状態を示す信号である。
【００１８】次に上述のような従来のデータ処理装置の
動作について説明する。マイクロプロセッサ１は、メモ
リに対するデータリードの必要が生じると、先ず内蔵の
キャッシュメモリ４に対してアクセスを行う。キャッシ
ュミスした場合、即ちアクセス対象のデータがキャッシ
ュメモリ４に格納されていない場合は、外部メモリ６に
対してバスサイクルの起動を行ってバースト転送アクセ
スによるデータのリードを行う。外部メモリ６に対する
アクセスが行われてデータがリードされると整置回路３
がデータを整置すると同時に、キャッシュメモリ４にそ
のデータが登録される。次回に同一のアドレスに対して
アクセスされた場合は、キャッシュメモリ４にデータが
既に登録されている、即ちキャッシュヒットするので、
外部メモリ６をアクセスする必要がないためアクセスに
要する時間が短縮される。
動作について説明する。マイクロプロセッサ１は、メモ
リに対するデータリードの必要が生じると、先ず内蔵の
キャッシュメモリ４に対してアクセスを行う。キャッシ
ュミスした場合、即ちアクセス対象のデータがキャッシ
ュメモリ４に格納されていない場合は、外部メモリ６に
対してバスサイクルの起動を行ってバースト転送アクセ
スによるデータのリードを行う。外部メモリ６に対する
アクセスが行われてデータがリードされると整置回路３
がデータを整置すると同時に、キャッシュメモリ４にそ
のデータが登録される。次回に同一のアドレスに対して
アクセスされた場合は、キャッシュメモリ４にデータが
既に登録されている、即ちキャッシュヒットするので、
外部メモリ６をアクセスする必要がないためアクセスに
要する時間が短縮される。
【００１９】このマイクロプロセッサ１は、前述のよう
にスタティックバスサイジング機能を有しているので、
外部データバス10のバス幅を変更して動作可能である。
以下に、キャッシュミスしバースト転送アクセスにより
データのリードを行う場合の動作が、使用する外部デー
タバス10のバス幅によりどのように異なるかを説明す
る。
にスタティックバスサイジング機能を有しているので、
外部データバス10のバス幅を変更して動作可能である。
以下に、キャッシュミスしバースト転送アクセスにより
データのリードを行う場合の動作が、使用する外部デー
タバス10のバス幅によりどのように異なるかを説明す
る。
【００２０】まず、外部データバス10のバス幅を64ビッ
トとして動作する場合について説明する。キャッシュミ
ス時には、キャッシュの１ライン分のデータのリードの
ために１回のバースト転送アクセスが起動される。外部
データバス10のバス幅が64ビットで４回のバスサイクル
で構成されたバースト転送アクセスを１回だけ行うこと
により、 256ビット分のデータのリードが行える。
トとして動作する場合について説明する。キャッシュミ
ス時には、キャッシュの１ライン分のデータのリードの
ために１回のバースト転送アクセスが起動される。外部
データバス10のバス幅が64ビットで４回のバスサイクル
で構成されたバースト転送アクセスを１回だけ行うこと
により、 256ビット分のデータのリードが行える。
【００２１】例えば、アドレスが”000A”でデータ長が
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする動作を説明す
る。なお、図８がこの動作のタイミングチャートであ
る。
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする動作を説明す
る。なお、図８がこの動作のタイミングチャートであ
る。
【００２２】バースト転送アクセスの第１サイクルで
は、データ１が存在する先頭アドレスが”0008”である
64ビット境界がアクセスされ、引き続くアクセスでは同
じ 256ビット境界内がラップアラウンドにより順次アク
セスされる。従って、バースト転送アクセスは、”000
8”→”0010”→”0018”→”0000”のアドレス順でア
クセスされる。
は、データ１が存在する先頭アドレスが”0008”である
64ビット境界がアクセスされ、引き続くアクセスでは同
じ 256ビット境界内がラップアラウンドにより順次アク
セスされる。従って、バースト転送アクセスは、”000
8”→”0010”→”0018”→”0000”のアドレス順でア
クセスされる。
【００２３】図８(h) 及び(k) に示されている外部デー
タバスＤ(0:63)10及びＤバス12に付与されている番号の
データは順番に”0008”, ”0010”, ”0018”, ”000
0”のアドレスから始まる64ビットデータをそれぞれ示
している。
タバスＤ(0:63)10及びＤバス12に付与されている番号の
データは順番に”0008”, ”0010”, ”0018”, ”000
0”のアドレスから始まる64ビットデータをそれぞれ示
している。
【００２４】整置回路３では、図５に示されている64ビ
ットデータバス幅でアドレスの下位から３ビット目が”
０”である場合のように動作する。アドレス”0008”を
アクセスする第１サイクルのＤバス12の上位32ビットは
88ビットレジスタ400 の4Aレジスタ40に、下位32ビット
は4Bレジスタ41にそれぞれラッチされる。アドレス”00
10”をアクセスする第２サイクルのＤバス12の上位32ビ
ットは4Cレジスタ42にラッチされる。
ットデータバス幅でアドレスの下位から３ビット目が”
０”である場合のように動作する。アドレス”0008”を
アクセスする第１サイクルのＤバス12の上位32ビットは
88ビットレジスタ400 の4Aレジスタ40に、下位32ビット
は4Bレジスタ41にそれぞれラッチされる。アドレス”00
10”をアクセスする第２サイクルのＤバス12の上位32ビ
ットは4Cレジスタ42にラッチされる。
【００２５】図８(j) に示されているバスサイクル終了
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間に整置回路３及
びキャッシュメモリ４にあるレジスタにデータがラッチ
される。この動作により、データ１は88ビットレジスタ
400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に保持さ
れ、この88ビットのデータは次にシフタ43で整置された
後にレジスタ44にラッチされ、Ｓバス13に出力される。
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間に整置回路３及
びキャッシュメモリ４にあるレジスタにデータがラッチ
される。この動作により、データ１は88ビットレジスタ
400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に保持さ
れ、この88ビットのデータは次にシフタ43で整置された
後にレジスタ44にラッチされ、Ｓバス13に出力される。
【００２６】キャッシュメモリ４では、バースト転送ア
クセスでリードされたデータがデータ登録レジスタ50に
順次ラッチされて行く。アクセスされるアドレスは”00
08”→”0010”→”0018”→”0000”の順であるから、
第１サイクルのＤバス12の上位32ビットはデータ登録レ
ジスタ50のレジスタ5Cに、下位32ビットは同じく5Dに、
第２サイクルのＤバス12の上位32ビットは同じく5Eに、
下位32ビットは同じく5Fに、第３サイクルのＤバス12の
上位32ビットは同じく5Gに、下位32ビットは同じく5H
に、第４サイクルのＤバス12の上位32ビットは同じく5A
に、下位32ビットは同じく5Bにそれぞれラッチされる。
クセスでリードされたデータがデータ登録レジスタ50に
順次ラッチされて行く。アクセスされるアドレスは”00
08”→”0010”→”0018”→”0000”の順であるから、
第１サイクルのＤバス12の上位32ビットはデータ登録レ
ジスタ50のレジスタ5Cに、下位32ビットは同じく5Dに、
第２サイクルのＤバス12の上位32ビットは同じく5Eに、
下位32ビットは同じく5Fに、第３サイクルのＤバス12の
上位32ビットは同じく5Gに、下位32ビットは同じく5H
に、第４サイクルのＤバス12の上位32ビットは同じく5A
に、下位32ビットは同じく5Bにそれぞれラッチされる。
【００２７】図８(j) に示されているバスサイクル終了
信号はバスサイクルの切れ目を示すのみならず、Ｄバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間にデータが各レ
ジスタにラッチされる。
信号はバスサイクルの切れ目を示すのみならず、Ｄバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間にデータが各レ
ジスタにラッチされる。
【００２８】第４サイクルが終了するとデータがキャッ
シュメモリ４に登録される。こうして、データ１を含む
256ビット境界内のデータがキャッシュに登録される。
シュメモリ４に登録される。こうして、データ１を含む
256ビット境界内のデータがキャッシュに登録される。
【００２９】次に、アドレスが”000E”でデータ長が64
ビットである図７に示されている範囲のアドレスのデー
タ２を必要としキャッシュミスした場合に、バースト転
送アクセスによりデータをリードする動作を説明する。
バースト転送アクセスの第１サイクルでは、データ２が
存在する先頭アドレスが”0008”である64ビット境界が
アクセスされ、ラップアラウンドにアクセスする等の動
作はデータ１をリードする場合と全く同じである。ま
た、キャッシュメモリ４への登録の方法も全く同じであ
る。しかし、整置回路３の動作が異なる。
ビットである図７に示されている範囲のアドレスのデー
タ２を必要としキャッシュミスした場合に、バースト転
送アクセスによりデータをリードする動作を説明する。
バースト転送アクセスの第１サイクルでは、データ２が
存在する先頭アドレスが”0008”である64ビット境界が
アクセスされ、ラップアラウンドにアクセスする等の動
作はデータ１をリードする場合と全く同じである。ま
た、キャッシュメモリ４への登録の方法も全く同じであ
る。しかし、整置回路３の動作が異なる。
【００３０】整置回路３では、図５に示されている64ビ
ットデータバス幅でアドレスの下位から３ビット目が”
１”である場合のように動作する。アドレス”0008”を
アクセスする第１サイクルのＤバス12の下位32ビットは
4Aレジスタ40にラッチされる。アドレス”0010”をアク
セスする第２サイクルのＤバス12の上位32ビットは4Bレ
ジスタ41にラッチされ、下位32ビットは4Cレジスタ42に
ラッチされる。この動作により、データ２は88ビットレ
ジスタ400 を構成する4A, 4B, 4Cレジスタに保持され
る。データ登録レジスタ50に保持されている88ビットの
データはシフタ43で整置された後にレジスタ44にラッチ
され、Ｓバス13に出力される。
ットデータバス幅でアドレスの下位から３ビット目が”
１”である場合のように動作する。アドレス”0008”を
アクセスする第１サイクルのＤバス12の下位32ビットは
4Aレジスタ40にラッチされる。アドレス”0010”をアク
セスする第２サイクルのＤバス12の上位32ビットは4Bレ
ジスタ41にラッチされ、下位32ビットは4Cレジスタ42に
ラッチされる。この動作により、データ２は88ビットレ
ジスタ400 を構成する4A, 4B, 4Cレジスタに保持され
る。データ登録レジスタ50に保持されている88ビットの
データはシフタ43で整置された後にレジスタ44にラッチ
され、Ｓバス13に出力される。
【００３１】次に外部データバス10の幅を32ビットとし
て動作する場合について説明する。キャッシュミス時に
はキャッシュの１ライン分のデータのリードのために２
回のバースト転送アクセスが起動される。外部データバ
ス10のバス幅が32ビットで４回のバスサイクルで構成さ
れたバースト転送アクセスが２回行われることにより、
256ビット分のデータのリードが行える。
て動作する場合について説明する。キャッシュミス時に
はキャッシュの１ライン分のデータのリードのために２
回のバースト転送アクセスが起動される。外部データバ
ス10のバス幅が32ビットで４回のバスサイクルで構成さ
れたバースト転送アクセスが２回行われることにより、
256ビット分のデータのリードが行える。
【００３２】例えば、アドレスが”000A”でデータ長が
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合で、バースト
転送アクセスによりデータをリードする時を説明する。
図９がこの動作を示すタイミングチャートである。
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合で、バースト
転送アクセスによりデータをリードする時を説明する。
図９がこの動作を示すタイミングチャートである。
【００３３】第１回目のバースト転送アクセスの第１サ
イクルではデータ１が存在する先頭アドレスが”0008”
である32ビット境界がアクセスされ、引き続くアクセス
では同じ128 ビット境界内がラップアラウンドにより順
次アクセスされる。
イクルではデータ１が存在する先頭アドレスが”0008”
である32ビット境界がアクセスされ、引き続くアクセス
では同じ128 ビット境界内がラップアラウンドにより順
次アクセスされる。
【００３４】第２回目のバースト転送アクセスの第１サ
イクルでは、残りのデータ１が存在する先頭アドレス
が”0010”である32ビット境界がアクセスされ、引き続
くアクセスでは同じ128 ビット境界内がラップアラウン
ドにより順次アクセスされる。
イクルでは、残りのデータ１が存在する先頭アドレス
が”0010”である32ビット境界がアクセスされ、引き続
くアクセスでは同じ128 ビット境界内がラップアラウン
ドにより順次アクセスされる。
【００３５】従って、第１回目のバースト転送アクセス
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
【００３６】図９(h) 及び(k) に示されている外部デー
タバスＤ(0:63)10及びＤバス12上のデータに付与されて
いる番号は順番に”0008”, ”000C”, ”0000”, ”00
04”, ”0010”, ”0014”, ”0018”, ”001C”から始
まる32ビットデータを示している。各データはそれぞれ
のデータバスの下位32ビット分のバス10L, 12L上にあ
る。
タバスＤ(0:63)10及びＤバス12上のデータに付与されて
いる番号は順番に”0008”, ”000C”, ”0000”, ”00
04”, ”0010”, ”0014”, ”0018”, ”001C”から始
まる32ビットデータを示している。各データはそれぞれ
のデータバスの下位32ビット分のバス10L, 12L上にあ
る。
【００３７】整置回路３では、図７に示されている32ビ
ットデータバス幅である場合のように動作する。アドレ
ス”0008”がアクセスされる第１回目のバースト転送ア
クセスの第１サイクルのＤバス12の下位32ビットは4Aレ
ジスタ40にラッチされる。アドレス”000C”がアクセス
される第２サイクルのＤバス12の下位32ビットは4Bレジ
スタ41にラッチされる。アドレス”0010”がアクセスさ
れる第２回目のバースト転送アクセスの第１サイクルの
Ｄバス12の下位32ビットは4Cレジスタ42にラッチされ
る。
ットデータバス幅である場合のように動作する。アドレ
ス”0008”がアクセスされる第１回目のバースト転送ア
クセスの第１サイクルのＤバス12の下位32ビットは4Aレ
ジスタ40にラッチされる。アドレス”000C”がアクセス
される第２サイクルのＤバス12の下位32ビットは4Bレジ
スタ41にラッチされる。アドレス”0010”がアクセスさ
れる第２回目のバースト転送アクセスの第１サイクルの
Ｄバス12の下位32ビットは4Cレジスタ42にラッチされ
る。
【００３８】図９(j) に示されているバスサイクル終了
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間に整置回路３及
びキャッシュメモリ４にあるレジスタにデータがラッチ
される。この動作により、データ１は88ビットレジスタ
400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に保持さ
れる。この88ビットのデータはシフタ43で整置された後
にレジスタ44にラッチされ、Ｓバス13に出力される。
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間に整置回路３及
びキャッシュメモリ４にあるレジスタにデータがラッチ
される。この動作により、データ１は88ビットレジスタ
400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に保持さ
れる。この88ビットのデータはシフタ43で整置された後
にレジスタ44にラッチされ、Ｓバス13に出力される。
【００３９】キャッシュメモリ４では、バースト転送ア
クセスでリードしたデータがデータ登録レジスタ50に順
次ラッチされて行く。第１回目のバースト転送でアクセ
スされるアドレスは”0008”→”000C”→”0000”→”
0004”の順なので、第１サイクルのＤバス12の下位32ビ
ットはデータ登録レジスタ50のレジスタ5Cに、第２サイ
クルのＤバス12の下位32ビットは同じく5Dに、第３サイ
クルのＤバス12の下位32ビットは同じく5Aに、第４サイ
クルのＤバス12の下位32ビットは同じく5Bにそれぞれラ
ッチされる。第２回目のバースト転送でアクセスされる
アドレスは”0010”→”0014”→”0018”→”001C”の
順なので、第１サイクルのＤバス12の下位32ビットはデ
ータ登録レジスタ50のレジスタ5Eに、第２サイクルのＤ
バス12の下位32ビットは同じく5Fに、第３サイクルのＤ
バス12の下位32ビットは同じく5Gに、第４サイクルのＤ
バス12の下位32ビットは同じく5Hにそれぞれラッチされ
る。
クセスでリードしたデータがデータ登録レジスタ50に順
次ラッチされて行く。第１回目のバースト転送でアクセ
スされるアドレスは”0008”→”000C”→”0000”→”
0004”の順なので、第１サイクルのＤバス12の下位32ビ
ットはデータ登録レジスタ50のレジスタ5Cに、第２サイ
クルのＤバス12の下位32ビットは同じく5Dに、第３サイ
クルのＤバス12の下位32ビットは同じく5Aに、第４サイ
クルのＤバス12の下位32ビットは同じく5Bにそれぞれラ
ッチされる。第２回目のバースト転送でアクセスされる
アドレスは”0010”→”0014”→”0018”→”001C”の
順なので、第１サイクルのＤバス12の下位32ビットはデ
ータ登録レジスタ50のレジスタ5Eに、第２サイクルのＤ
バス12の下位32ビットは同じく5Fに、第３サイクルのＤ
バス12の下位32ビットは同じく5Gに、第４サイクルのＤ
バス12の下位32ビットは同じく5Hにそれぞれラッチされ
る。
【００４０】図９(j) に示されているバスサイクル終了
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間にレジスタにデ
ータがラッチされる。
信号は、バスサイクルの切れ目を示すのみならずＤバス
12上に有効なデータが乗っていることも示しているの
で、この信号がアサートされている期間にレジスタにデ
ータがラッチされる。
【００４１】第２回目のバースト転送アクセスの第４サ
イクルが終了するとキャッシュメモリ４にデータが登録
される。このようにして、データ１を含む256ビット境
界内のデータがキャッシュに登録される。
イクルが終了するとキャッシュメモリ４にデータが登録
される。このようにして、データ１を含む256ビット境
界内のデータがキャッシュに登録される。
【００４２】ここで、アドレスが”000E”でデータ長が
64ビットである図７に示されている範囲のアドレスのデ
ータ２を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする動作を説明す
る。
64ビットである図７に示されている範囲のアドレスのデ
ータ２を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする動作を説明す
る。
【００４３】第１回目のバースト転送アクセスの第１サ
イクルでは、データ２が存在する先頭アドレスが”000
C”である32ビット境界がアクセスされ、引き続くアク
セスでは同じ 128ビット境界内がラップアラウンドによ
り順次アクセスされる。従って、第１回目のバースト転
送アクセスは”000C”→”0000”→”0004”→”0008”
のアドレス順でアクセスされる。第２回目のバースト転
送アクセスはデータ１の場合と同じである。第１回目の
バースト転送アクセスのアドレスの順序が異なるので、
整置回路３での動作及びキャッシュメモリ４への登録の
動作も異なる。
イクルでは、データ２が存在する先頭アドレスが”000
C”である32ビット境界がアクセスされ、引き続くアク
セスでは同じ 128ビット境界内がラップアラウンドによ
り順次アクセスされる。従って、第１回目のバースト転
送アクセスは”000C”→”0000”→”0004”→”0008”
のアドレス順でアクセスされる。第２回目のバースト転
送アクセスはデータ１の場合と同じである。第１回目の
バースト転送アクセスのアドレスの順序が異なるので、
整置回路３での動作及びキャッシュメモリ４への登録の
動作も異なる。
【００４４】整置回路３では、図５に示されている32ビ
ットデータバス幅である場合のように動作する。アドレ
ス”000C”がアクセスされる第１回目のバースト転送ア
クセスの第１サイクルのＤバス12の下位32ビットは4Aレ
ジスタ40にラッチされる。アドレス”0010”がアクセス
される第２回目のバースト転送アクセスの第２サイクル
のＤバス12の下位32ビットは4Bレジスタ41にラッチされ
る。アドレス”0014”がアクセスされる第２回目のバー
スト転送アクセスの第１サイクルのＤバス12の下位32ビ
ットは4Cレジスタ42にラッチされる。
ットデータバス幅である場合のように動作する。アドレ
ス”000C”がアクセスされる第１回目のバースト転送ア
クセスの第１サイクルのＤバス12の下位32ビットは4Aレ
ジスタ40にラッチされる。アドレス”0010”がアクセス
される第２回目のバースト転送アクセスの第２サイクル
のＤバス12の下位32ビットは4Bレジスタ41にラッチされ
る。アドレス”0014”がアクセスされる第２回目のバー
スト転送アクセスの第１サイクルのＤバス12の下位32ビ
ットは4Cレジスタ42にラッチされる。
【００４５】キャッシュメモリ４では、バースト転送ア
クセスでリードされたデータがデータ登録レジスタ50に
順次ラッチされて行く。第１回目のバースト転送でアク
セスされるアドレスは”000C”→”0000”→”0004”
→”0008”の順なので、第１サイクルのＤバス12の下位
32ビットはデータ登録レジスタ50のレジスタ5Dに、第２
サイクルのＤバス12の下位32ビットは同じく5Aに、第３
サイクルのＤバス12の下位32ビットは同じく5Bに、第４
サイクルのＤバス12の下位32ビットは同じく5Cにそれぞ
れラッチされる。第２回目のバースト転送でアクセスさ
れるアドレスは”0010”→”0014”→”0018”→”001
C”の順なので、第１サイクルのＤバス12の下位32ビッ
トはデータ登録レジスタ50のレジスタ5Eに、第２サイク
ルのＤバス12の下位32ビットは同じく5Fに、第３サイク
ルのＤバス12の下位32ビットは同じく5Gに、第４サイク
ルのＤバス12の下位32ビットは同じく5Hにそれぞれラッ
チされる。第２回目のバースト転送アクセスの第４サイ
クルが終了するとデータはキャッシュメモリ４に登録さ
れる。このようにして、データ２を含む 256ビット境界
内のデータがキャッシュに登録される。
クセスでリードされたデータがデータ登録レジスタ50に
順次ラッチされて行く。第１回目のバースト転送でアク
セスされるアドレスは”000C”→”0000”→”0004”
→”0008”の順なので、第１サイクルのＤバス12の下位
32ビットはデータ登録レジスタ50のレジスタ5Dに、第２
サイクルのＤバス12の下位32ビットは同じく5Aに、第３
サイクルのＤバス12の下位32ビットは同じく5Bに、第４
サイクルのＤバス12の下位32ビットは同じく5Cにそれぞ
れラッチされる。第２回目のバースト転送でアクセスさ
れるアドレスは”0010”→”0014”→”0018”→”001
C”の順なので、第１サイクルのＤバス12の下位32ビッ
トはデータ登録レジスタ50のレジスタ5Eに、第２サイク
ルのＤバス12の下位32ビットは同じく5Fに、第３サイク
ルのＤバス12の下位32ビットは同じく5Gに、第４サイク
ルのＤバス12の下位32ビットは同じく5Hにそれぞれラッ
チされる。第２回目のバースト転送アクセスの第４サイ
クルが終了するとデータはキャッシュメモリ４に登録さ
れる。このようにして、データ２を含む 256ビット境界
内のデータがキャッシュに登録される。
【００４６】
【発明が解決しようとする課題】従来のデータ処理装置
では、前述のようにスタティックバスサイジング機能に
より変更される外部データバスのバス幅に応じて、整置
回路, キャッシュメモリ, 内部データ演算回路等の内部
機能回路の制御方法が変更されて動作する。また、前述
のようにキャッシュメモリの登録に必要なだけのデータ
をリードするために、外部データバスのバス幅に応じて
バースト転送アクセスの回数を変更するように動作す
る。内部データ演算回路はバスインタフェイスに対して
アドレスを転送してアクセスの要求を行う。しかし、内
部データ演算回路では、使用する外部データバスのバス
幅が64ビットなら１回のみ、32ビットなら２回のアクセ
ス要求を出すというような制御を行っている。
では、前述のようにスタティックバスサイジング機能に
より変更される外部データバスのバス幅に応じて、整置
回路, キャッシュメモリ, 内部データ演算回路等の内部
機能回路の制御方法が変更されて動作する。また、前述
のようにキャッシュメモリの登録に必要なだけのデータ
をリードするために、外部データバスのバス幅に応じて
バースト転送アクセスの回数を変更するように動作す
る。内部データ演算回路はバスインタフェイスに対して
アドレスを転送してアクセスの要求を行う。しかし、内
部データ演算回路では、使用する外部データバスのバス
幅が64ビットなら１回のみ、32ビットなら２回のアクセ
ス要求を出すというような制御を行っている。
【００４７】従って、従来のデータ処理装置ではバスサ
イジング機能により指示された外部データバスのバス幅
に応じて、マイクロプロセッサの内部機能回路を異なる
手順の制御で動作させることが必要になり、このため内
部機能回路が複雑になるなどの問題点がある。
イジング機能により指示された外部データバスのバス幅
に応じて、マイクロプロセッサの内部機能回路を異なる
手順の制御で動作させることが必要になり、このため内
部機能回路が複雑になるなどの問題点がある。
【００４８】本発明はこのような問題点を解決するため
になされたものであり、マイクロプロセッサの内部機能
回路の動作の制御をデータバスのバス幅には拘わらずに
同一制御で行えるデータ処理装置の提供を目的とする。
になされたものであり、マイクロプロセッサの内部機能
回路の動作の制御をデータバスのバス幅には拘わらずに
同一制御で行えるデータ処理装置の提供を目的とする。
【００４９】
【課題を解決するための手段】本発明のデータ処理装置
は、外部メモリのアクセスに際して外部データバスをｎ
バイト幅で使用する第１の場合と、（ｎ／２）バイト幅
で使用する第２の場合とを切り替えるバスサイジング手
段、アクセスすべきデータの先頭がｎバイトを１つ単位
としてメモリ領域を区分けする複数のメモリ境界の第１
のメモリ境界と、この第１のメモリ境界に連続する第２
のメモリ境界との間のｎバイト幅の領域の任意の位置に
存在する当該データをアクセスする際に、第１の場合に
は、ｎバイト幅の領域の先頭アドレスからアクセスを開
始し、ｎバイトのデータが外部データバス上で転送され
るバスアクセスをｍ回連続して行って、前記ｎバイト幅
の領域を含んだ（ｍ×ｎ）バイト幅の領域をアクセス
し、第２の場合には、ｎバイト幅の領域の先頭アドレス
からアクセスを開始し、（ｎ／２）バイトのデータが外
部データバス上で転送されるバスアクセスを２ｍ回連続
して行って（ｍ×ｎ）バイト幅の領域をアクセスするア
クセス手段、ｎバイト幅の領域の先頭アドレスを発生す
るアドレス発生手段、および、アドレス発生手段により
発生された先頭アドレスから順に外部データバス上で転
送されたデータを連続して受け取るバスインタフェイス
回路を備えている。バスインタフェイス回路は、第１の
場合、バスアクセスにより転送されたｎバイトのデータ
をレジスタに保持させることなく内部データバスに転送
し、第２の場合、第１のサイクルでバスアクセスにより
転送される（ｎ／２）バイトの第１のデータを前記レジ
スタに保持させ、第１のサイクルに続く第２のサイクル
で、バスアクセスにより転送される（ｎ／２）バイトの
第２のデータを前記内部データバスにおける（ｎ／２）
バイト幅の一方に転送し、レジスタはその保持した第１
のデータを第２のサイクルで第２のデータと並列して内
部データバスにおける（ｎ／２）バイト幅の他方に転送
している。 アクセス手段は、データ処理装置内の内蔵メ
モリをアクセスし、アクセスすべきデータがこの内蔵メ
モリに存在しない場合に外部メモリに対するアクセスを
行い、バスインタフェイス回路が外部メモリに記憶され
た（ｍ×ｎ）バイト幅の領域内のデータを外部データバ
スから受け取って内蔵メモリへ転送している。
は、外部メモリのアクセスに際して外部データバスをｎ
バイト幅で使用する第１の場合と、（ｎ／２）バイト幅
で使用する第２の場合とを切り替えるバスサイジング手
段、アクセスすべきデータの先頭がｎバイトを１つ単位
としてメモリ領域を区分けする複数のメモリ境界の第１
のメモリ境界と、この第１のメモリ境界に連続する第２
のメモリ境界との間のｎバイト幅の領域の任意の位置に
存在する当該データをアクセスする際に、第１の場合に
は、ｎバイト幅の領域の先頭アドレスからアクセスを開
始し、ｎバイトのデータが外部データバス上で転送され
るバスアクセスをｍ回連続して行って、前記ｎバイト幅
の領域を含んだ（ｍ×ｎ）バイト幅の領域をアクセス
し、第２の場合には、ｎバイト幅の領域の先頭アドレス
からアクセスを開始し、（ｎ／２）バイトのデータが外
部データバス上で転送されるバスアクセスを２ｍ回連続
して行って（ｍ×ｎ）バイト幅の領域をアクセスするア
クセス手段、ｎバイト幅の領域の先頭アドレスを発生す
るアドレス発生手段、および、アドレス発生手段により
発生された先頭アドレスから順に外部データバス上で転
送されたデータを連続して受け取るバスインタフェイス
回路を備えている。バスインタフェイス回路は、第１の
場合、バスアクセスにより転送されたｎバイトのデータ
をレジスタに保持させることなく内部データバスに転送
し、第２の場合、第１のサイクルでバスアクセスにより
転送される（ｎ／２）バイトの第１のデータを前記レジ
スタに保持させ、第１のサイクルに続く第２のサイクル
で、バスアクセスにより転送される（ｎ／２）バイトの
第２のデータを前記内部データバスにおける（ｎ／２）
バイト幅の一方に転送し、レジスタはその保持した第１
のデータを第２のサイクルで第２のデータと並列して内
部データバスにおける（ｎ／２）バイト幅の他方に転送
している。 アクセス手段は、データ処理装置内の内蔵メ
モリをアクセスし、アクセスすべきデータがこの内蔵メ
モリに存在しない場合に外部メモリに対するアクセスを
行い、バスインタフェイス回路が外部メモリに記憶され
た（ｍ×ｎ）バイト幅の領域内のデータを外部データバ
スから受け取って内蔵メモリへ転送している。
【００５０】また本発明のデータ処理装置は、外部メモ
リのアクセスに際して前記外部データバスをｎバイト幅
で使用する第１の場合と、（ｎ／２）バイト幅で使用す
る第２の場合とを選択して切り換えるバスサイジング手
段、および、オペランドをアクセスする際、このオペラ
ンドの先頭が、ｎバイトを１つの単位としてメモリ領域
を区分けする複数のメモリ境界の第１のメモリ境界とこ
の第１のメモリ境界に連続する第２のメモリ境界との間
のｎバイト幅の領域における、(1) 当該ｎバイト幅の領
域の先頭アドレスから（ｎ／２）バイトを占める第１の
領域内に位置する場合、および(2) 当該ｎバイト幅の領
域の第１の領域を除く（ｎ／２）バイトを占める第２の
領域内に位置する場合の各々において、第１の場合に
は、ｎバイト幅の領域の先頭アドレスからアクセスを開
始し、ｎバイトのデータが外部データバス上で転送され
るバスアクセスを連続的に起動させてオペランドをアク
セスし、第２の場合には、ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が外部データバス上で転送されるバスアクセスを連続的
に起動させてオペランドをアクセスするアクセス手段を
備えている。 このアクセス手段は、さらに、オペランド
のアクセスに際して、第２の場合における（ｎ／２）バ
イトのデータが外部データバス上で転送されるバスアク
セスを、第１の場合におけるｎバイトのデータが外部デ
ータバス上で転送されるバスアクセスの２倍の回数を起
動させ、第１および第２の場合において、ｎバイト幅の
領域を含むｍ×ｎバイト幅の同じ領域をアクセスしてい
る。 また、このデータ処理装置は、外部データバスとｎ
バイト幅の内部データバスとの間に接続されたレジスタ
を含み、第１の場合、バスアクセスにより転送されたｎ
バイトのデータをレジスタに保持させることなく内部デ
ータバスに転送し、第２の場合、第１のサイクルでバス
アクセスにより転送される（ｎ／２）バイトの第１のデ
ータをレジスタに保持させ、第１のサイクルに続く第２
のサイクルで、バスアクセスにより転送される（ｎ／
２）バイトの第２のデータを内部データバスのうちの
（ｎ／２）バイト幅の一方に転送するとともに、レジス
タに保持された第１のデータを２のデータと並列して内
部データバスのうちの（ｎ／２）バイト幅の他方に転送
するバスインタフェイス回路を備えている。
リのアクセスに際して前記外部データバスをｎバイト幅
で使用する第１の場合と、（ｎ／２）バイト幅で使用す
る第２の場合とを選択して切り換えるバスサイジング手
段、および、オペランドをアクセスする際、このオペラ
ンドの先頭が、ｎバイトを１つの単位としてメモリ領域
を区分けする複数のメモリ境界の第１のメモリ境界とこ
の第１のメモリ境界に連続する第２のメモリ境界との間
のｎバイト幅の領域における、(1) 当該ｎバイト幅の領
域の先頭アドレスから（ｎ／２）バイトを占める第１の
領域内に位置する場合、および(2) 当該ｎバイト幅の領
域の第１の領域を除く（ｎ／２）バイトを占める第２の
領域内に位置する場合の各々において、第１の場合に
は、ｎバイト幅の領域の先頭アドレスからアクセスを開
始し、ｎバイトのデータが外部データバス上で転送され
るバスアクセスを連続的に起動させてオペランドをアク
セスし、第２の場合には、ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が外部データバス上で転送されるバスアクセスを連続的
に起動させてオペランドをアクセスするアクセス手段を
備えている。 このアクセス手段は、さらに、オペランド
のアクセスに際して、第２の場合における（ｎ／２）バ
イトのデータが外部データバス上で転送されるバスアク
セスを、第１の場合におけるｎバイトのデータが外部デ
ータバス上で転送されるバスアクセスの２倍の回数を起
動させ、第１および第２の場合において、ｎバイト幅の
領域を含むｍ×ｎバイト幅の同じ領域をアクセスしてい
る。 また、このデータ処理装置は、外部データバスとｎ
バイト幅の内部データバスとの間に接続されたレジスタ
を含み、第１の場合、バスアクセスにより転送されたｎ
バイトのデータをレジスタに保持させることなく内部デ
ータバスに転送し、第２の場合、第１のサイクルでバス
アクセスにより転送される（ｎ／２）バイトの第１のデ
ータをレジスタに保持させ、第１のサイクルに続く第２
のサイクルで、バスアクセスにより転送される（ｎ／
２）バイトの第２のデータを内部データバスのうちの
（ｎ／２）バイト幅の一方に転送するとともに、レジス
タに保持された第１のデータを２のデータと並列して内
部データバスのうちの（ｎ／２）バイト幅の他方に転送
するバスインタフェイス回路を備えている。
【００５１】更に本発明のデータ処理装置は、外部メモ
リのアクセスに際して外部データバスをｎバイト幅で使
用する第１の場合と、（ｎ／２）バイト幅で使用する第
２の場合とを選択して切り換えるバスサイジング手段、
データを記憶するキャッシュメモリ、オペランドをアク
セスする際には、キャッシュメモリをアクセスし、オペ
ランドがキャッシュメモリに格納していない場合には、
外部メモリをアクセスし、オペランドの先頭が、複数の
メモリ境界の第１のメモリ境界とこの第１のメモリ境界
に連続する第２のメモリ境界との間のｎバイト幅の領域
における、(1)当該ｎバイト幅の領域の先頭アドレスか
ら（ｎ／２）バイトを占める第１の領域内に位置する場
合、および(2) 当該ｎバイト幅の領域の第１の領域を除
く（ｎ／２）バイトを占める第２の領域内に位置する場
合の各々において、第１の場合には、ｎバイト幅の領域
の先頭アドレスからアクセスを開始し、ｎバイトのデー
タが外部データバス上で転送されるバスアクセスをバス
アクセスをｍ回連続的に起動させて、ｎバイト幅の領域
を含む（ｍ×ｎ）バイト幅の領域をアクセスし、第２の
場合には、ｎバイト幅の領域の先頭アドレスからアクセ
スを開始し、（ｎ／２）バイトのデータが外部データバ
ス上で転送されるバスアクセスを２ｍ回連続的に起動さ
せて、（ｍ×ｎ）バイト幅の領域をアクセスするアクセ
ス手段、および、外部データバスに接続され、アクセス
手段からの要求に従って外部メモリに対してバスアクセ
スを起動し、外部メモリから（ｍ×ｎ）バイト幅の領域
を受け取って、キャッシュメモリへ転送するバスインタ
フェイス回路を備えている。
リのアクセスに際して外部データバスをｎバイト幅で使
用する第１の場合と、（ｎ／２）バイト幅で使用する第
２の場合とを選択して切り換えるバスサイジング手段、
データを記憶するキャッシュメモリ、オペランドをアク
セスする際には、キャッシュメモリをアクセスし、オペ
ランドがキャッシュメモリに格納していない場合には、
外部メモリをアクセスし、オペランドの先頭が、複数の
メモリ境界の第１のメモリ境界とこの第１のメモリ境界
に連続する第２のメモリ境界との間のｎバイト幅の領域
における、(1)当該ｎバイト幅の領域の先頭アドレスか
ら（ｎ／２）バイトを占める第１の領域内に位置する場
合、および(2) 当該ｎバイト幅の領域の第１の領域を除
く（ｎ／２）バイトを占める第２の領域内に位置する場
合の各々において、第１の場合には、ｎバイト幅の領域
の先頭アドレスからアクセスを開始し、ｎバイトのデー
タが外部データバス上で転送されるバスアクセスをバス
アクセスをｍ回連続的に起動させて、ｎバイト幅の領域
を含む（ｍ×ｎ）バイト幅の領域をアクセスし、第２の
場合には、ｎバイト幅の領域の先頭アドレスからアクセ
スを開始し、（ｎ／２）バイトのデータが外部データバ
ス上で転送されるバスアクセスを２ｍ回連続的に起動さ
せて、（ｍ×ｎ）バイト幅の領域をアクセスするアクセ
ス手段、および、外部データバスに接続され、アクセス
手段からの要求に従って外部メモリに対してバスアクセ
スを起動し、外部メモリから（ｍ×ｎ）バイト幅の領域
を受け取って、キャッシュメモリへ転送するバスインタ
フェイス回路を備えている。
【００５２】
【作用】本発明のデータ処理装置では、先頭が第１のメ
モリ境界と第２のメモリ境界との間にあるｎバイト幅の
領域の任意の位置にあるデータをアクセスする際に、外
部データバスがｎバイトで使用されようと（ｎ／２）で
使用されようと、そのｎバイト幅の領域の先頭アドレス
からアクセスを開始するので、データ処理装置の内部回
路は、最初のバスアクセスされたデータを、使用するバ
ス幅に拘わらずｎバイト幅の領域の先頭アドレスのデー
タであると認識して操作すればよい。
モリ境界と第２のメモリ境界との間にあるｎバイト幅の
領域の任意の位置にあるデータをアクセスする際に、外
部データバスがｎバイトで使用されようと（ｎ／２）で
使用されようと、そのｎバイト幅の領域の先頭アドレス
からアクセスを開始するので、データ処理装置の内部回
路は、最初のバスアクセスされたデータを、使用するバ
ス幅に拘わらずｎバイト幅の領域の先頭アドレスのデー
タであると認識して操作すればよい。
【００５３】また本発明のデータ処理装置では、オペラ
ンドの先頭が第１のメモリ境界と第２のメモリ境界との
間にあるｎバイト幅の領域における、(1) 当該ｎバイト
幅の領域の先頭アドレスから（ｎ／２）バイトを占める
第１の領域内に位置する場合、および(2) 当該ｎバイト
幅の領域の前記第１の領域を除く（ｎ／２）バイトを占
める第２の領域内に位置する場合の各々において、外部
データバスがｎバイトで使用されようと（ｎ／２）で使
用されようと、そのｎバイト幅の領域の先頭アドレスか
らアクセスを開始するので、データ処理装置の内部回路
は、最初のバスアクセスされたデータを、使用するバス
幅に拘わらずｎバイト幅の領域の先頭アドレスのデータ
であると認識して操作すればよい。
ンドの先頭が第１のメモリ境界と第２のメモリ境界との
間にあるｎバイト幅の領域における、(1) 当該ｎバイト
幅の領域の先頭アドレスから（ｎ／２）バイトを占める
第１の領域内に位置する場合、および(2) 当該ｎバイト
幅の領域の前記第１の領域を除く（ｎ／２）バイトを占
める第２の領域内に位置する場合の各々において、外部
データバスがｎバイトで使用されようと（ｎ／２）で使
用されようと、そのｎバイト幅の領域の先頭アドレスか
らアクセスを開始するので、データ処理装置の内部回路
は、最初のバスアクセスされたデータを、使用するバス
幅に拘わらずｎバイト幅の領域の先頭アドレスのデータ
であると認識して操作すればよい。
【００５４】更に本発明のデータ処理装置では、オペラ
ンドのキャッシュミスした場合には外部メモリをアクセ
スし、そのオペランドの先頭が第１のメモリ境界と第２
のメモリ境界との間にあるｎバイト幅の領域における、
(1) 当該ｎバイト幅の領域の先頭アドレスから（ｎ／
２）バイトを占める第１の領域内に位置する場合、およ
び(2) 当該ｎバイト幅の領域の前記第１の領域を除く
（ｎ／２）バイトを占める第２の領域内に位置する場合
の各々において、外部データバスがｎバイトで使用され
ようと（ｎ／２）で使用されようと、そのｎバイト幅の
領域の先頭アドレスからアクセスを開始して、キャッシ
ュメモリへオペランドを転送するので、データ処理装置
のキャッシュメモリは、最初のバスアクセスされたデー
タを、使用するバス幅に拘わらずｎバイト幅の領域の先
頭アドレスのデータであると認識して操作すればよい。
ンドのキャッシュミスした場合には外部メモリをアクセ
スし、そのオペランドの先頭が第１のメモリ境界と第２
のメモリ境界との間にあるｎバイト幅の領域における、
(1) 当該ｎバイト幅の領域の先頭アドレスから（ｎ／
２）バイトを占める第１の領域内に位置する場合、およ
び(2) 当該ｎバイト幅の領域の前記第１の領域を除く
（ｎ／２）バイトを占める第２の領域内に位置する場合
の各々において、外部データバスがｎバイトで使用され
ようと（ｎ／２）で使用されようと、そのｎバイト幅の
領域の先頭アドレスからアクセスを開始して、キャッシ
ュメモリへオペランドを転送するので、データ処理装置
のキャッシュメモリは、最初のバスアクセスされたデー
タを、使用するバス幅に拘わらずｎバイト幅の領域の先
頭アドレスのデータであると認識して操作すればよい。
【００５５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、以下の本発明の説明に参照される
各図において前述の従来例の説明で参照した各図と同一
の参照符号は同一又は相当部分を示している。
いて詳述する。なお、以下の本発明の説明に参照される
各図において前述の従来例の説明で参照した各図と同一
の参照符号は同一又は相当部分を示している。
【００５６】図１は本発明のデータ処理装置の構成例を
示すブロック図であり、図１０に示されているバスイン
タフェイス２のデータ転送系の回路以外はバスサイジン
グ機能を有することも含めて従来例のデータ処理装置と
同一の構成である。
示すブロック図であり、図１０に示されているバスイン
タフェイス２のデータ転送系の回路以外はバスサイジン
グ機能を有することも含めて従来例のデータ処理装置と
同一の構成である。
【００５７】本発明のデータ処理装置は、マイクロプロ
セッサ１とこれに外部データバス10及び外部アドレスバ
ス11にて接続された外部メモリ６とで構成されている。
外部データバスＤ(0:63)10のバス幅は64ビットである
が、スタティックバスサイジング機能を有していて外部
データバス10を64ビット幅または32ビット幅のいずれか
に指定して使用することが可能である。外部データバス
10を32ビット幅で使用する場合は、外部データバス10の
下位32ビットＤ(32:63）のみを使用してアクセスする。
なお、外部アドレスバスＡ(0:31)11は32ビット幅に固定
されている。
セッサ１とこれに外部データバス10及び外部アドレスバ
ス11にて接続された外部メモリ６とで構成されている。
外部データバスＤ(0:63)10のバス幅は64ビットである
が、スタティックバスサイジング機能を有していて外部
データバス10を64ビット幅または32ビット幅のいずれか
に指定して使用することが可能である。外部データバス
10を32ビット幅で使用する場合は、外部データバス10の
下位32ビットＤ(32:63）のみを使用してアクセスする。
なお、外部アドレスバスＡ(0:31)11は32ビット幅に固定
されている。
【００５８】マイクロプロセッサ１はバスインタフェイ
ス２と内部機能回路とで構成されている。内部機能回路
としては、整置回路３, キャッシュメモリ４, 内部デー
タ演算回路５等が備えられている。そして、整置回路３
とキャッシュメモリ４とは共に内部データバスであるＤ
バス12によりバスインタフェイス２と接続されている。
また整置回路３と内部データ演算回路５とはＳバス13で
接続されており、キャッシュメモリ４と整置回路３とは
バス14にて接続されている。
ス２と内部機能回路とで構成されている。内部機能回路
としては、整置回路３, キャッシュメモリ４, 内部デー
タ演算回路５等が備えられている。そして、整置回路３
とキャッシュメモリ４とは共に内部データバスであるＤ
バス12によりバスインタフェイス２と接続されている。
また整置回路３と内部データ演算回路５とはＳバス13で
接続されており、キャッシュメモリ４と整置回路３とは
バス14にて接続されている。
【００５９】図１０はバスインタフェイス２のデータ転
送系の回路の構成を示す回路図である。この回路は３状
態バッファ20, 21, 22及び32ビットのレジスタ23, バッ
ファ24, 25にて構成されてる。外部データバス10の上位
32ビット分のバス10H はバッファ24及び３状態バッファ
20を介してＤバス12の上位32ビット分のバス12H に接続
されており、外部データバス10の下位32ビット分のバス
10L はバッファ25及び３状態バッファ22を介してＤバス
12の下位32ビット分のバス12L に接続されている。ま
た、バッファ25の出力はレジスタ23にも接続されてお
り、このレジスタ23の出力は３状態バッファ21を介して
Ｄバス12の上位32ビット分のバス12H に接続されてい
る。
送系の回路の構成を示す回路図である。この回路は３状
態バッファ20, 21, 22及び32ビットのレジスタ23, バッ
ファ24, 25にて構成されてる。外部データバス10の上位
32ビット分のバス10H はバッファ24及び３状態バッファ
20を介してＤバス12の上位32ビット分のバス12H に接続
されており、外部データバス10の下位32ビット分のバス
10L はバッファ25及び３状態バッファ22を介してＤバス
12の下位32ビット分のバス12L に接続されている。ま
た、バッファ25の出力はレジスタ23にも接続されてお
り、このレジスタ23の出力は３状態バッファ21を介して
Ｄバス12の上位32ビット分のバス12H に接続されてい
る。
【００６０】整置回路３及びキャッシュメモリ４の構成
はそれぞれ図４及び図６に示されている従来例と同様で
ある。
はそれぞれ図４及び図６に示されている従来例と同様で
ある。
【００６１】図１１にデータリードの際の３状態バッフ
ァ20, 21,22の制御信号2A, 2B, 2Cの論理レベルを示
す。制御信号2A, 2B, 2Cは外部データバス10のバス幅に
応じて変化する。外部データバス10のバス幅が64ビット
である場合は、外部データバス10の上位32ビットがＤバ
ス12の上位32ビットに出力され、外部データバス10の下
位32ビットがＤバス12の下位32ビットに出力される。外
部データバス10のバス幅が32ビットである場合は、レジ
スタ23のデータがＤバス12の上位32ビットに出力され、
外部データバス10の下位32ビットがＤバス12の下位32ビ
ットに出力される。
ァ20, 21,22の制御信号2A, 2B, 2Cの論理レベルを示
す。制御信号2A, 2B, 2Cは外部データバス10のバス幅に
応じて変化する。外部データバス10のバス幅が64ビット
である場合は、外部データバス10の上位32ビットがＤバ
ス12の上位32ビットに出力され、外部データバス10の下
位32ビットがＤバス12の下位32ビットに出力される。外
部データバス10のバス幅が32ビットである場合は、レジ
スタ23のデータがＤバス12の上位32ビットに出力され、
外部データバス10の下位32ビットがＤバス12の下位32ビ
ットに出力される。
【００６２】図７は外部メモリ６のメモリ空間の一部の
構成を示す模式図であり、従来例の場合と同様である。
なお、図７に示されているアドレスはバイトアドレスで
あり、またここに示されているのは32ビットアドレスの
下位16ビットであり、16進数で表示されている。
構成を示す模式図であり、従来例の場合と同様である。
なお、図７に示されているアドレスはバイトアドレスで
あり、またここに示されているのは32ビットアドレスの
下位16ビットであり、16進数で表示されている。
【００６３】図８及び図１２はバースト転送アクセスの
タイミングを示すタイミングチャートである。図８は外
部データバス10が64ビット幅である場合を示しており、
従来例の場合と同様である。また、図１２は32ビット幅
である場合を示している。
タイミングを示すタイミングチャートである。図８は外
部データバス10が64ビット幅である場合を示しており、
従来例の場合と同様である。また、図１２は32ビット幅
である場合を示している。
【００６４】次に上述のような本発明のデータ処理装置
の動作について図面を参照して説明する。
の動作について図面を参照して説明する。
【００６５】マイクロプロセッサ１は、メモリに対する
データリードの必要が生じると、先ず内蔵のキャッシュ
メモリ４に対してアクセスを行う。キャッシュミスした
場合、即ちアクセス対象のデータがキャッシュメモリ４
に予め格納されていない場合は、外部メモリ６に対して
バスサイクルを起動し、バースト転送アクセスによりデ
ータのリードを行う。外部メモリ６に対するアクセスが
行われてデータがリードされると、整置回路３がデータ
を整置すると同時に、キャッシュメモリ４にそのデータ
が登録される。次回に同じアドレスに対してアクセスが
行われた場合は、既にキャッシュメモリ４にデータが存
在するのでキャッシュヒットし、アクセスに要する時間
が短縮される。
データリードの必要が生じると、先ず内蔵のキャッシュ
メモリ４に対してアクセスを行う。キャッシュミスした
場合、即ちアクセス対象のデータがキャッシュメモリ４
に予め格納されていない場合は、外部メモリ６に対して
バスサイクルを起動し、バースト転送アクセスによりデ
ータのリードを行う。外部メモリ６に対するアクセスが
行われてデータがリードされると、整置回路３がデータ
を整置すると同時に、キャッシュメモリ４にそのデータ
が登録される。次回に同じアドレスに対してアクセスが
行われた場合は、既にキャッシュメモリ４にデータが存
在するのでキャッシュヒットし、アクセスに要する時間
が短縮される。
【００６６】本発明のデータ処理装置は、前述のように
スタティックバスサイジング機能を有しているので外部
データバス10のバス幅を変更して動作可能である。キャ
ッシュミスしバースト転送アクセスによりデータのリー
ドを行う場合の動作が、使用する外部データバス10のバ
ス幅によりどのように異なるかを以下に説明する。
スタティックバスサイジング機能を有しているので外部
データバス10のバス幅を変更して動作可能である。キャ
ッシュミスしバースト転送アクセスによりデータのリー
ドを行う場合の動作が、使用する外部データバス10のバ
ス幅によりどのように異なるかを以下に説明する。
【００６７】まず、外部データバス10のバス幅を64ビッ
トとして動作する場合であるが、これは従来例とほぼ同
様である。
トとして動作する場合であるが、これは従来例とほぼ同
様である。
【００６８】図１０に示されている本発明のバスインタ
フェイス２のデータ転送系の回路は、外部データバス10
のバス幅が64ビットである場合は外部データバス10の上
位32ビットをＤバス12の上位32ビットへ、外部データバ
ス10の下位32ビットをＤバス12の下位32ビットへそれぞ
れ出力する。従って、図２に示されている従来例のバス
インタフェイス２のデータ転送系の回路と等価な動作を
する。
フェイス２のデータ転送系の回路は、外部データバス10
のバス幅が64ビットである場合は外部データバス10の上
位32ビットをＤバス12の上位32ビットへ、外部データバ
ス10の下位32ビットをＤバス12の下位32ビットへそれぞ
れ出力する。従って、図２に示されている従来例のバス
インタフェイス２のデータ転送系の回路と等価な動作を
する。
【００６９】図７に示されている範囲のアドレスのデー
タ１に対するアクセスの起動要求は、内部データ演算回
路５が１回だけバスインタフェイス２に対して行う。こ
の際、バスインタフェイス２にはデータ１の先頭アドレ
ス”000A”が送られる。バスインタフェイス２は外部デ
ータバス10のバス幅が64ビットであることから判断し
て、１回のブロック転送アクセスを起動する。
タ１に対するアクセスの起動要求は、内部データ演算回
路５が１回だけバスインタフェイス２に対して行う。こ
の際、バスインタフェイス２にはデータ１の先頭アドレ
ス”000A”が送られる。バスインタフェイス２は外部デ
ータバス10のバス幅が64ビットであることから判断し
て、１回のブロック転送アクセスを起動する。
【００７０】図８(j) に示されているバスサイクル終了
信号は、本発明ではバスサイクルの切れ目を示している
のではなく、Ｄバス12上に有効なデータが乗っているこ
とを示している。しかし、外部データバス10のバス幅が
64ビットである場合は、バスサイクルの切れ目と一致す
る。
信号は、本発明ではバスサイクルの切れ目を示している
のではなく、Ｄバス12上に有効なデータが乗っているこ
とを示している。しかし、外部データバス10のバス幅が
64ビットである場合は、バスサイクルの切れ目と一致す
る。
【００７１】次に外部データバス10のバス幅を32ビット
として動作する場合について説明する。キャッシュミス
時にはキャッシュの１ライン分のデータのリードのため
に２回のバースト転送アクセスが起動される。外部デー
タバス10のバス幅が32ビットで４回を１組とするバスサ
イクルで構成されたバースト転送アクセスを２回行うこ
とにより、 256ビット分のデータのリードが行える。
として動作する場合について説明する。キャッシュミス
時にはキャッシュの１ライン分のデータのリードのため
に２回のバースト転送アクセスが起動される。外部デー
タバス10のバス幅が32ビットで４回を１組とするバスサ
イクルで構成されたバースト転送アクセスを２回行うこ
とにより、 256ビット分のデータのリードが行える。
【００７２】例えば、アドレスが”000A”でデータ長が
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする場合の動作を説
明する。図１２がこの動作を示すタイミングチャートで
ある。
64ビットである図７に示されている範囲のアドレスのデ
ータ１を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードする場合の動作を説
明する。図１２がこの動作を示すタイミングチャートで
ある。
【００７３】データ１に対するアクセスの起動要求は、
内部データ演算回路５が１回だけバスインタフェイス２
に対して行う。この際、バスインタフェイス２にはデー
タ１の先頭アドレス”000A”が送られる。内部データ演
算回路５からの１つのアクセス起動要求に対して、バス
インタフェイス２は外部データバス10のバス幅が32ビッ
トであることから判断して、自動的に２回のブロック転
送アクセスを起動する。バスインタフェイス２は２回目
のバースト転送アクセスの先頭アドレスも自動的に生成
する。１回目のバースト転送アクセスはアドレス”000
A”から開始するもので、２回目のバースト転送アクセ
スはアドレス”0010”から開始される。
内部データ演算回路５が１回だけバスインタフェイス２
に対して行う。この際、バスインタフェイス２にはデー
タ１の先頭アドレス”000A”が送られる。内部データ演
算回路５からの１つのアクセス起動要求に対して、バス
インタフェイス２は外部データバス10のバス幅が32ビッ
トであることから判断して、自動的に２回のブロック転
送アクセスを起動する。バスインタフェイス２は２回目
のバースト転送アクセスの先頭アドレスも自動的に生成
する。１回目のバースト転送アクセスはアドレス”000
A”から開始するもので、２回目のバースト転送アクセ
スはアドレス”0010”から開始される。
【００７４】第１回目のバースト転送アクセスの第１サ
イクルではデータ１が存在する先頭アドレスが”0008”
である32ビット境界がアクセスされ、引き続くアクセス
では同じ128 ビット境界内がラップアラウンドにより順
次アクセスされる。第２回目のバースト転送アクセスの
第１サイクルでは残りのデータ１の存在する先頭アドレ
スが”0010”である32ビット境界がアクセスされ、引き
続くアクセスでは同じ128 ビット境界内がラップアラウ
ンドにより順次アクセスされる。
イクルではデータ１が存在する先頭アドレスが”0008”
である32ビット境界がアクセスされ、引き続くアクセス
では同じ128 ビット境界内がラップアラウンドにより順
次アクセスされる。第２回目のバースト転送アクセスの
第１サイクルでは残りのデータ１の存在する先頭アドレ
スが”0010”である32ビット境界がアクセスされ、引き
続くアクセスでは同じ128 ビット境界内がラップアラウ
ンドにより順次アクセスされる。
【００７５】従って、第１回目のバースト転送アクセス
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
【００７６】図１０に示されている本発明のバスインタ
フェイス２のデータ転送系の回路は、外部データバス10
のバス幅が32ビットである場合はレジスタ23上のデータ
をＤバス12の上位32ビットへ、外部データバス10の下位
32ビットをＤバス12の下位32ビットへそれぞれ出力す
る。レジスタ23へはバースト転送アクセスの奇数サイク
ルでリードしたデータがラッチされる。バースト転送ア
クセスの偶数サイクルでは、レジスタ23上のデータがＤ
バス12の上位32ビットへ、外部データバス10の下位32ビ
ットがＤバス12の下位32ビットへそれぞれ出力されるの
で、直前の奇数サイクルでリードされたデータと偶数サ
イクルでリードされたデータとが64ビットに揃えられて
Ｄバス12に出力される。
フェイス２のデータ転送系の回路は、外部データバス10
のバス幅が32ビットである場合はレジスタ23上のデータ
をＤバス12の上位32ビットへ、外部データバス10の下位
32ビットをＤバス12の下位32ビットへそれぞれ出力す
る。レジスタ23へはバースト転送アクセスの奇数サイク
ルでリードしたデータがラッチされる。バースト転送ア
クセスの偶数サイクルでは、レジスタ23上のデータがＤ
バス12の上位32ビットへ、外部データバス10の下位32ビ
ットがＤバス12の下位32ビットへそれぞれ出力されるの
で、直前の奇数サイクルでリードされたデータと偶数サ
イクルでリードされたデータとが64ビットに揃えられて
Ｄバス12に出力される。
【００７７】図１２(h) に示されている外部データバス
Ｄ(32:63)10 に付与された番号1, 2…８のデータは順番
に”0008”, ”000C”, ”0000”, ”0004”, ”001
0”, ”0014”, ”0018”, ”001C”から始まる32ビッ
トデータを示している。データは外部データバス10の下
位32ビット上にある。また、図１２(k) に示されている
Ｄバス12に付与された番号12, 34…78のデータは順番
に”0008”, ”0000”, ”0010”, ”0018”から始まる
64ビットデータ、即ち上述のデータ１と２とを，３と４
とを，５と６とを，７と８とをそれぞれコンカチネート
したデータをを示している。
Ｄ(32:63)10 に付与された番号1, 2…８のデータは順番
に”0008”, ”000C”, ”0000”, ”0004”, ”001
0”, ”0014”, ”0018”, ”001C”から始まる32ビッ
トデータを示している。データは外部データバス10の下
位32ビット上にある。また、図１２(k) に示されている
Ｄバス12に付与された番号12, 34…78のデータは順番
に”0008”, ”0000”, ”0010”, ”0018”から始まる
64ビットデータ、即ち上述のデータ１と２とを，３と４
とを，５と６とを，７と８とをそれぞれコンカチネート
したデータをを示している。
【００７８】図１２(j) に示されているマイクロプロセ
ッサ１におけるバスサイクル終了信号は、バスサイクル
の切れ目を示すのではなく、Ｄバス12上に有効なデータ
が乗っていることを示している。従って、この信号がア
サートされている期間に整置回路３, キャッシュメモリ
４にあるレジスタにデータがラッチされる。
ッサ１におけるバスサイクル終了信号は、バスサイクル
の切れ目を示すのではなく、Ｄバス12上に有効なデータ
が乗っていることを示している。従って、この信号がア
サートされている期間に整置回路３, キャッシュメモリ
４にあるレジスタにデータがラッチされる。
【００７９】整置回路３及びキャッシュメモリ４から見
れば、バースト転送アクセスが２回行われたことは分か
らず、”0008”→”0000”→”0010”→”0018”の順に
64ビットデータをリードした場合と同等な動作となる。
外部データバス10のバス幅が32ビットである場合、アド
レスはラップアラウンドしない場合もあるが整置回路３
あるいはキャッシュメモリ４はアドレスの下位32ビット
目から５ビット目までを見て各レジスタにラッチするの
で問題は生じない。
れば、バースト転送アクセスが２回行われたことは分か
らず、”0008”→”0000”→”0010”→”0018”の順に
64ビットデータをリードした場合と同等な動作となる。
外部データバス10のバス幅が32ビットである場合、アド
レスはラップアラウンドしない場合もあるが整置回路３
あるいはキャッシュメモリ４はアドレスの下位32ビット
目から５ビット目までを見て各レジスタにラッチするの
で問題は生じない。
【００８０】整置回路３では、図５に示されている64ビ
ットデータバス幅でアドレスの下位から３ビット目が”
０”である場合のように動作する。マイクロプロセッサ
１は、整置回路３は外部データバス10のバス幅に無関係
に動作することが可能であるので、アドレスの下位から
３ビット目の値に応じて動作が異なるのみである。アド
レス”0008”から64ビットをアクセスした場合と等価な
１回目のバスサイクル終了信号が有効になったＤバス12
の上位32ビットは4Aレジスタ40に、下位32ビットは4Bレ
ジスタ41にそれぞれラッチされる。アドレス”0010”か
ら64ビットをアクセスしたのと等価な３回目のバスサイ
クル終了信号が有効になったＤバス12の上位32ビットは
4Cレジスタ42にラッチされる。この動作により、データ
１は88ビットレジスタ400 を構成する4A, 4B, 4Cレジス
タ40, 41, 42にそれぞれ格納される。この88ビットのデ
ータはシフタ43で整置されてレジスタ44にラッチされ、
Ｓバス13に出力される。
ットデータバス幅でアドレスの下位から３ビット目が”
０”である場合のように動作する。マイクロプロセッサ
１は、整置回路３は外部データバス10のバス幅に無関係
に動作することが可能であるので、アドレスの下位から
３ビット目の値に応じて動作が異なるのみである。アド
レス”0008”から64ビットをアクセスした場合と等価な
１回目のバスサイクル終了信号が有効になったＤバス12
の上位32ビットは4Aレジスタ40に、下位32ビットは4Bレ
ジスタ41にそれぞれラッチされる。アドレス”0010”か
ら64ビットをアクセスしたのと等価な３回目のバスサイ
クル終了信号が有効になったＤバス12の上位32ビットは
4Cレジスタ42にラッチされる。この動作により、データ
１は88ビットレジスタ400 を構成する4A, 4B, 4Cレジス
タ40, 41, 42にそれぞれ格納される。この88ビットのデ
ータはシフタ43で整置されてレジスタ44にラッチされ、
Ｓバス13に出力される。
【００８１】キャッシュメモリ４では、バースト転送ア
クセスでリードしたデータがデータ登録レジスタ50に順
次ラッチされて行く。アドレスは”0008”→”0000”
→”0010”→”0018”の順に64ビットづつリードした場
合と等価なので、アドレス”0008”から64ビットがアク
セスされた場合と等価な１回目のバスサイクル終了信号
が有効になったＤバス12の上位32ビットはデータ登録レ
ジスタ50のレジスタ5Cに、下位32ビットは同じく5Dに、
アドレス”0000”から64ビットをアクセスした場合と等
価な２回目のバスサイクル終了信号が有効になったＤバ
ス12の上位32ビットは同じく5Aに、下位32ビットは同じ
く5Bに、アドレス”0010”から64ビットをアクセスした
場合と等価な３回目のバスサイクル終了信号が有効にな
ったＤバス12の上位32ビットは同じく5Eに、下位32ビッ
トは同じく5Fに、アドレス”0018”から64ビットをアク
セスした場合と等価な４回目のバスサイクル終了信号が
有効になったＤバス12の上位32ビットは同じく5Gに、下
位32ビットは同じく5Hにそれぞれラッチされる。
クセスでリードしたデータがデータ登録レジスタ50に順
次ラッチされて行く。アドレスは”0008”→”0000”
→”0010”→”0018”の順に64ビットづつリードした場
合と等価なので、アドレス”0008”から64ビットがアク
セスされた場合と等価な１回目のバスサイクル終了信号
が有効になったＤバス12の上位32ビットはデータ登録レ
ジスタ50のレジスタ5Cに、下位32ビットは同じく5Dに、
アドレス”0000”から64ビットをアクセスした場合と等
価な２回目のバスサイクル終了信号が有効になったＤバ
ス12の上位32ビットは同じく5Aに、下位32ビットは同じ
く5Bに、アドレス”0010”から64ビットをアクセスした
場合と等価な３回目のバスサイクル終了信号が有効にな
ったＤバス12の上位32ビットは同じく5Eに、下位32ビッ
トは同じく5Fに、アドレス”0018”から64ビットをアク
セスした場合と等価な４回目のバスサイクル終了信号が
有効になったＤバス12の上位32ビットは同じく5Gに、下
位32ビットは同じく5Hにそれぞれラッチされる。
【００８２】４回目のバスサイクル終了信号が有効にな
って、全てのアクセスが終了するとキャッシュメモリ４
にデータが登録される。このようにして、データ１を含
む 256ビット境界内のデータがキャッシュに登録され
る。
って、全てのアクセスが終了するとキャッシュメモリ４
にデータが登録される。このようにして、データ１を含
む 256ビット境界内のデータがキャッシュに登録され
る。
【００８３】ここで、アドレスが”000E”でデータ長が
64ビットである図７に示されている範囲のアドレスのデ
ータ２を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードした場合の動作を以
下に説明する。
64ビットである図７に示されている範囲のアドレスのデ
ータ２を必要としキャッシュミスした場合に、バースト
転送アクセスによりデータをリードした場合の動作を以
下に説明する。
【００８４】データ２に対するアクセスの起動要求は、
内部データ演算回路５が１回だけバスインタフェイス２
に対して行う。この際、バスインタフェイス２にはデー
タ２の先頭アドレス”000E”が送られる。内部データ演
算回路５からの１つのアクセス起動要求に対して、バス
インタフェイス２は外部データバス10のバス幅が32ビッ
トであることから判断して、自動的に２回のバースト転
送アクセスを起動する。バスインタフェイス２は２回目
のバースト転送アクセスの先頭アドレスも自動的に生成
する。１回目のバースト転送アクセスはアドレス”000
E”から開始され、２回目のバースト転送アクセスはア
ドレス”0010”から開始される。
内部データ演算回路５が１回だけバスインタフェイス２
に対して行う。この際、バスインタフェイス２にはデー
タ２の先頭アドレス”000E”が送られる。内部データ演
算回路５からの１つのアクセス起動要求に対して、バス
インタフェイス２は外部データバス10のバス幅が32ビッ
トであることから判断して、自動的に２回のバースト転
送アクセスを起動する。バスインタフェイス２は２回目
のバースト転送アクセスの先頭アドレスも自動的に生成
する。１回目のバースト転送アクセスはアドレス”000
E”から開始され、２回目のバースト転送アクセスはア
ドレス”0010”から開始される。
【００８５】第１回目のバースト転送アクセスの第１サ
イクルでは、データ２が存在する６４ビット境界の先頭
アドレス”０００８”から32ビットがアクセスされ、引
き続く各アクセスでは同じ128 ビット境界内がラップア
ラウンドにより順次アクセスされる。
イクルでは、データ２が存在する６４ビット境界の先頭
アドレス”０００８”から32ビットがアクセスされ、引
き続く各アクセスでは同じ128 ビット境界内がラップア
ラウンドにより順次アクセスされる。
【００８６】第２回目のバースト転送アクセスの第１サ
イクルでは、残りのデータ１が存在する先頭アドレス
が”0010”である32ビットがアクセスされ、引き続くア
クセスでは同じ128 ビット境界内がラップアラウンドに
より順次アクセスされる。
イクルでは、残りのデータ１が存在する先頭アドレス
が”0010”である32ビットがアクセスされ、引き続くア
クセスでは同じ128 ビット境界内がラップアラウンドに
より順次アクセスされる。
【００８７】従って、第１回目のバースト転送アクセス
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
は”0008”→”000C”→”0000”→”0004”のアドレス
順で、第２回目のバースト転送アクセスは”0010”→”
0014”→”0018”→”001C”のアドレス順でそれぞれア
クセスされる。
【００８８】整置回路３及びキャッシュメモリ４から見
れば、バースト転送アクセスが２回行われたことは分か
らず、”0008”→”0000”→”0010”→”0018”の順に
64ビットデータをリードしたのと同等な動作となる。
れば、バースト転送アクセスが２回行われたことは分か
らず、”0008”→”0000”→”0010”→”0018”の順に
64ビットデータをリードしたのと同等な動作となる。
【００８９】整置回路３では、図５に示されている64ビ
ットデータバス幅でアドレスの下位から３ビット目が”
１”である場合のように動作する。本発明では、整置回
路３は外部データバス10のバス幅に無関係に動作するこ
とが可能なので、アドレスの下位から３ビット目の値に
応じて動作が異なるのみである。アドレス”0008”から
64ビットをアクセスした場合と等価な１回目のバスサイ
クル終了信号が有効になったＤバス12の下位32ビットは
4Aレジスタ40にラッチされる。アドレス”0010”から64
ビットをアクセスしたのと等価な３回目のバスサイクル
終了信号が有効になったＤバス12の上位32ビットは4Bレ
ジスタ41にラッチされ、下位32ビットは4Cレジスタ42に
ラッチされる。この動作により、データ２は88ビットレ
ジスタ400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に
格納される。88ビットのデータはシフタ43で整置されて
レジスタ44にラッチされ、Ｓバス13に出力される。
ットデータバス幅でアドレスの下位から３ビット目が”
１”である場合のように動作する。本発明では、整置回
路３は外部データバス10のバス幅に無関係に動作するこ
とが可能なので、アドレスの下位から３ビット目の値に
応じて動作が異なるのみである。アドレス”0008”から
64ビットをアクセスした場合と等価な１回目のバスサイ
クル終了信号が有効になったＤバス12の下位32ビットは
4Aレジスタ40にラッチされる。アドレス”0010”から64
ビットをアクセスしたのと等価な３回目のバスサイクル
終了信号が有効になったＤバス12の上位32ビットは4Bレ
ジスタ41にラッチされ、下位32ビットは4Cレジスタ42に
ラッチされる。この動作により、データ２は88ビットレ
ジスタ400 を構成する4A, 4B, 4Cレジスタ40, 41, 42に
格納される。88ビットのデータはシフタ43で整置されて
レジスタ44にラッチされ、Ｓバス13に出力される。
【００９０】キャッシュメモリ４の動作は、データ２を
アクセスする場合とデータ１をアクセスする場合とでは
全く同等になる。
アクセスする場合とデータ１をアクセスする場合とでは
全く同等になる。
【００９１】以上のように本実施例では、バスサイジン
グ機能により外部データバスのバス幅の一部を使用して
バスアクセスを行う際に外部データバスから入力される
データを順次蓄積して外部データバスのバス幅分のデー
タを揃えるためのレジスタと、このレジスタを用いて揃
えたデータが内部のデータバス上に出力していることを
示す信号を生成する回路と、１つのデータのアクセスの
要求をバス幅に応じてバスサイクルを２回に分けてバス
アクセスを起動して外部データバスの全部を使用したア
クセスで入出力できるデータ量をアクセスすることによ
り実行する回路とをバスインタフェイスに設けたことを
説明した。
グ機能により外部データバスのバス幅の一部を使用して
バスアクセスを行う際に外部データバスから入力される
データを順次蓄積して外部データバスのバス幅分のデー
タを揃えるためのレジスタと、このレジスタを用いて揃
えたデータが内部のデータバス上に出力していることを
示す信号を生成する回路と、１つのデータのアクセスの
要求をバス幅に応じてバスサイクルを２回に分けてバス
アクセスを起動して外部データバスの全部を使用したア
クセスで入出力できるデータ量をアクセスすることによ
り実行する回路とをバスインタフェイスに設けたことを
説明した。
【００９２】また上述の実施例では、内部機能回路から
バスインタフェイスに対するアクセス起動要求あるいは
バスインタフェイスから内部機能回路に対するデータ、
バスサイクル信号などを送受信するプロトコルを、外部
データバスの一部を使用している場合と全部を使用して
いる場合で全く同じにすることができる。つまりバスイ
ンタフェイスと内部機能回路間のデータ及び信号の送受
信のプロトコルを外部データバスのバス幅には拘わらず
同一で制御可能に構成したので、内部機能回路及びその
制御回路の構成を簡単にすることができる。
バスインタフェイスに対するアクセス起動要求あるいは
バスインタフェイスから内部機能回路に対するデータ、
バスサイクル信号などを送受信するプロトコルを、外部
データバスの一部を使用している場合と全部を使用して
いる場合で全く同じにすることができる。つまりバスイ
ンタフェイスと内部機能回路間のデータ及び信号の送受
信のプロトコルを外部データバスのバス幅には拘わらず
同一で制御可能に構成したので、内部機能回路及びその
制御回路の構成を簡単にすることができる。
【００９３】
【発明の効果】以上詳述したように、本発明のデータ処
理装置によれば、先頭が第１のメモリ境界と第２のメモ
リ境界との間にあるｎバイト幅の領域の任意の位置にあ
るデータをアクセスする際に、外部データバスがｎバイ
トで使用されようと（ｎ／２）で使用されようと、その
ｎバイト幅の領域の先頭アドレスからアクセスを開始す
るので、データ処理装置の内部回路は、最初のバスアク
セスされたデータを、使用するバス幅に拘わらずｎバイ
ト幅の領域の先頭アドレスのデータであると認識して操
作すればよい。従って、使用するバス幅を変更してもデ
ータ処理装置の内部回路がその転送されたデータを操作
する制御を変更しないようにでき、その内部回路の構成
を簡単にする。 また本発明の別のデータ処理装置によれ
ば、オペランドの先頭が第１のメモリ境界と第２のメモ
リ境界との間にあるｎバイト幅の領域における、(1) 当
該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バイ
トを占める第１の領域内に位置する場合、および(2) 当
該ｎバイト幅の領域の前記第１の領域を除く（ｎ／２）
バイトを占める第２の領域内に位置する場合の各々にお
いて、外部データバスがｎバイトで使用されようと（ｎ
／２）で使用されようと、そのｎバイト幅の領域の先頭
アドレスからアクセスを開始するので、データ処理装置
の内部回路は、最初のバスアクセスされたデータを、使
用するバス幅に拘わらずｎバイト幅の領域の先頭アドレ
スのデータであると認識して操作すればよい。従って、
使用するバス幅を変更してもデータ処理装置の内部回路
がその転送されたデータを操作する制御を変更しないよ
うにでき、その内部回路の構成を簡単にする。 また、本
発明のさらに別のデータ処理装置によれば、オペランド
のキャッシュミスした場合には外部メモリをアクセス
し、そのオペランドの先頭が第１のメモリ境界と第２の
メモリ境界との間にあるｎバイト幅の領域における、
(1) 当該ｎバイト幅の領域の先頭アドレスから（ｎ／
２）バイトを占める第１の領域内に位置する場合、およ
び(2) 当該ｎバイト幅の領域の前記第１の領域を除く
（ｎ／２）バイトを占める第２の領域内に位置する場合
の各々において、外部データバスがｎバイトで使用され
ようと（ｎ／２）で使用されようと、そのｎバイト幅の
領 域の先頭アドレスからアクセスを開始して、キャッシ
ュメモリへオペランドを転送するので、キャッシュメモ
リは、最初のバスアクセスされたデータを、使用するバ
ス幅に拘わらずｎバイト幅の領域の先頭アドレスのデー
タであると認識して操作すればよい。従って、使用する
バス幅を変更してもキャッシュメモリがその転送された
データを操作する制御を変更しないようにでき、キャッ
シュメモリの構成を簡単にする。
理装置によれば、先頭が第１のメモリ境界と第２のメモ
リ境界との間にあるｎバイト幅の領域の任意の位置にあ
るデータをアクセスする際に、外部データバスがｎバイ
トで使用されようと（ｎ／２）で使用されようと、その
ｎバイト幅の領域の先頭アドレスからアクセスを開始す
るので、データ処理装置の内部回路は、最初のバスアク
セスされたデータを、使用するバス幅に拘わらずｎバイ
ト幅の領域の先頭アドレスのデータであると認識して操
作すればよい。従って、使用するバス幅を変更してもデ
ータ処理装置の内部回路がその転送されたデータを操作
する制御を変更しないようにでき、その内部回路の構成
を簡単にする。 また本発明の別のデータ処理装置によれ
ば、オペランドの先頭が第１のメモリ境界と第２のメモ
リ境界との間にあるｎバイト幅の領域における、(1) 当
該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バイ
トを占める第１の領域内に位置する場合、および(2) 当
該ｎバイト幅の領域の前記第１の領域を除く（ｎ／２）
バイトを占める第２の領域内に位置する場合の各々にお
いて、外部データバスがｎバイトで使用されようと（ｎ
／２）で使用されようと、そのｎバイト幅の領域の先頭
アドレスからアクセスを開始するので、データ処理装置
の内部回路は、最初のバスアクセスされたデータを、使
用するバス幅に拘わらずｎバイト幅の領域の先頭アドレ
スのデータであると認識して操作すればよい。従って、
使用するバス幅を変更してもデータ処理装置の内部回路
がその転送されたデータを操作する制御を変更しないよ
うにでき、その内部回路の構成を簡単にする。 また、本
発明のさらに別のデータ処理装置によれば、オペランド
のキャッシュミスした場合には外部メモリをアクセス
し、そのオペランドの先頭が第１のメモリ境界と第２の
メモリ境界との間にあるｎバイト幅の領域における、
(1) 当該ｎバイト幅の領域の先頭アドレスから（ｎ／
２）バイトを占める第１の領域内に位置する場合、およ
び(2) 当該ｎバイト幅の領域の前記第１の領域を除く
（ｎ／２）バイトを占める第２の領域内に位置する場合
の各々において、外部データバスがｎバイトで使用され
ようと（ｎ／２）で使用されようと、そのｎバイト幅の
領 域の先頭アドレスからアクセスを開始して、キャッシ
ュメモリへオペランドを転送するので、キャッシュメモ
リは、最初のバスアクセスされたデータを、使用するバ
ス幅に拘わらずｎバイト幅の領域の先頭アドレスのデー
タであると認識して操作すればよい。従って、使用する
バス幅を変更してもキャッシュメモリがその転送された
データを操作する制御を変更しないようにでき、キャッ
シュメモリの構成を簡単にする。
【図１】従来及び本発明のデータ処理装置の構成を示す
ブロック図である。
ブロック図である。
【図２】従来のデータ処理装置のバスインタフェイスの
データ転送系の回路の構成を示す回路図である。
データ転送系の回路の構成を示す回路図である。
【図３】データリード時におけるバスインタフェイスの
データ転送系の３状態バッファの制御信号の論理レベル
を示す模式図である。
データ転送系の３状態バッファの制御信号の論理レベル
を示す模式図である。
【図４】従来及び本発明のデータ処理装置の整置回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】Ｄバス上のデータがどのように図４に示されて
いる整置回路の4A, 4B, 4Cレジスタに取り込まれるかを
示す模式図である。
いる整置回路の4A, 4B, 4Cレジスタに取り込まれるかを
示す模式図である。
【図６】従来及び本発明のデータ処理装置のキャッシュ
メモリの構成を示すブロック図である。
メモリの構成を示すブロック図である。
【図７】メモリ空間の一部の構成を示す模式図である。
【図８】従来及び本発明のデータ処理装置においてデー
タバスが64ビット幅である場合のバースト転送アクセス
のタイミングを示すタイミングチャートである。
タバスが64ビット幅である場合のバースト転送アクセス
のタイミングを示すタイミングチャートである。
【図９】従来のデータ処理装置においてデータバスが32
ビット幅である場合のバースト転送アクセスのタイミン
グを示すタイミングチャートである。
ビット幅である場合のバースト転送アクセスのタイミン
グを示すタイミングチャートである。
【図１０】本発明のデータ処理装置のバスインタフェイ
スのデータ転送系の回路の構成を示す回路図である。
スのデータ転送系の回路の構成を示す回路図である。
【図１１】データリード時のバスインタフェイスのデー
タ転送系の回路の３状態バッファ制御信号の論理レベル
を示す模式図である。
タ転送系の回路の３状態バッファ制御信号の論理レベル
を示す模式図である。
【図１２】本発明のデータ処理装置においてデータバス
が32ビット幅である場合のバースト転送アクセスのタイ
ミングを示すタイミングチャートである。
が32ビット幅である場合のバースト転送アクセスのタイ
ミングを示すタイミングチャートである。
１ マイクロプロセッサ ２ バスインタフェイス ３ 整置回路 ４ キャッシュメモリ ５ 内部データ演算回路 ６ 外部メモリ 10 外部データバス 12 Ｄバス
Claims (10)
- 【請求項１】 ｎバイト幅（ｎは偶数）のバス幅を有す
る外部データバスを介して、メモリ領域がｎバイトを１
つの単位として複数のメモリ境界により区分けされた外
部メモリに接続されたデータ処理装置において、 前 記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを切り替えるバスサイジン
グ手段、 アクセスすべきデータの先頭が前記複数のメモリ境界の
第１のメモリ境界と、この第１のメモリ境界に連続する
第２のメモリ境界との間のｎバイト幅の領域 の任意の位
置に存在する当該データをアクセスする際に、前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスをｍ回（ｍは
複数）連続して行って、前記ｎバイト幅の領域を含んだ
（ｍ×ｎ）バイト幅の領域をアクセスし、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを２
ｍ回連続して行って前記（ｍ×ｎ）バイト幅の領域 をア
クセスするアクセス手段、 前記ｎバイト幅の領域 の先頭アドレスを発生するアドレ
ス発生手段、および、前記 アドレス発生手段により発生された先頭アドレスか
ら順に前記外部データバス上で転送されたデータを連続
して受け取るバスインタフェイス回路を備えたことを特
徴とするデータ処理装置。 - 【請求項２】 外部データバスと同一のビット幅を有
し、外部データバスからデータが入力される内部データ
バスと、外部データバスと前記内部データバスとの間に接続され
た レジスタとを備え、バ スインタフェイス回路は、第１の場合に、バスアクセ
スにより転送されたｎバイトのデータを前記レジスタに
保持させることなく前記内部データバスに転送し、第２
の場合に、第１のサイクルでバスアクセスにより転送さ
れる（ｎ／２）バイトの第１のデータを前記レジスタに
保持させ、前記第１のサイクルに続く第 ２のサイクル
で、バスアクセスにより転送される（ｎ／２）バイトの
第２のデータを前記内部データバスにおける（ｎ／２）
バイト幅の一方に転送し、 前記レジスタは、保持した前記第１のデータを前記第２
のサイクルで前記第２のデータと並列して前記内部デー
タバスにおける（ｎ／２）バイト幅の他方に転送する こ
とを特徴とする請求項１に記載のデータ処理装置。 - 【請求項３】 バスインタフェイス回路に接続された内
蔵メモリを備え、 アクセス手段は、前記内蔵メモリをアクセスし、アクセ
スすべきデータが前記内蔵メモリに存在しない場合に外
部メモリに対するアクセスを行い、 前記バスインタフェイス回路は、前記外部メモリに記憶
された（ｍ×ｎ）バイト幅の領域内のデータを外部デー
タバスから受け取り、前記内蔵メモリへ転送する ことを
特徴とする請求項１に記載のデータ処理装置。 - 【請求項４】 ｎバイト幅（ｎは偶数）のバス幅を有す
る外部データバスを介して、メモリ領域がｎバイトを１
つの単位として複数のメモリ境界により区分けされた外
部メモリに接続されたデータ処理装置において、 前記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを選択して切り換えるバス
サイジング手段、および、 オペランドをアクセスする際、 前記オペランドの先頭が、前記複数のメモリ境界の第１
のメモリ境界とこの第１のメモリ境界に連続する第２の
メモリ境界との間のｎバイト幅の領域における、(1) 当
該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バイ
トを占める第１の領域内に位置する場合、および(2) 当
該ｎバイト幅の領域の前記第１の領域を除く（ｎ／２）
バイトを占める第２の領域内に位置する場合の各々にお
いて、 前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスを連続的に起
動させて前記オペランドをアクセスし、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを連
続的に起動させて前記オペランドをアクセスするアクセ
ス手段を備えた 、データ処理装置。 - 【請求項５】 アクセス手段は、 オペランドのアクセスに際して、第２の場合における
（ｎ／２）バイトのデータが外部データバス上で転送さ
れるバスアクセスを、第１の場合におけるｎバイトのデ
ータが前記外部データバス上で転送されるバスアクセス
の２倍の回数を起動させ、前記第１および第２の場合に
おいて、ｎバイト幅の領域を含むｍ×ｎバイト幅（ｍは
複数）の同じ領域をアクセスする、請求項４に記載のデ
ータ処理装置。 - 【請求項６】 ｎバイト幅を有し、外部データバスから
データが入力される内部データバス、および、 外部データバスと前記内部データバスとの間に接続され
たレジスタを含み、第１の場合、バスアクセスにより転
送されたｎバイトのデータを前記レジスタに保持させる
ことなく前記内部データバスに転送し、第２の場合、第
１のサイクルでバスアクセスにより転送される（ｎ／
２）バイトの第１のデータを前記レジスタに保持させ、
前記第１のサイクルに続く第２のサイクルで、バスアク
セスにより転送される（ｎ／２）バイトの第２のデータ
を前記内部データバスのうちの（ｎ／２）バイト幅の一
方に転送するとともに、前記レジスタに保持された前記
第１のデータを前記第２のデータと並列して前記内部デ
ータバスのうちの（ｎ／２）バイト幅の他方に転送する
バスインタフェイス回路を備えた、請求項４に記載のデ
ータ処理装置。 - 【請求項７】 ｎバイト幅（ｎは偶数）のバス幅を有す
る外部データバスを介して、メモリ領域がｎバイトを１
つの単位として複数のメモリ境界により区分けされた外
部メモリに接続されたデータ処理装置において、 前記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを選択して切り換えるバス
サイジング手段、 データを記憶するキャッシュメモリ、 オペランドをアクセスする際には、前記キャッシュメモ
リをアクセスし、前記オペランドが前記キャッシュメモ
リに格納していない場合には、前記外部メモリ をアクセ
スし、 前記オペランドの先頭が、前記複数のメモリ境界の第１
のメモリ境界と、この第１のメモリ境界に連続する第２
のメモリ境界との間のｎバイト幅の領域における、(1)
当該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バ
イトを占める第１の領域内に位置する場合、および(2)
当該ｎバイト幅の領域の前記第１の領域を除く（ｎ／
２）バイトを占める第２の領域内に位置する場合の各々
において、 前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスをバスアクセ
スをｍ回（ｍは複数）連続的に起動させて、前記ｎバイ
ト幅の領域を含む（ｍ×ｎ）バイト幅の領域をアクセス
し、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを２
ｍ回連続的に起動させて、前記（ｍ×ｎ）バイト幅の領
域をアクセスするアクセス手段、および、 前記外部データバスに接続され、前記アクセス手段から
の要求に従って前記外部メモリに対してバスアクセスを
起動し、前記外部メモリから前記（ｍ×ｎ）バイト幅の
領域を受け取って前記キャッシュメモリへ転送するバス
インタフェイス回路を備えた、データ処理装置。 - 【請求項８】 マイクロプロセッサと、メモリ領域がｎ
バイト（ｎは偶数）を１つの単位として複数のメモリ境
界により区分けされた外部メモリと、ｎバイト幅のバス
幅を有し、前記マイクロプロセッサと外部メモリとを接
続する外部データバスを備えたデータ処理装置におい
て、 前記マイクロプロセッサは、 前記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを切り替えるバスサイジン
グ手段、 アクセスすべきデータの先頭が前記複数のメモリ境界の
第１のメモリ境界と、この第１のメモリ境界に連続する
第２のメモリ境界との間のｎバイト幅の領域の任意の位
置に存在する当該データをアクセスする際に、 前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスをｍ回（ｍは
複数）連続して行って、前記ｎバイト幅の領域を含んだ
（ｍ×ｎ）バイト幅の領域をアクセスし、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを２
ｍ回連続して行って前記（ｍ×ｎ）バイト幅の領域をア
クセスするアクセス手段、 前記ｎバイト幅の領域の先頭アドレスを生成するアドレ
ス生成手段、および、 前記アドレス生成手段により生成された先頭アドレスか
ら順に前記外部データバス上で転送されたデータを連続
して受け取るバスインタフェイス回路を有する、データ
処理装置。 - 【請求項９】 マイクロプロセッサと、メモリ領域がｎ
バイト（ｎは偶数）を１つの単位として複数のメモリ境
界により区分けされた外部メモリと、ｎバイト幅のバス
幅を有し、前記マイクロプロセッサと外部メモリとを接
続する外部データバスを備えたデータ処理装置におい
て、 前記マイクロプロセッサは、 前記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを選択して切り換えるバス
サイジング手段、および、 オペランドをアクセスする際、 前記オペランドの先頭が、前記複数のメモリ境界の第１
のメモリ境界と、この第１のメモリ境界に連続する第２
のメモリ境界との間のｎバイト幅の領域における、(1)
当該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バ
イトを占める第１の領域内に位置する場合、および(2)
当該ｎバイト幅の領域の前記第１の領域を除く（ｎ／
２）バイトを占める第２の領域内に位置する場合の各々
において、 前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスを連続的に起
動させて前記オペランドをアクセスし、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを連
続的に起動させて前記オペランドをアクセスするアクセ
ス手段を有する、データ処理装置。 - 【請求項１０】 マイクロプロセッサと、メモリ領域が
ｎバイト（ｎは偶数）を１つの単位として複数のメモリ
境界により区分けされた外部メモリと、ｎバイト幅のバ
ス幅を有し、前記マイクロプロセッサと外部メモリとを
接続する外部データバスを備えたデータ処理装置におい
て、 前記マイクロプロセッサは、 前記外部メモリのアクセスに際して前記外部データバス
をｎバイト幅で使用する第１の場合と、（ｎ／２）バイ
ト幅で使用する第２の場合とを選択して切り換えるバス
サイジング手段、 データを記憶するキャッシュメモリ、 オペランドをアクセスする際には、前記キャッシュメモ
リをアクセスし、前記オペランドが前記キャッシュメモ
リに格納していない場合には、前記外部メモリをアクセ
スし、 前記オペランドの先頭が、前記複数のメモリ境界の第１
のメモリ境界と、この第１のメモリ境界に連続する第２
のメモリ境界との間のｎバイト幅の領域における、(1)
当該ｎバイト幅の領域の先頭アドレスから（ｎ／２）バ
イトを占める第１の領域内に位置する場合、および(2)
当該ｎバイト幅の領域の前記第１の領域を除く（ｎ／
２）バイトを占める第２の領域内に位置する場合の各々
において、 前記第１の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、ｎバイトのデータが前記外
部データバス上で転送されるバスアクセスをバスアクセ
スをｍ回（ｍは複数）連続的に起動させて、前記ｎバイ
ト幅の領域を含む（ｍ×ｎ）バイト幅の領域をアクセス
し、 前記第２の場合には、前記ｎバイト幅の領域の先頭アド
レスからアクセスを開始し、（ｎ／２）バイトのデータ
が前記外部データバス上で転送されるバスアクセスを２
ｍ回連続的に起動させて、前記（ｍ×ｎ）バイト幅の領
域をアクセスするアクセス手段、および、 前記外部データバスに接続され、前記アクセス手段から
の要求に従って前記外部メモリに対してバスアクセスを
起動し、前記外部メモリから前記（ｍ×ｎ）バイト幅の
領域を受け取って前記キャッシュメモリへ転送するバス
インタフェイス回路を有する、データ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288394A JP2836321B2 (ja) | 1991-11-05 | 1991-11-05 | データ処理装置 |
| US07/939,257 US5394528A (en) | 1991-11-05 | 1992-09-02 | Data processor with bus-sizing function |
| US08/617,467 USRE36052E (en) | 1991-11-05 | 1996-03-18 | Data processor with bus-sizing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288394A JP2836321B2 (ja) | 1991-11-05 | 1991-11-05 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128054A JPH05128054A (ja) | 1993-05-25 |
| JP2836321B2 true JP2836321B2 (ja) | 1998-12-14 |
Family
ID=17729639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288394A Expired - Lifetime JP2836321B2 (ja) | 1991-11-05 | 1991-11-05 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5394528A (ja) |
| JP (1) | JP2836321B2 (ja) |
Families Citing this family (81)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE922813A1 (en) * | 1992-11-12 | 1994-05-18 | Digital Equipment Internat Ltd | Digital data storage system |
| JP3216931B2 (ja) * | 1993-01-13 | 2001-10-09 | 日本電気株式会社 | バスサイジングを有するマイクロプロセッサ |
| US5504875A (en) * | 1993-03-17 | 1996-04-02 | Intel Corporation | Nonvolatile memory with a programmable output of selectable width and a method for controlling the nonvolatile memory to switch between different output widths |
| JP3608804B2 (ja) * | 1993-05-14 | 2005-01-12 | 株式会社ソニー・コンピュータエンタテインメント | バス制御装置 |
| FR2707118B1 (fr) * | 1993-06-30 | 1995-10-06 | Sgs Thomson Microelectronics | Système à processeur, notamment de traitement d'image, comprenant un bus mémoire de taille variable. |
| JP2683489B2 (ja) * | 1993-08-11 | 1997-11-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ転送制御装置 |
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| US5590378A (en) * | 1994-04-25 | 1996-12-31 | Compaq Computer Corporation | Apparatus for aligning and padding data on transfers between devices of different data widths and organizations |
| JP3529429B2 (ja) * | 1994-06-10 | 2004-05-24 | 富士通株式会社 | データ送信装置、データ受信装置、データ伝送装置及びデータ伝送方法 |
| US5651138A (en) * | 1994-08-31 | 1997-07-22 | Motorola, Inc. | Data processor with controlled burst memory accesses and method therefor |
| JPH08185320A (ja) * | 1994-12-28 | 1996-07-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6122696A (en) * | 1995-01-03 | 2000-09-19 | Brown; Andrew T. | CPU-peripheral bus interface using byte enable signaling to control byte lane steering |
| US5634013A (en) * | 1995-05-03 | 1997-05-27 | Apple Computer, Inc. | Bus bridge address translator |
| US5793991A (en) * | 1995-06-07 | 1998-08-11 | Motorola Inc. | Method of equalizing loads on a computer bus |
| US5671373A (en) * | 1995-06-08 | 1997-09-23 | Hewlett-Packard Company | Data bus protocol for computer graphics system |
| US6643765B1 (en) | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| US5689659A (en) * | 1995-10-30 | 1997-11-18 | Motorola, Inc. | Method and apparatus for bursting operand transfers during dynamic bus sizing |
| US5835925A (en) * | 1996-03-13 | 1998-11-10 | Cray Research, Inc. | Using external registers to extend memory reference capabilities of a microprocessor |
| US5864738A (en) * | 1996-03-13 | 1999-01-26 | Cray Research, Inc. | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller |
| TW315559B (en) * | 1996-03-19 | 1997-09-11 | Hitachi Ltd | Communication control device and communication system thereof |
| US5825788A (en) * | 1996-05-20 | 1998-10-20 | Micron Technology Inc. | Data ordering for cache data transfer |
| US6006288A (en) | 1996-06-06 | 1999-12-21 | Motorola, Inc. | Method and apparatus for adaptable burst chip select in a data processing system |
| US5960453A (en) | 1996-06-13 | 1999-09-28 | Micron Technology, Inc. | Word selection logic to implement an 80 or 96-bit cache SRAM |
| US5937174A (en) * | 1996-06-28 | 1999-08-10 | Lsi Logic Corporation | Scalable hierarchial memory structure for high data bandwidth raid applications |
| US5881254A (en) * | 1996-06-28 | 1999-03-09 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated memory port |
| JPH1078934A (ja) * | 1996-07-01 | 1998-03-24 | Sun Microsyst Inc | パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム |
| JP3635169B2 (ja) * | 1996-11-20 | 2005-04-06 | 松下電器産業株式会社 | データ伝送装置 |
| US6006303A (en) * | 1997-08-28 | 1999-12-21 | Oki Electric Industry Co., Inc. | Priority encoding and decoding for memory architecture |
| US5913044A (en) * | 1997-09-18 | 1999-06-15 | International Business Machines Corporation | Method and system for simultaneous variable-width bus access in a multiprocessor system |
| JPH11134245A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | データ処理システム |
| JPH11134246A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | データ処理システム及びデータ処理システムにおける記憶装置からのデータ入力方法 |
| US6085303A (en) * | 1997-11-17 | 2000-07-04 | Cray Research, Inc. | Seralized race-free virtual barrier network |
| US6230252B1 (en) | 1997-11-17 | 2001-05-08 | Silicon Graphics, Inc. | Hybrid hypercube/torus architecture |
| WO2001018639A1 (fr) * | 1999-09-08 | 2001-03-15 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux |
| US6216174B1 (en) | 1998-09-29 | 2001-04-10 | Silicon Graphics, Inc. | System and method for fast barrier synchronization |
| US6611891B1 (en) * | 1998-11-23 | 2003-08-26 | Advanced Micro Devices, Inc. | Computer resource configuration mechanism across a multi-pipe communication link |
| US6513107B1 (en) * | 1999-08-17 | 2003-01-28 | Nec Electronics, Inc. | Vector transfer system generating address error exception when vector to be transferred does not start and end on same memory page |
| US6751698B1 (en) | 1999-09-29 | 2004-06-15 | Silicon Graphics, Inc. | Multiprocessor node controller circuit and method |
| US6674720B1 (en) | 1999-09-29 | 2004-01-06 | Silicon Graphics, Inc. | Age-based network arbitration system and method |
| WO2001037098A1 (fr) * | 1999-11-16 | 2001-05-25 | Hitachi, Ltd | Dispositif et systeme informatique |
| US6404660B1 (en) * | 1999-12-23 | 2002-06-11 | Rambus, Inc. | Semiconductor package with a controlled impedance bus and method of forming same |
| US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| US6779072B1 (en) | 2000-07-20 | 2004-08-17 | Silicon Graphics, Inc. | Method and apparatus for accessing MMR registers distributed across a large asic |
| US6839856B1 (en) | 2000-07-20 | 2005-01-04 | Silicon Graphics, Inc. | Method and circuit for reliable data capture in the presence of bus-master changeovers |
| US6703908B1 (en) | 2000-07-20 | 2004-03-09 | Silicon Graphic, Inc. | I/O impedance controller |
| US7333516B1 (en) | 2000-07-20 | 2008-02-19 | Silicon Graphics, Inc. | Interface for synchronous data transfer between domains clocked at different frequencies |
| US7248635B1 (en) | 2000-07-20 | 2007-07-24 | Silicon Graphics, Inc. | Method and apparatus for communicating computer data from one point to another over a communications medium |
| US6831924B1 (en) | 2000-07-20 | 2004-12-14 | Silicon Graphics, Inc. | Variable mode bi-directional and uni-directional computer communication system |
| US6725316B1 (en) * | 2000-08-18 | 2004-04-20 | Micron Technology, Inc. | Method and apparatus for combining architectures with logic option |
| US6721840B1 (en) | 2000-08-18 | 2004-04-13 | Triscend Corporation | Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory |
| US6754760B1 (en) * | 2000-08-21 | 2004-06-22 | Xilinx, Inc. | Programmable interface for a configurable system bus |
| US6681293B1 (en) | 2000-08-25 | 2004-01-20 | Silicon Graphics, Inc. | Method and cache-coherence system allowing purging of mid-level cache entries without purging lower-level cache entries |
| US6889304B2 (en) | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6622232B2 (en) * | 2001-05-18 | 2003-09-16 | Intel Corporation | Apparatus and method for performing non-aligned memory accesses |
| US7051218B1 (en) | 2001-07-18 | 2006-05-23 | Advanced Micro Devices, Inc. | Message based power management |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| DE50114373D1 (de) * | 2001-10-31 | 2008-11-13 | Infineon Technologies Ag | Datenübertragungseinrichtung |
| US7836252B2 (en) * | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
| CA2554829C (en) * | 2004-02-05 | 2009-11-03 | Research In Motion Limited | System and method for detecting the width of a data bus |
| US7366864B2 (en) * | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
| US7590797B2 (en) * | 2004-04-08 | 2009-09-15 | Micron Technology, Inc. | System and method for optimizing interconnections of components in a multichip memory module |
| US7844767B2 (en) * | 2004-05-21 | 2010-11-30 | Intel Corporation | Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7392331B2 (en) * | 2004-08-31 | 2008-06-24 | Micron Technology, Inc. | System and method for transmitting data packets in a computer system having a memory hub architecture |
| US7280428B2 (en) * | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US7254075B2 (en) * | 2004-09-30 | 2007-08-07 | Rambus Inc. | Integrated circuit memory system having dynamic memory bank count and page size |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20060248305A1 (en) * | 2005-04-13 | 2006-11-02 | Wayne Fang | Memory device having width-dependent output latency |
| US7327167B2 (en) * | 2005-04-28 | 2008-02-05 | Silicon Graphics, Inc. | Anticipatory programmable interface pre-driver |
| CN1870873A (zh) * | 2005-05-28 | 2006-11-29 | 深圳富泰宏精密工业有限公司 | 铰链装置及应用该铰链装置的便携式电子装置 |
| US20060282602A1 (en) * | 2005-06-09 | 2006-12-14 | Tse-Hsine Liao | Data transmission device and method thereof |
| US8032688B2 (en) * | 2005-06-30 | 2011-10-04 | Intel Corporation | Micro-tile memory interfaces |
| US8253751B2 (en) | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| US20070093124A1 (en) * | 2005-10-20 | 2007-04-26 | Lsi Logic Corporation | Methods and structure for SAS expander optimization of SAS wide ports |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US8878860B2 (en) * | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
| US7730244B1 (en) * | 2008-03-27 | 2010-06-01 | Xilinx, Inc. | Translation of commands in an interconnection of an embedded processor block core in an integrated circuit |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514808A (en) * | 1978-04-28 | 1985-04-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Data transfer system for a data processing system provided with direct memory access units |
| US5146572A (en) * | 1980-11-17 | 1992-09-08 | International Business Machines Corporation | Multiple data format interface |
| JPS5955525A (ja) * | 1982-09-25 | 1984-03-30 | Toshiba Corp | マイクロプロセツサ |
| KR900007564B1 (ko) * | 1984-06-26 | 1990-10-15 | 모토로라 인코포레이티드 | 동적 버스를 갖는 데이터 처리기 |
| US4751632A (en) * | 1984-06-27 | 1988-06-14 | Motorola, Inc. | Data processor having multiple cycle operand cycles |
| US4683534A (en) * | 1985-06-17 | 1987-07-28 | Motorola, Inc. | Method and apparatus for interfacing buses of different sizes |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| GB2211326B (en) * | 1987-10-16 | 1991-12-11 | Hitachi Ltd | Address bus control apparatus |
| US4878166A (en) * | 1987-12-15 | 1989-10-31 | Advanced Micro Devices, Inc. | Direct memory access apparatus and methods for transferring data between buses having different performance characteristics |
| US5125084A (en) * | 1988-05-26 | 1992-06-23 | Ibm Corporation | Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller |
| EP0369964A3 (en) * | 1988-11-17 | 1991-09-18 | International Business Machines Corporation | Multiple data format interface |
| JPH02140853A (ja) * | 1988-11-21 | 1990-05-30 | Yamaha Corp | バス幅変換回路 |
| US5255378A (en) * | 1989-04-05 | 1993-10-19 | Intel Corporation | Method of transferring burst data in a microprocessor |
| JPH0398145A (ja) * | 1989-09-11 | 1991-04-23 | Hitachi Ltd | マイクロプロセッサ |
| JPH0484253A (ja) * | 1990-07-26 | 1992-03-17 | Mitsubishi Electric Corp | バス幅制御回路 |
| US5388227A (en) * | 1990-08-14 | 1995-02-07 | Nexgen Microsystems | Transparent data bus sizing |
| JP2599539B2 (ja) * | 1991-10-15 | 1997-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
-
1991
- 1991-11-05 JP JP3288394A patent/JP2836321B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-02 US US07/939,257 patent/US5394528A/en not_active Ceased
-
1996
- 1996-03-18 US US08/617,467 patent/USRE36052E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| USRE36052E (en) | 1999-01-19 |
| JPH05128054A (ja) | 1993-05-25 |
| US5394528A (en) | 1995-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2836321B2 (ja) | データ処理装置 | |
| KR950008226B1 (ko) | 버스트 전송 모드를 갖는 버스 마스터 | |
| KR100341948B1 (ko) | 제어된버스트메모리액세스기능을갖는데이타처리기및그방법 | |
| JP2646854B2 (ja) | マイクロプロセッサ | |
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| US4910656A (en) | Bus master having selective burst initiation | |
| JPS60157646A (ja) | メモリバンク切換装置 | |
| WO2003007303A2 (en) | Memory device having different burst order addressing for read and write operations | |
| JPH04296958A (ja) | 二重ポートメモリシステム | |
| JP2838210B2 (ja) | バスマスタ | |
| US5987570A (en) | Performing overlapping burst memory accesses and interleaved memory accesses on cache misses | |
| EP0212152B1 (en) | Microprocessor assisted memory to memory move apparatus | |
| JP2000029767A (ja) | デ―タ処理装置における書き込みバッファ | |
| US5963981A (en) | System and method for uncached store buffering in a microprocessor | |
| JP3153078B2 (ja) | データ処理装置 | |
| US6292867B1 (en) | Data processing system | |
| JPH06342400A (ja) | プロセッサ・メモリのアドレス制御方法 | |
| JP2534321B2 (ja) | デ―タ転送制御方法及び装置 | |
| JPH0844621A (ja) | 処理ユニット、および処理ユニット内にメモリアクセスサイクルを発生する方法 | |
| JP2689920B2 (ja) | 演算処理システムに用いられるプリフェッチバッファ装置 | |
| JP3039391B2 (ja) | メモリシステム | |
| JPH06274450A (ja) | データ転送システム | |
| JPH10111798A (ja) | 情報処理装置 | |
| JP2000235490A (ja) | マイクロプロセッサ | |
| JPH0934776A (ja) | 情報処理装置および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071009 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101009 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101009 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 14 |