JP3128799B2 - データ処理装置、データ処理システム及びアウトラインフォントデータ発生方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に関し、例えばレーザビー
ムプリンタ、液晶プリンタ、LEDプリンタ等のページプ
リンタや、CRT、プラズマ、液晶などを表示装置とした
ビットマップディスプレイのためのアウトラインフォン
ト展開用のマイクロコンピュータに適用して有効な技術
に関するものである。

〔従来技術〕

ビットマップメモリにパターン描画を行うために用い
られるフォントデータの表現形式としてはパターンをド
ットマトリクスで表現したドットフォント形式がある。
このドットフォント形式はフォントデータそれ自体が画
素対応のドットマトリクス的表現とされるためデータの
扱いが簡単で、しかもフォントデータに基づくパターン
を高速に描画することができる。しかしながら、任意角
度への回転が難しく、さらにはドット密度が低いと拡大
表示に際してパターンの輪郭が凹凸になり、また、ドッ
ト密度を増やすと、データ量が著しく増大してしまう。

そこで、パターンの輪郭を線の集合として定義するよ
うなデータ構造を持つアウトラインフォントに基づいて
描画を行う所謂ベクトルグラフィックスのような手法を
採用することにより、パターンの輪郭が凹凸になった
り、データ量が増大するという問題を解消することがで
きる。

例えば上記アウトラインフォントデータは、短線ベク
トル、円弧、スプライン曲線、ベツェール曲線などの自
由曲線や直線などの線の種類を示す情報と、その点や終
点さらにはその他制御点の情報などを含み、これによっ
てフォントの輪郭が定義される。

このようなアウトラインフォントデータに基づいてア
ウトラインフォント描画を行うシステムに従来の単なる
シングルチップマイクロコンピュータを用いる場合、ダ
イレクトメモリアクセスコントローラやその他の周辺回
路を含む当該シングルチップマイクロコンピュータのCP
U（セントラルプロセッシングユニット）コアがアウト
ラインフォントデータを持つ外部メモリからアウトライ
ンフォントがどのような直線あるいは曲線などから構成
されているかを示すデータを受け取り、そのアウトライ
ンフォントデータをCPUコアが解読してドットパターン
に展開するための演算を行い、対応するアウトラインフ
ォントを一旦、フォントキャッシュとして機能する外部
のワーク用メモリにCPUコアが展開する。そしてCPUコア
自身またはシングルチップマイクロコンピュータに内蔵
されているBITBLT（ビットブロックトランスファ）のよ
うなデータブロック転送機能をもつダイレクトメモリア
クセスコントローラがアウトラインフォントをワーク用
メモリからフレームバッファメモリのようなページメモ
リに転送する。これでページメモリへのアウトラインフ
ォントの描画が完了する。例えば描画された内容を印刷
する場合には、CRT（カソードレイチューブ）コントロ
ーラのような描画／表示プロセッサが、ページメモリ上
に完成したアウトラインフォント等から成る文書等をビ
デオ信号としてレーザービームプリンタエンジンに送出
する。

なお、この種のアウトラインフォント描画システムに
関連する文献の例としては、日経マグロウヒル社発行の
日経エレクトロニクスNo.417（1987年３月23日発行）第
211頁がある。

〔発明が解決しようとする課題〕

上記従来技術は、CPUコアがアウトラインフォントの
展開を行うため、その間CPUコアが他の仕事ができず、
システムの動作効率が低下してしまうという問題があっ
た。アウトラインフォントの展開には、多量の浮動少数
点演算を必要とする自由曲線の座標点算出が必要であ
り、さらに、フォントに拡大・縮小・回転などの同じく
多量な浮動小数点演算を要する座標変換も通常施さなく
てはならないためにCPUの負担が大きくなりすぎてしま
うからである。

また、CPUにそのコプロセッサであるFPU（浮動小数点
演算ユニット）を付加して、自由曲線算出や、座標変換
を高速化しようとするシステムも存在するが、現状のFP
Uの演算速度は、そのアーキテクチャ上１回の浮動小数
点演算あたり数μｓ〜十数μｓであり、演算速度の高速
化には限界があった。しかもCPUに密結合されているコ
プロセッサとしてのFPUは、主プロセッサ命令に混在し
て記述されているコプロセッサ命令を実行していくた
め、FPUが浮動小数点演算を行っているときCPUはそれに
並行して独立のデータ処理を進めていくことはできな
い。言い換えるなら、主プロセッサとしてのCPUは、コ
プロセッサとしてのFPUが命令実行中であるか否かを知
るための命令同期の機構により、FPUがコプロセッサ命
令の実行を完了するまで主プロセッサは新たな命令を実
行しない。このようにCPUは、FPUがアウトラインフォン
トの展開を行っているときにその他の仕事を自由に行う
ことはできず、結局システムの動作効率はあまり向上し
ない。

本発明の目的は、マイクロプロセッサに大きな負担を
かけずに、若しくはマイクロプロセッサの動作をあまり
拘束せずに、多量の演算を高速に実行することができる
データ処理装置を提供することにある。

また本発明の別の目的はアウトラインフォント展開を
効率的に行うことができるデータ処理装置を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、マイクロプロセッサと、このマイクロプロ
セッサによって動作が指示されるディジタル信号処理プ
ロセッサとを１個の半導体基板に含めてデータ処理装置
を構成する。前記ディジタル信号処理プロセッサは積和
演算器を含み、この積和演算器はマイクロプロセッサに
よってその動作が制御される。

上記ディジタル信号処理プロセッサによる演算結果な
どをRAMに蓄えるような場合に、その動作とマイクロプ
ロセッサによるバスアクセスとの競合を回避させるに
は、ディジタル信号処理プロセッサとマイクロプロセッ
サの双方から相互に別のバスを介してアクセス可能なデ
ュアルポートRAMを設けるとよい。

上記マイクロプロセッサ、ディジタル信号処理プロセ
ッサ、及びデュアルポートRAMを含む構成は、システム
オンチップ化に代えて配線基板上でマルチチップ化する
こともできる。

上記システムオンチップ化又はマルチチップ化された
データ処理装置をアウトラインフォント展開に利用する
場合には、ディジタル信号処理プロセッサに内蔵される
制御記憶に、アウトラインフォントデータをドットパタ
ーンの形式でデュアルポートRAMに展開するためのデー
タ処理アルゴリズムを含めるとよい。

上記デュアルポートRAMに展開された情報をフレーム
バッファメモリ若しくはページメモリに転送して描画す
ることを考慮すると、デュアルポートRAMの一方のアク
セスポートとマイクロプロセッサとが結合される共有バ
スに、データのブロック転送制御可能なダイレクトメモ
リアクセスコントローラを接続しておくとよい。

また、上記デュアルポートRAMをフォントキャッシュ
メモリとして利用するには、上記マイクロプロセッサが
ディジタル信号処理プロセッサに展開を指示したアウト
ラインフォントの種別を示す情報の保持領域をそのマイ
クロプロセッサに設けておくことが望ましい。

〔作 用〕

上記した手段によれば、データ処理装置に含まれるデ
ィジタル信号処理プロセッサは、多量の演算を高速に実
行するためのアーキテクチャ、例えば累積乗算のための
乗算器と加算器を含むと共に、データと命令の転送系の
分離による命令フェッチ、データ転送、演算を並列パイ
プライン処理することなどにより、FPUなどのコプロセ
ッサを用いる場合よりも所要の演算を高速に実行し、こ
れにより、ディジタル信号処理プロセッサとマイクロプ
ロセッサを含む装置の方が、マイクロプロセッサだけ、
又はマイクロプロセッサとFPUのようなコプロセッサを
含むデータ処置装置よりも、多量の演算を高速に実行す
ることを可能にする。

さらに、ディジタル信号処理プロセッサは、マイクロ
プロセッサの指示に従って内蔵制御記憶のデータ処理ア
ルゴリズムを用いて自ら一連のデータ処理をマイクロプ
ロセッサのデータ処理動作に並行して行い得るように作
用する。言い換えるなら、ディジタル信号処理プロセッ
サは、マイクロプロセッサとされるFPUのようにマイク
ロプロセッサの命令に混在して記述されているコプロセ
ッサ命令をマイクロプロセッサの処理に代えて実行する
ような命令実行手順とは異なる制御手順を持つから、マ
イクロプロセッサの動作とは独立的にデータ処理を進め
得る。これにより、マイクロプロセッサは、ディジタル
信号処理プロセッサが浮動小数点演算のようなデータ処
理を行っているとき、それとは無関係なもしくは別の処
理を進めることができ、このことが、マイクロプロセッ
サに大きな負担をかけずに、さらにはマイクロプロセッ
サの動作をあまり拘束せずに、多量の演算を高速実行可
能に働く。

マイクロプロセッサ及びディジタル信号処理プロセッ
サの双方により相互に別のバスを介してアクセス可能に
設けられているデュアルポートRAMは、ディジタル信号
処理プロセッサによる演算結果の格納、例えばRAMへの
アウトラインフォントの展開を、マイクロプロセッサが
結合された共有バスとは別の専用バスを介して行えるよ
うに作用し、このことが、マイクロプロセッサとディジ
タル信号処理プロセッサとの並列動作の完全化を保証
し、アウトラインフォント展開のようなディジタル信号
処理プロセッサによるデータ処理の効率化を増す。

デュアルポートRAMをフォントキャッシュメモリとし
て利用することにより、すでにデュアルポートRAMに展
開されて保持されているアウトラインフォントに対して
は新たな展開を行わなくても済む。

アウトラインフォント展開を介してフレームバッファ
メモリ若しくはページメモリにドットパターンを描画す
る場合に、アウトラインフォント内部の塗りつぶしやア
ウトラインフォント展開時の画素論理演算などを行うた
めにメモリライト動作だけでなくメモリリード動作も伴
ってフォントを作成しなければならないようなとき、そ
のフレームバッファメモリやページメモリよりも高速ア
クセス可能なデュアルポートRAMに一旦アウトラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことは、直接ページメモリやフレームバッファメ
モリ上でアウトラインフォントを展開するための画素論
理演算や展開後における内部の塗りつぶしを行うために
メモリリード動作やライト動作を繰り返し行っていく場
合に比べ、相対的に低速なフレームバッファメモリなど
に対する全体的なリード・ライト回数を減らすように作
用する。言い換えるなら、デュアルポートRAMに作成さ
れたフォントを転送するためだけに相対的に低速なフレ
ームバッファメモリ又はページメモリをライトアクセス
すればよくなる。これにより、最終的な描画を完了する
までの処理時間を短縮する。

上記ダイレクトメモリアクセスコントローラは、デュ
アルポートRAMからフレームバッファメモリやページメ
モリへのそのようなデータ転送効率を向上させる。斯る
ダイレクトメモリアクセスコントローラが設けられてい
ると、上記アウトラインフォント内部の塗りつぶしやア
ウトラインフォント展開時の画素論理演算などが行われ
ない場合にも、フレームバッファメモリなどに最終的な
描画を完了するまでの処理時間が短縮される。

フォントキャッシュなどのようなワーク領域として利
用されるデュアルポートRAMを相互に別のバスからアク
セス可能なマイクロプロセッサ及びディジタル信号処理
プロセッサさらには必要に応じてダイレクトアクセスメ
モリコントローラが、当該デュアルポートRAMと共に同
一半導体基板に形成されていることは、ディジタル信号
処理プロセッサによるフォント展開のためのデュアルポ
ートRAMアクセスの高速化、展開されたフォントに対す
る塗りつぶし処理などのためのデュアルポートRAMアク
セスの高速化、デュアルポートRAMに作成されたフォン
トをマイクロプロセッサやダイレクトメモリアクセスコ
ントローラが外部に転送するためのデュアルポートRAM
アクセスの高速化というように、マイクロプロセッサや
ディジタル信号処理プロセッサがデュアルポートRAMを
ワーク領域などに利用して行うデータ処理やデータ転送
を高速化するように働く。

〔実 施 例〕

（シングルチップマイクロコンピュータ） 第１図には本発明の一実施例であるシングルチップマ
イクロコンピュータのブロック図が示されている。同図
に示されるシングルチップマイクロコンピュータ１は、
特に制限されないが、マイクロプロセッサとしてのCPU
2、アウトラインフォント展開を行うための浮動小数点
演算機能を持ったディジタル信号処理プロセッサ（以下
単にDSPとも記す）３、ビットブロックトランスファの
ようなデータブロック転送制御機能を持つダイレクトメ
モリアクセスコントローラ（以下単にDMACとも記す）
６、デュアルポートRAM4、及び上記CPU2の動作プログラ
ムを格納するROMや外部との間でデータ通信を行うため
のシリアルコミュニケーションインタフェースコントロ
ーラ（以下単にSCIとも記す）などを含む周辺回路７
が、一つの半導体基板に集積されている。上記各回路ブ
ロックは共通バスのような内部バス５に共通接続され、
さらにDSP3とデュアルポートRAM4は専用バス13で結合さ
れている。

上記CPU2は、周辺回路７に含まれるROMの動作プログ
ラムから命令を読み込んで解読し、その命令を実行する
ための演算やデータ転送などに必要な各種制御信号を生
成する。

上記DSP3は、特に制限されないが、データ処理アルゴ
リズムをマイクロ命令でプログラミングしたマイクロRO
Mを持ち、所定の手順に従ってこのマイクロROMからマイ
クロ命令を読み出して内蔵積和演算器、メモリ、入出力
回路などを制御するようになっている。斯るDSP3は、浮
動小数点演算などにおいて高い頻度で現われる算和演算
などの高速演算や、そのための高速データ転送を達成し
て高い処理能力を得るために、汎用マイクロプロセッサ
ではソフトウェア処理されている乗算などをハードウェ
ア化するための乗算器や積和演算器などを持つと共に、
命令転送系と、データ転送系の分離により命令フェッ
チ、データ転送、演算を並列パイプライン処理可能にす
るようなアーキテクチャを有する。本実施例において上
記マイクロROMに記述されたデータ処理アルゴリズム
は、例えばアウトラインフォントの展開、アウトライン
フォントに対する拡大、縮小、移動、回転などの座標変
換、展開されたフォント内部の塗りつぶしなどを行うた
めの内容などを持つ。

上記デュアルポートRAM4は、特に制限されないが、ア
ウトラインフォントの展開や作成のためのワーク領域と
して利用される。このデュアルポートRAM4をフォントキ
ャッシュメモリとして利用可能にするため、CPU2には、
このCPUがDSP3に展開を指示してデュアルポートRAM4上
に形成されているアウトラインフォントの種別を示す情
報を保持するためのワーク領域2Aが設けられている。し
たがって、CPU2がアウトラインフォントの展開を行う場
合にそのワーク領域２を参照することにより、同一のア
ウトラインフォントを２度展開する手間が省かれる。こ
のようにデュアルポートRAM4をフォントキャッシュメモ
リとしても利用する処理の仕方はCPU2の動作プログラム
によって選択される。

（アウトラインフォント描画システム） 第２図には上記シングルチップマイクロコンピュータ
１を利用したアウトラインフォント描画システムの一例
が示されている。同図に示されるシステムは、特に制限
されないが、レーザビームプリンタ（以下単にLBPとも
記す）に適用された例である。

上記シングルチップマイクロコンピュータ１は、フォ
ントデータを格納するメモリ９、文字や図形を描画する
ページメモリ10、および図形の描画や、プリンタエンジ
ン12にビデオ信号の送出を行う描画／表示プロセッサ11
などと共に外部バス８に接続されている。尚、上記描画
／表示プロセッサ11としては、株式会社日立製作所のAC
RTC（HD63484−４、HD63484−６、HD63484−８）などを
利用することができる。

上記メモリ９に格納されているアウトラインフォント
データは、特に制限されないが、第11図に示されるよう
に短線ベクトル、円弧、スプライン曲線、ベツェール曲
線などの自由曲線や直線などの線の種類毎に割り当てら
れたコード情報を含むオペレーションコード指定領域OP
Cと、そのコード情報によって特定される線の起点や終
点さらには自由曲線などを定義するときに必要な制御点
などの座標情報を含むオペランド指定フィールドOPRと
によって構成されるフォーマットを最小単位として持
つ。例えば、複数の曲線や直線によって構成される文字
や記号の輪郭は、これに含まれる個々の線分を定義する
上記アウトラインフォントデータの集合によって定義さ
れる。このような各種アウトラインフォントデータは、
文字や記号毎に上記メモリ９に格納されている。

（アウトラインフォント描画動作） 第3A図〜第3E図には第２図のアウトラインフォント描
画システムの動作例が順を追って示されている。

CPU2が所要のアウトラインフォントをページメモリ10
に描画しようとするとき、第3A図のようにそのアウトラ
インフォントを構成するアウトラインフォントデータを
外部メモリ９からDSP3へDMAC6に転送させる。またこれ
に代えてDSP3自身がメモリ９から直接アウトラインフォ
ントデータを取り込んでもよい。DMAC6を利用する場合
には、予めCPU2はDMAC6にメモリ９の転送元アドレスや
転送語数を初期設定しておく。DSP3自身でメモリ９をア
クセスする場合は、展開すべきアウトラインフォントを
指定する情報を含むアウトラインフォント展開コマンド
をCPU2がDSP3に与えておく。

次いで、DSP3は第３図に示されるようにアウトライン
フォントデータを取り込み、自分自身のプログラムに従
ってそのアウトラインフォントを構成する自由曲線の算
出や座標変換などの一連の演算を実行し、第3C図のよう
に更にその演算結果に従ってそのフォントをデュアルポ
ートRAM4に展開する。展開されたフォントのデータは、
ドットパターンを構成するようなデータである。このと
きDSP3によりアウトラインフォント内部の塗りつぶしが
実行されることもありうる。または、後に描画／表示プ
ロセッサ11が塗りつぶしを実行する場合もある。

デュアルポートRAM4に展開されたアウトラインフォン
トは、第3D図のようにビットブロック転送機能を持つDM
AC6により、外部のページメモリ10に送られる。そして
最後に、ページメモリ10へ転送された文字や、描画／表
示プロセッサ11が描画した図形などからなる文書は、第
3E図のように描画／表示プロセッサ11によりページメモ
リ10からLBPプリンタエンジン12に対しビデオ信号とし
て送られ、印刷に供される。

ここで第3A図〜第3E図に示される動作期間中、CPU2
は、アウトラインフォントの展開／描画に関してDSP3や
DMAC6の初期設定などを除いて基本的に関与していな
い。したがって、この間、CPU2はLBP外部の図示しない
ホストコンピュータとのコミュニケーションや、ホスト
コンピュータから送られてくるPost Scriptなどのオペ
ージ記述言語の解読を行なうことができるので、システ
ムの動作効率が向上する。

なお、DSP3はCPU2のページ記述言語解読に伴う座標変
換などを実行するのに使用することもできることはいう
までもない。

（アウトラインフォントの展開と転送形式） デュアルポートRAM4に対するアウトラインフォントの
展開と転送形式は、上記のように、DSP3がデュアルポー
トRAM4に１文字分だけフォント展開し（第4A図参照）、
次にDMAC6がページメモリ10にそのフォントをビットブ
ロック転送する（第4B図参照）という形式だけでなく、
第5A図及び第5B図に示されるように、デュアルポートRA
M4を仮想的に２つの領域に分けて、一方の領域にフォン
ト展開している間、もう一方の領域に既に展開されてい
るフォントをDMAC6がページメモリ10にビットブロック
転送するという形式を採用してもよい。後者の手法を採
用すると、DSP3とDMAC6が、同時に動作できるため、前
者よりも、アウトラインフォント描画の効率が全体的に
高くなる。

（DSPとデュアルポートRAMとの接続態様） 第６図には、DSP3に設けたアドレスレジスタのような
アドレスポインタ19とデータバッファ20を介してDSP3に
デュアルポートRAM4を接続する態様が示されている。第
６図に示されるDSP3は、特に制限されないが、加算、乗
算、積和演算などを高速に実行し得る実行部として、乗
算器又は積和演算器のほかに算術論理演算器を含むよう
な演算器18、複数個のレジスタ17、ワーク領域として利
用されるデータメモリ16を内部バス21で接続して備える
と共に、データ処理アルゴリズムを記述したマイクロRO
Mのようなプログラムメモリ14を持ち、このプログラム
メモリ14から順次命令を読み出して上記実行部の動作を
制御するマイクロシーケンサ15を含む。DSP3においてデ
ータメモリ16をアクセスするための命令はプログラムメ
モリ14に含まれる。この命令にはデータメモリ16のアク
セスアドレスを指定するようなアドレス指定フィールド
を含んでいる。DSP3外部のデュアルポートRAM4を直接ア
クセスするための命令がプログラムメモリ14に含まれて
いないときには、第６図に示されるようにDSP3にアドレ
スポインタ19及びデータバッファ20を設け、これらを通
してデュアルポートRAM4を接続する。これにより、DSP3
にとってデュアルポートRAM4に対するアクセスが見掛上
アドレスポインタ19及びデータバッファ20に対するレジ
スタアクセスと等価になる。したがって、DSP3を既存の
DSPモジュールを利用して構成する場合には、プログラ
ムメモリの内容を大幅に変更することなくデュアルポー
トRAM4の接続が可能になる。

デュアルポートRAM4を直接アクセスするための命令を
プログラムメモリ14に含めておく場合には、第７図に示
されるようにDSP3の内部バス21に直接デュアルポートRA
M4を接続することができる。即ち、第６図のデータメモ
リ16と同じような接続にする。この場合には、既存のDS
Pモジュールにおけるプログラムメモリの内容を比較的
大きく変更しなければならないが、アドレスポインタ19
やデータバッファ20などのレジスタを介さなくてもよい
ので、DSP3によるデュアルポートRAM4のアクセスが高速
になる。

（デュアルポートRAM） 第８図には完全に独立した二つのアクセスポートを持
つデュアルポートRAMの一例が示されている。このデュ
アルポートRAM4のメモリセルアレイ30には複数個のメモ
リセルがマトリクス配置されている。個々のメモリセル
は、メモリセルの選択端子とデータ入出力端子を夫々２
組持つ。夫々のメモリセルの一方の選択端子には、アド
レスデコーダ31によるアドレス信号32の解読結果に従っ
て選択レベルに駆動されるワード線が結合され、メモリ
セルの他方の選択端子には、アドレスデコーダ33による
アドレス信号34の解読結果に従って選択レベルに駆動さ
れる別のワード線が結合されている。また、夫々のメモ
リセルの一方のデータ入出力端子は、上記アドレスデコ
ーダ31によるアドレス信号32の解読結果に従ってスイッ
チ制御されるカラム選択回路35に至るビット線に結合さ
れ、メモリセルの他方のデータ入出力端子は、上記アド
レスデコーダ33によるアドレス信号34の解読結果に従っ
てスイッチ制御されるカラム選択回路36に至る別のビッ
ト線に結合されている。上記カラム選択回路35は、コモ
ンデータ線37を介して一方のデータ入出力回路38に接続
され、上記カラム選択回路36は、コモンデータ線39を介
して他方のデータ入出力回路40に接続されている。

上記アドレス信号32は内部バス５を介してCPU2やDMAC
6から与えられ、データ入出力回路38はそれらとの間で
データ41をやりとりする。また上記アドレス信号34は専
用バス13を介してDSP3から与えられ、他方のデータ入出
力回路40はDSPとの間でデータ42をやりとりする。

第８図に示されるデュアルポートRAMは、上記の説明
から明らかなように、内部バス５側及び専用バス13側の
夫々から完全独立にリード・ライト可能であるが、双方
からデュアルポートRAM4の同一アドレスが重複したタイ
ミングでライトアクセスされる場合には何れか一方から
の書き込みを優先させるようになっている。斯る優先制
御はアービタとしての機能を持つコントローラ44が行
う。このコントローラ44は、内部バス５を介して与えら
れるアドレス信号R/▲▼、チップセレクト信号▲
▼と、専用バス13を介して与えられるアドレス信号
34、リード・ライト信号R/▲▼、チップセレクト
信号▲▼を受け、それらの状態に従って上記優
先制御及び動作モードやタイミング制御を行い、例えば
優先制御に関する制御信号として、ウェイト信号▲
▼，▲▼やイネーブル信号E₅,E₁₃を
生成する。ウェイト信号▲▼，▲
▼は、そのアサート状態により、DSP3,CPU2又はDMAC6
によるデュアルポートRAM4のアクセスサイクル引き延ば
しを指示する信号とみなされる。またイネーブル信号
E₅,E₁₃は、そのアサート状態に呼応してアドレスデコー
ダ31及びデータ入出力回路38,アドレスデコーダ33及び
データ入出力回路40を動作可能に制御する。斯る優先制
御のための制御信号を生成するコントローラ44は、CPU2
又はDMAC6とDSP3との双方からデュアルポートRAMの同一
アドレスが重複したタイミングでライトアクセスされる
場合には、その優先制御論理に従って、例えばウェイト
信号▲▼をネゲート、ウェイト信号▲
▼をアサート、イネーブル信号E₅をアサート、イ
ネーブル信号E₁₃をネゲートして、内部バス５側からの
ライトアクセスを最初に許容する。それ以外の場合には
双方からの並列アクセスを許容する。

このような完全独立に並列アクセス可能なデュアルポ
ートRAM4の採用は、特に第5A図、第5B図で説明したアウ
トラインフォントの展開・転送形態に有効である。

第９図にはシングルポートRAM50を流用して成る構造
のデュアルポーとRAM4が示される。シングルポートRAM5
0を用いて、相互に異なる内部バス５と13の双方からア
クセス可能にするため、シングルポートRAM50の１個の
アドレス入力回路に１対のバッファ51、52の出力端子を
共通接続し、一方のバッファ51の入力端子にはアドレス
信号32を、そして他方のバッファ52の入力端子にはアド
レス信号34を供給する。またシングルポートRAM50の一
個のデータ入出力回路にも、データ41をやりとりするた
めのバッファ53の出力端子と、データ42をやりとりする
ためのバッファ54の出力端子とを共通接続しておく。シ
ングルポート50を流用するデュアルポートRAMの性質上
双方のバス5,13からの並列アクセスは不可能であるた
め、双方からのアクセス競合を回避するための調停論理
がコントローラ55に内蔵されている。このコントローラ
55は斯る調停論理に従って上記ウェイト信号▲
▼，▲▼及びイネーブル信号E₅,E₁₃を形
成するが、どのような場合にも何れか一方のバスからの
アクセスだけを許容するようにウェイト信号▲
▼，▲▼やバッファ51〜54を制御するよ
うになっている。

このようなシングルポートRAM50を流用して成るデュ
アルポートRAM4は、両ポートからの並列アクセスは不可
能であるが、メモリセルに対するワード線やビット線の
構造、アドレスデコーダや入出力回路、さらにはカラム
選択回路の数などの点においてRAMそれ自体の構造が簡
単になり、デュアルポートRAMを低コスト化することが
できる。

（マルチチップコンピュータ） 上記CPU2、DSP3、デュアルポートRAM4、DMAC6、周辺
回路７などは、１個の半導体基板にオンチップ化して形
成することに限定されず、第10図に示されるように一つ
の配線基板60上に実装置してマルチチップコンピュータ
化することができる。このとき、当該配線基板60上に
は、アウトラインフォント描画システムを構成するため
の上記アウトラインフォントデータメモリ９、ページメ
モリ10、描画／表示プロセッサ11なども実装しておくこ
とができる。斯るマルチチップ構成においても、デュア
ルポートRAM4のアクセスタイムを充分高速化することが
できれば、オンチップ形式で構成されたシングルチップ
マイクロコンピュータ１を用いる場合とほぼ同様の処理
速度を得ることができる。特にボード上でマルチチップ
化して必要なデータ処理装置を構成すれば、シングルチ
ップマイクロコンピュータ１のような新たなLSIを開発
する手間を省いて所期のデータ処理装置を簡単に得るこ
とができる。

（DSPのマルチプロセッサ化） これまでの説明では、LSI又はボードで構成されたマ
イクロコンピュータもしくはシステム内にDSP3を一つだ
け配置したが、複数個のDSP3を用いてDSPのマルチプロ
セッサ化を図ることができる。

第12A図には一つのCPU2にDSP3とデュアルポートRAM4
を２組設けた例が示される。斯る構成においてはフォン
ト展開の処理能力は概ね２倍に向上する。

第12B図には２個のCPU2の夫々に専用のDSP3とデュア
ルポートRAMを設けた例が示される。この構成において
は、フォント展開の処理能力向上はもとより、フォント
展開やフォント描画などに対する１個当りのCPU2の負担
が第12A図の例に比べ、軽減される。

第12C図には、２個のCPU2に２組のDSP3とデュアルポ
ートRAM4とを共有させる例が示されている。斯る構成
は、第12B図に比べて、CPU2のシステム制御動作に融通
性を持たせつつ動作効率を向上させ易くなる。

（実施例の作用効果） 上記実施例によれば以下の作用効果を得るものであ
る。

（１）DSP3は、多量の演算を高速に実行するためのアー
キテクチャ、例えば累積乗算のための乗算器と加算器を
含むと共に、データと命令の転送系の分離による命令フ
ェッチ、データ転送、演算を並列パイプライン処理する
ことなどにより、FPUなどのコプロセッサを用いる場合
よりも所要の演算を高速に実行し、これにより、CPUだ
け又はCPUとFPUのようなコプロセッサを含むデータ処理
装置を用いるよりも、DSP3とCPU2を用いた方がアウトラ
インフォント描画を高速に行うことができる。

（２）DSP3は、CPU2の指示に従ってプログラムメモリ14
のデータ処理アルゴリズムを用いて自からフォント展開
など一連のデータ処理をCPU2のデータ処理動作に並行し
て実行する。言い換えるなら、DSP3は、CPU2のコプロセ
ッサとされるようなFPUのようにCPU2の命令に混在して
記述されているコプロセッサ命令をCPU2の処理に代えて
実行するような命令実行手順とは異なる制御手順を持つ
から、CPU2の動作とは独立的にデータ処理を進めること
ができる。これにより、CPU2は、DSP3が浮動小数点演算
のようなデータ処理を行っているとき、それとは無関係
なもしくは別の処理を進めることができる。このように
DSP3は、CPU2に大きな負担をかけずに、さらにはCPU2の
動作をあまり拘束せずに、多量の演算を高速実行するこ
とができる。

（３）CPU2とDSP3の双方から相互に異なるバスを介して
別々にアクセス可能に設けられているデュアルポートRA
M4は、DSP3による演算結果の格納、例えばRAMへのアウ
トラインフォントの展開を、CPU2が結合された共有バス
５とは別の専用バス13を介して行えるように作用し、こ
れによりCPU2とDSP3との並列動作の完全化が保証され、
DSP3によるアウトラインフォント展開のようなデータ処
理はもとより、システム全体の動作効率を増すことがで
きる。

（４）上記デュアルポートRAM4をフォントキャッシュメ
モリとして利用することにより、すでにデュアルポート
RAM4に展開されて保持されているアウトラインフォント
に対しては新たなフォント展開をしなくても済むように
なる。

（５）アウトラインフォント展開を介してページメモリ
10にドットパターンを描画する場合に、アウトラインフ
ォント内部の塗りつぶしやアウトラインフォント展開時
の画素論理演算などを行うためにメモリライト動作だけ
でなくメモリリード動作も伴ってフォントを作成しなけ
ればならないようなとき、そのページメモリよりも高速
アクセス可能なデュアルポートRAM4に一旦アウトライン
フォントの展開を行って必要なフォントを作成してから
まとめてフレームバッファメモリなどに転送するように
しておくことは、直接ページメモリ10上でアウトライン
フォントを展開するための画素論理演算や展開後におけ
る内部の塗りつぶしを行うためにメモリリード動作やラ
イト動作を繰り返し起っていく場合に比べ、相対的に低
速なページメモリ10に対する全体的なリード・ライト回
数を減らすようにすることができる。言い換えるなら、
デュアルポートRAM4に作成されたフォントを転送するた
めだけに相対的に低速なページメモリ10をライトアクセ
スすればよくなる。これにより、最終的な描画を完了す
るまでの処理時間を短縮することができる。

（６）上記作用効果（５）におけるデュアルポートRAM
からページメモリ10へのデータ転送効率は、データのブ
ロック転送制御可能なDMAC6によって向上させることが
できる。斯るDMAC6が設けられていると、上記アウトラ
インフォント内部の塗りつぶしやアウトラインフォント
展開時の画素論理演算などが行われない場合にも、ペー
ジメモリ10などに最終的な描画を完了するまでの処理時
間を短縮することができる。

（７）フォントキャッシュなどのようなワーク領域とし
て利用されるデュアルポートRAM4を相互に別のバスから
アクセス可能なCPU2、DSP3さらにはDMAC6を当該デュア
ルポートRAM4と共に同一半導体基板に形成することによ
り、DSP3によるフォント展開のためのデュアルポートRA
M4アクセス、フォントに対する画素論理演算処理などの
ためのデュアルポートRAM4アクセス、デュアルポートRA
M4に作成されたフォントのCPU2やDMAC6が外部に転送す
るためのデュアルポートRAM4アクセスというような、CP
U2やDSP3がデュアルポートRAM4をワーク領域などに利用
して行うデータ処理やデータ転送を高速化することがで
きる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなくその要旨を逸脱しない範囲において種々変更す
ることができる。

例えば上記実施例ではフォント展開用のワーク領域と
して利用されるデュアルポートRAMから直接ページメモ
リにデータ転送して描画する場合について説明したが、
システムの立ち上げ時に予め多数のアウトラインフォン
トを展開してその他のメモリにフォントを転送してスト
ックしておくようにしてもよい。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるレーザビームプリ
ンタなどのページプリンタに適用した場合について説明
したが、本発明はそれに限定されるものではなく、CRT
ディスプレイのようなビットマップディスプレイシステ
ムのための描画や、さらにその他のデータ処理システム
に広く適用することができる。本発明は少なくとも、多
量の演算を高速に行う必要のある条件のものに適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、データ処理装置に含まれ積和演算器を備え
たディジタル信号処理プロセッサは、多量の演算を高速
に実行するためのアーキテクチャを備えることにより、
FPUなどのコプロセッサを用いる場合よりも浮動小数点
など所要の演算を高速に実行することができ、これによ
り、ディジタル信号処理プロセッサとマイクロプロセッ
サを含む装置の方が、マイクロプロセッサだけ、又はマ
イクロプロセッサとFPUのようなコプロセッサを含むデ
ータ処理装置よりも、多量の演算を高速に実行すること
ができる。

さらに、ディジタル信号処理プロセッサは、マイクロ
プロセッサの指示に従って内蔵制御記憶のデータ処理ア
ルゴリズムを用いて自から一連のデータ処理をマイクロ
プロセッサのデータ処理動作に並行して行い、マイクロ
プロセッサの動作とは独立的にデータ処理を進めること
ができる。したがってマイクロプロセッサは、ディジタ
ル信号処理プロセッサが浮動小数点演算のようなデータ
処理を行っているとき、それとは無関係なもしくは別の
処理を進めることができ、これにより、マイクロプロセ
ッサに大きな負担をかけずに、さらにはマイクロプロセ
ッサの動作をあまり拘束せずに、多量の演算を高速実行
することができるという効果がある。

マイクロプロセッサ及びディジタル信号処理プロセッ
サの双方から相互に別のバスを介してアクセス可能なデ
ュアルポートRAMを設けることにより、ディジタル信号
処理プロセッサは、マイクロプロセッサが結合された共
有バスとは別の専用バスを介してそのデュアルポートRA
Mにアウトラインフォントを展開したり、ワーク領域と
してのデュアルポートRAMを利用することができるよう
になり、これにより、マイクロプロセッサとディジタル
信号処理プロセッサとの並列動作の完全化が保証され、
アウトラインフォント展開のようなディジタル信号処理
プロセッサによるデータ処理の効率化はもとよりシステ
ム全体の動作効率を向上させることができるという効果
がある。

マイクロプロセッサがディジタル信号処理プロセッサ
に展開を指示したアウトラインフォントの種別を示す情
報の保持領域をそのマイクロプロセッサに設けておくこ
とにより、デュアルポートRAMを簡単にフォントキャッ
シュメモリとして利用することができるようになる。デ
ュアルポートRAMをフォントキャッシュメモリとして利
用することにより、すでにデュアルポートRAMに展開さ
れて保持されているアウトラインフォントに対して新た
なアウトラインフォント展開をしなくても済む。

アウトラインフォント展開を介してフレームバッファ
メモリ若しくはページメモリにドットパターンを描画す
る場合に、アウトラインフォント内部の塗りつぶしやア
ウトラインフォント展開時の画素論理演算などを行うた
めにメモリライト動作だけでなくメモリリード動作も伴
ってフォントを作成しなければならないようなとき、そ
のフレームバッファメモリやページメモリよりも高速ア
クセス可能なデュアルポートRAMに一旦アウトラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことにより、直接ページメモリやフレームバッフ
ァメモリ上でアウトラインフォントを展開してから内部
の塗りつぶしなどを行うためにメモリリード動作やライ
ト動作を繰り返し行っていく場合に比らべ、最終的な描
画を完了するまでの処理時間を短縮することができる。

マイクロプロセッサとデュアルポートRAMが結合され
る共通バスにデータのブロック転送制御可能なダイレク
トメモリアクセスコントローラを設けることにより、フ
レームバッファメモリやページメモリに対するアウトラ
インフォント描画の効率を向上させることができる。

フォントキャッシュなどのようなワーク領域として利
用されるデュアルポートRAMを相互に別のバスを介して
アクセス可能なマイクロプロセッサ及びディジタル信号
処理プロセッサさらには必要に応じてダイレクトメモリ
アクセスコントローラを当該デュアルポートRAMと共に
同一半導体基板に形成することにより、ディジタル信号
処理プロセッサによるフォント展開のためのデュアルポ
ートRAMアクセス、展開されたフォントに対する塗りつ
ぶし処理などのためのデュアルポートRAMアクセス、デ
ュアルポートRAMに作成されたフォントをマイクロプロ
セッサやダイレクトアクセスコントローラが外部に転送
するためのデュアルポートRAMアクセスというような、
マイクロプロセッサやディジタル信号処理プロセッサが
デュアルポートRAMをワーク領域などに利用して行うデ
ータ処理やデータ転送を、特に高速化することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータを示すブロック図、 第２図は第１図のシングルチップマイクロコンピュータ
を適用したアウトラインフォント描画システムの一例を
示すブロック図、 第3A図から第3E図は第２図のアウトラインフォント描画
システムの動作例を順を追って示す説明図、 第4A図及び第4B図はアウトラインフォントの展開と転送
形式の一例を示す説明図、 第5A図及び第5B図はアウトラインフォントの展開と転送
形式のその他の例を示す説明図、 第６図はDSPとデュアルポートRAMの接続態様の一例を示
すブロック図、 第７図はDSPとデュアルポートRAMの接続態様のその他の
例を示すブロック図、 第８図は並列アクセス可能なデュアルポートRAMの一例
を示すブロック図、 第９図はシングルポートRAMを流用して成るデュアルポ
ートRAMのブロック図、 第10図は第２図のシステムを配線基板上に形成したシス
テムブロック図、 第11図はアウトラインフォントデータの一例フォーマッ
ト図、 第12A図から第12C図は複数個のDSPをマルチプロセッサ
的に利用した場合の概略システム構成図である。 １……シングルチップマイクロコンピュータ、２……CP
U、３……DSP、４……デュアルポートRAM、５……内部
バス、６……DMAC、７……周辺回路、８……外部バス、
９……アウトラインフォントデータメモリ、10……ペー
ジメモリ、13……専用バス、14……プログラムメモリ、
15……マイクロシーケンサ、17……レジスタ、18……演
算器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉員 桂一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 安藤 正晴 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 田中 紀夫 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 金子 進 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭63−93078（ＪＰ，Ａ) 特開 昭59−216228（ＪＰ，Ａ) 特開 昭62−55693（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 555

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、 前記マイクロプロセッサに結合される第１のバスと、 前記第１のバス及び前記第１のバスとは別の第２のバス
   に結合され、前記マイクロプロセッサから与えられる指
   示に基づきデータ処理演算を行うディジタル信号処理プ
   ロセッサと、 前記第１のバス及び前記第２のバスに結合されたメモリ
   と、 前記第１のバスに結合されたダイレクトメモリアクセス
   コントローラと、が一つの半導体基板に形成されて成
   り、 前記マイクロプロセッサは前記第１のバスを介して前記
   メモリをリード・ライト可能であり、 前記ディジタル信号処理プロセッサは、前記データ処理
   演算の結果を前記第２のバスを介して前記メモリにライ
   ト可能であり、 前記ダイレクトメモリアクセスコントローラは、前記デ
   ィジタル信号処理プロセッサが前記メモリに前記データ
   処理演結果をライトしている領域とは異なる前記メモリ
   の領域から既にライトされた前記データ処理演算の結果
   を前記第１のバスを介してリード可能にするものである
   ことを特徴とするデータ処理装置。
2. 【請求項２】前記メモリは、シングルポートメモリと、
   前記第１のバス及び前記第２のバスの双方からのアクセ
   ス競合を回避するための調停手段と、を有して成るもの
   であることを特徴とする請求項１記載のデータ処理装
   置。
3. 【請求項３】マイクロプロセッサと、 前記マイクロプロセッサに結合される第１のバスと、 前記第１のバスに結合され前記マイクロプロセッサから
   与えられる指示に基づきデータ処理演算を行うディジタ
   ル信号処理プロセッサと、 第１のアクセスポート及び第２のアクセスポートを有し
   前記第１のアクセスポートが前記第１のバスに結合され
   たデュアルポートメモリと、 前記第２のアクセスポートと前記ディジタル信号処理プ
   ロセッサとを結合し前記第１のバスとは分離された第２
   のバスと、 前記第１のバスに結合されたダイレクトメモリアクセス
   コントローラと、を含んで一つの半導体基板に形成され
   て成り、 前記マイクロプロセッサは前記第１のバスを介して前記
   第１のアクセスポートから前記デュアルポートメモリを
   アクセス可能であり、 前記ディジタル信号処理プロセッサは、前記データ処理
   演算の結果を前記第２のバスを介して前記第２のアクセ
   スポートから前記デュアルポートメモリにライト可能で
   あり、 前記ダイレクトメモリアクセスコントローラは、前記デ
   ィジタル信号処理プロセッサが前記デュアルポートメモ
   リに前記データ処理演結果をライトしている領域とは異
   なる前記デュアルポートメモリの領域から既にライトさ
   れた前記データ処理演算の結果を前記第１のバスを介し
   てリード可能にするものであることを特徴とするデータ
   処理装置。
4. 【請求項４】前記ディジタル信号処理プロセッサは、前
   記データ処理演算のデータ処理手続プログラムを格納す
   るための格納手段と、前記マイクロプロセッサからの指
   示に基づいて前記格納手段のデータ処理手続プログラム
   を実行する演算制御手段とを有し、 前記演算制御手段は、前記マイクロプロセッサからの指
   示に応答して、前記第１のバスから供給されるデータを
   演算し、演算結果データを前記第２のバスに出力して前
   記デュアルポートメモリに格納可能にするものであるこ
   とを特徴とする請求項３項記載のデータ処理装置。
5. 【請求項５】マイクロプロセッサと、 前記マイクロプロセッサに結合される第１のバスと、 前記第１のバスに結合され、アウトラインフォントデー
   タの展開プログラムを格納するための格納手段と前記マ
   イクロプロセッサから与えられる指示に基づき前記展開
   プログラムに従ってデータのアウトライン展開動作を実
   行する実行手段とを含むディジタル信号処理プロセッサ
   と、 前記ディジタル信号処理プロセッサに結合され前記第１
   のバスとは分離された第２のバスと、 第１のアクセスポート及び第２のアクセスポートを有
   し、前記第１のアクセスポートが前記第１のバスに結合
   され、前記第２のアクセスポートが前記第２のバスに結
   合され、第２のバスを介して前記ディジタル信号処理プ
   ロセッサから前記アウトライン展開動作されたアウトラ
   インフォントデータが転送されて格納されるデュアルポ
   ートメモリと、 前記ディジタル信号処理プロセッサが前記デュアルポー
   トメモリに前記アウトライン展開動作されたアウトライ
   ンフォントデータを格納している領域とは異なる前記デ
   ュアルポートメモリの領域から既に転送された前記アウ
   トライン展開動作されたアウトラインフォントデータを
   前記第１のバスに読み出し可能にするダイレクトメモリ
   アクセスコントローラと、 前記第１のバスに結合され、前記デュアルポートメモリ
   から前記ダイレクトメモリアクセスコントローラによっ
   て前記第１のバスに読み出された前記アウトラインフォ
   ントデータの転送を受けて格納するページメモリと、を
   含んで成るものであることを特徴とするデータ処理シス
   テム。
6. 【請求項６】マイクロプロセッサと、データ処理アルゴ
   リズムを規定するためのプログラムを格納する制御記憶
   を有するディジタル信号処理プロセッサと、第１のアク
   セスポート及び第２のアクセスポートを備えたデュアル
   ポートメモリと、ダイレクトメモリアクセスコントロー
   ラとを有し、前記マイクロプロセッサは第１のバスを介
   して前記ディジタル信号処理プロセッサとデュアルポー
   トメモリの第１のアクセスポートとダイレクトメモリア
   クセスコントローラに結合され、前記デュアルポートメ
   モリの第２のアクセスポートは前記第１のバスとは分離
   された第２のバスを介して前記ディジタル信号処理プロ
   セッサに結合されて成るデータ処理装置を用いて、アウ
   トラインフォントデータを発生する方法であって、 展開されるべきアウトラインフォントを指定するための
   情報を含んでいるアウトラインフォント展開命令を前記
   第１のバスを介して前記マイクロプロセッサから前記デ
   ィジタル信号処理プロセッサに供給する第１ステップ
   と、 前記ディジタル信号処理プロセッサが、展開すべきアウ
   トラインフォントのデータをフェッチし、フェッチした
   データを前記データ処理アルゴリズムに従って展開処理
   する第２ステップと、 前記第２のバスを介して前記デュアルポートメモリ内に
   前記ディジタル信号処理プロセッサにより展開処理され
   たアウトラインフォントデータを格納する第３ステップ
   と、 前記第３ステップと並列的に、前記デュアルポートメモ
   リに既に格納されている前記展開処理されたアウトライ
   ンフォントデータを前記ダイレクトメモリアクセスコン
   トローラが前記第１のバスに読み出す第４ステップと、
   を含むことを特徴とするアウトラインフォントデータ発
   生方法。