JP2003208399A - データ処理装置 - Google Patents
データ処理装置Info
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- AWSBQWZZLBPUQH-UHFFFAOYSA-N mdat Chemical compound C1=C2CC(N)CCC2=CC2=C1OCO2 AWSBQWZZLBPUQH-UHFFFAOYSA-N 0.000 description 12
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】
【課題】 アクセス要求を出すマスタ回路とマスタ回路
からのアクセス要求を受けて処理を行うスレーブ回路を
含んだデータ処理装置において、マスタ回路がスレーブ
回路をアクセスするのに適したサイズのコマンドを持た
ない場合でも、スレーブ回路の全ての領域にアクセスで
きるようにすること。 【解決手段】 マスタ回路とスレーブ回路の間に、マス
タ回路から入力されたアクセスサイズを変更可能にする
アクセスサイズ指定部を具備するか、あるいは、アクセ
スサイズ指定のためのサイズ指定アドレスを持ち、マス
タ回路がこのサイズ指定アドレスにアクセスすること
で、アクセスサイズの変更を可能にする。
からのアクセス要求を受けて処理を行うスレーブ回路を
含んだデータ処理装置において、マスタ回路がスレーブ
回路をアクセスするのに適したサイズのコマンドを持た
ない場合でも、スレーブ回路の全ての領域にアクセスで
きるようにすること。 【解決手段】 マスタ回路とスレーブ回路の間に、マス
タ回路から入力されたアクセスサイズを変更可能にする
アクセスサイズ指定部を具備するか、あるいは、アクセ
スサイズ指定のためのサイズ指定アドレスを持ち、マス
タ回路がこのサイズ指定アドレスにアクセスすること
で、アクセスサイズの変更を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタ回路がスレ
ーブ回路に出力するアクセスサイズを、任意のデータに
対して指定したサイズに変更可能にする機能を有するア
クセスサイズ指定部を含むデータ処理装置に関するもの
である。本発明が対象とするデータ処理装置とはＣＰＵ
やディジタルシグナルプロセッサ（ＤＳＰ）などの演算
回路とＳＤＲＡＭなどの記憶回路へのＩ／Ｆを含むＬＳ
Ｉチップなどである。
ーブ回路に出力するアクセスサイズを、任意のデータに
対して指定したサイズに変更可能にする機能を有するア
クセスサイズ指定部を含むデータ処理装置に関するもの
である。本発明が対象とするデータ処理装置とはＣＰＵ
やディジタルシグナルプロセッサ（ＤＳＰ）などの演算
回路とＳＤＲＡＭなどの記憶回路へのＩ／Ｆを含むＬＳ
Ｉチップなどである。
【０００２】
【従来の技術】近年のデータ処理装置においては、予め
設計されたアクセス条件に適合するマスタ回路とスレー
ブ回路とによって構成されるだけでなく、当初の設計に
適合しないアクセス条件のスレーブ回路との組み合わせ
をも可能にすることが要求されてきている。例えば、３
２ビットのアクセスサイズを持つＣＰＵなどのマスタ回
路と、６４ビットのアクセスサイズを持つＣＰＵなどの
マスタ回路用に設計されたメモリ制御回路などを、同一
のデータ装置の中に組込む場合である。
設計されたアクセス条件に適合するマスタ回路とスレー
ブ回路とによって構成されるだけでなく、当初の設計に
適合しないアクセス条件のスレーブ回路との組み合わせ
をも可能にすることが要求されてきている。例えば、３
２ビットのアクセスサイズを持つＣＰＵなどのマスタ回
路と、６４ビットのアクセスサイズを持つＣＰＵなどの
マスタ回路用に設計されたメモリ制御回路などを、同一
のデータ装置の中に組込む場合である。
【０００３】従来、このような要求があったときは、マ
スタ回路にスレーブ回路へのアクセスに必要なサイズの
コマンドを追加する、または、スレーブ回路の論理変更
をする等により、対応していた。
スタ回路にスレーブ回路へのアクセスに必要なサイズの
コマンドを追加する、または、スレーブ回路の論理変更
をする等により、対応していた。
【０００４】ここで、自らが他の回路に対してアクセス
要求を出す回路（ＣＰＵ、ＤＳＰ、あるいは、ＭＰＥＧ
デコーダやグラフィックス処理回路といった画像情報を
処理する回路など）をマスタ回路と記述し、逆に、他の
回路からのアクセス要求をうけて処理を行う回路（メモ
リＩ／Ｆなど）をスレーブ回路と記述する。
要求を出す回路（ＣＰＵ、ＤＳＰ、あるいは、ＭＰＥＧ
デコーダやグラフィックス処理回路といった画像情報を
処理する回路など）をマスタ回路と記述し、逆に、他の
回路からのアクセス要求をうけて処理を行う回路（メモ
リＩ／Ｆなど）をスレーブ回路と記述する。
【０００５】
【発明が解決しようとする課題】しかし、このような要
求に対して、既設計回路の利用効率を高めるためには内
部を変更せずに利用できるようにすることが有用であ
る。その理由は、大規模になるＬＳＩを短期間で開発す
るためには、既に設計され、資産として所有されている
或は他より購入された回路モジュールを組み合わせて設
計することにより設計のコストと工数を削減することが
できるからである。このような設計資産はＩＰ（Intell
ectual Property）と呼ばれるが、このようなＩＰを利
用してシステムを組む場合の問題は、あるマスタ回路
と、そのマスタ回路がサポートしないサイズのみのアク
セスしか受付けない部分を持つスレーブ回路を同じデー
タ処理装置に組み込む必要が起こることである。
求に対して、既設計回路の利用効率を高めるためには内
部を変更せずに利用できるようにすることが有用であ
る。その理由は、大規模になるＬＳＩを短期間で開発す
るためには、既に設計され、資産として所有されている
或は他より購入された回路モジュールを組み合わせて設
計することにより設計のコストと工数を削減することが
できるからである。このような設計資産はＩＰ（Intell
ectual Property）と呼ばれるが、このようなＩＰを利
用してシステムを組む場合の問題は、あるマスタ回路
と、そのマスタ回路がサポートしないサイズのみのアク
セスしか受付けない部分を持つスレーブ回路を同じデー
タ処理装置に組み込む必要が起こることである。
【０００６】本発明の課題は、すでに開発されたマスタ
回路とスレーブ回路を含んだデータ処理装置において、
マスタ回路がスレーブ回路をアクセスするのに適したサ
イズのコマンドを持たないスレーブ回路の一部の領域に
対してもアクセスを可能にすることである。
回路とスレーブ回路を含んだデータ処理装置において、
マスタ回路がスレーブ回路をアクセスするのに適したサ
イズのコマンドを持たないスレーブ回路の一部の領域に
対してもアクセスを可能にすることである。
【０００７】
【課題を解決するための手段】他の回路に対してアクセ
ス要求を出すマスタ回路と、マスタ回路からのアクセス
要求を受けて処理を行うスレーブ回路とを有するデータ
処理装置のマスタ回路とスレーブ回路との間にアクセス
サイズ指定部を設ける。マスタ回路でサポートしないア
クセスサイズのスレーブ回路にアクセスするときには、
アクセスサイズ指定部により、見かけ上、マスタ回路か
らそのスレーブ回路をアクセスするのに適したサイズの
コマンドが発せられたようにする。
ス要求を出すマスタ回路と、マスタ回路からのアクセス
要求を受けて処理を行うスレーブ回路とを有するデータ
処理装置のマスタ回路とスレーブ回路との間にアクセス
サイズ指定部を設ける。マスタ回路でサポートしないア
クセスサイズのスレーブ回路にアクセスするときには、
アクセスサイズ指定部により、見かけ上、マスタ回路か
らそのスレーブ回路をアクセスするのに適したサイズの
コマンドが発せられたようにする。
【０００８】また、アクセスサイズ指定のためのサイズ
指定アドレスを持ち、マスタ回路がこのサイズ指定アド
レスにアクセスすることで、アクセスサイズ指定部によ
り、見かけ上、アクセスサイズの変更を可能にする。
指定アドレスを持ち、マスタ回路がこのサイズ指定アド
レスにアクセスすることで、アクセスサイズ指定部によ
り、見かけ上、アクセスサイズの変更を可能にする。
【０００９】
【発明の実施の形態】本発明の実施例を図面に基づいて
説明する前に、図１（Ａ）を参照して、本発明の必要性
を、図１（Ｂ）を参照して本発明の構成概念を説明す
る。
説明する前に、図１（Ａ）を参照して、本発明の必要性
を、図１（Ｂ）を参照して本発明の構成概念を説明す
る。
【００１０】図１（Ａ）は本発明が適用されたデータ処
理装置の構成を示す概念図である。図において、ＭＳＴ
はマスタ回路であり、アクセスサイズがＡバイト、Ｂバ
イトおよびＣバイトに設計されている。ＳＬＢ１、ＳＬ
Ｂ２およびＳＬＢ３はそれぞれスレーブ回路である。こ
こで、ＳＬＢ１はＭバイト（＝Ａバイト×２）、Ｂバイ
トおよびＣバイトのアクセスサイズを持つ回路から成
り、ＳＬＢ２はＡバイト、ＢバイトおよびＣバイトのア
クセスサイズを持つ回路から成り、ＳＬＢ３はＡバイト
およびＢバイトのアクセスサイズを持つ回路から成って
いるものとする。
理装置の構成を示す概念図である。図において、ＭＳＴ
はマスタ回路であり、アクセスサイズがＡバイト、Ｂバ
イトおよびＣバイトに設計されている。ＳＬＢ１、ＳＬ
Ｂ２およびＳＬＢ３はそれぞれスレーブ回路である。こ
こで、ＳＬＢ１はＭバイト（＝Ａバイト×２）、Ｂバイ
トおよびＣバイトのアクセスサイズを持つ回路から成
り、ＳＬＢ２はＡバイト、ＢバイトおよびＣバイトのア
クセスサイズを持つ回路から成り、ＳＬＢ３はＡバイト
およびＢバイトのアクセスサイズを持つ回路から成って
いるものとする。
【００１１】ここで、マスタ回路ＭＳＴとスレーブ回路
ＳＬＢ１、ＳＬＢ２およびＳＬＢ３はそれぞれバス回路
ＢＵＳで結合されるが、スレーブ回路ＳＬＢ１はＭバイ
ト（＝Ａバイト×２）のアクセスのみを許す回路を持つ
ものとなっているから、単純にバス回路ＢＵＳで結合し
ただけでは、マスタ回路ＭＳＴはスレーブ回路ＳＬＢ１
のＭバイトのアクセスのみを許す回路にはアクセスがで
きない。ＡＳＤはアクセスサイズ指定部であり、このよ
うな問題を解消するために設けられたものである。
ＳＬＢ１、ＳＬＢ２およびＳＬＢ３はそれぞれバス回路
ＢＵＳで結合されるが、スレーブ回路ＳＬＢ１はＭバイ
ト（＝Ａバイト×２）のアクセスのみを許す回路を持つ
ものとなっているから、単純にバス回路ＢＵＳで結合し
ただけでは、マスタ回路ＭＳＴはスレーブ回路ＳＬＢ１
のＭバイトのアクセスのみを許す回路にはアクセスがで
きない。ＡＳＤはアクセスサイズ指定部であり、このよ
うな問題を解消するために設けられたものである。
【００１２】すなわち、マスタ回路ＭＳＴがスレーブ回
路ＳＬＢ１のＭバイトのアクセスのみを許す回路にアク
セスしようとすると、アクセスサイズ指定部ＡＳＤはマ
スタ回路ＭＳＴからのアクセスがＭバイトのアクセスで
あるかのように変換するのである。ここで、バス回路Ｂ
ＵＳは、マスタ回路ＭＳＴ側が、マスタ側アドレスＭＡ
ＤＲ、マスタ側データＭＤＡＴ、マスタ側その他の情報
ＭＯＴＨおよびスレーブ回路側からのリターン信号を備
え、スレーブ回路側はスレーブ側アドレスＳＡＤＲ、ス
レーブ側データＳＤＡＴ、スレーブ側その他の情報ＳＯ
ＴＨおよびスレーブ回路側からのリターン信号を備え
る。
路ＳＬＢ１のＭバイトのアクセスのみを許す回路にアク
セスしようとすると、アクセスサイズ指定部ＡＳＤはマ
スタ回路ＭＳＴからのアクセスがＭバイトのアクセスで
あるかのように変換するのである。ここで、バス回路Ｂ
ＵＳは、マスタ回路ＭＳＴ側が、マスタ側アドレスＭＡ
ＤＲ、マスタ側データＭＤＡＴ、マスタ側その他の情報
ＭＯＴＨおよびスレーブ回路側からのリターン信号を備
え、スレーブ回路側はスレーブ側アドレスＳＡＤＲ、ス
レーブ側データＳＤＡＴ、スレーブ側その他の情報ＳＯ
ＴＨおよびスレーブ回路側からのリターン信号を備え
る。
【００１３】図１（Ｂ）はマスタ回路ＭＳＴからＡバイ
トのアクセスが２つ連続して送出された状態を示す模式
図である。アクセスサイズ指定部ＡＳＤは、このアクセ
スがＡバイトのアクセスが２つ連続したものなのか、Ｍ
バイト（＝Ａバイト×２）のアクセスなのかを判定し
て、スイッチを切替え、Ｍバイトのアクセスであればス
レーブ回路ＳＬＢ１のＭバイトのアクセスのみを許す回
路にＭバイトのアクセスとして送信し、Ａバイトのアク
セスであれば、スレーブ回路ＳＬＢ１からＳＬＢ３のそ
れぞれのＡバイトのアクセスを許す回路に送信する。ス
レーブ回路ＳＬＢ１では、さらに、Ｍバイトのアクセス
かＡバイトのアクセスが２つ連続したものなのかを切り
分けて、それぞれの回路にアクセスすることになる。
トのアクセスが２つ連続して送出された状態を示す模式
図である。アクセスサイズ指定部ＡＳＤは、このアクセ
スがＡバイトのアクセスが２つ連続したものなのか、Ｍ
バイト（＝Ａバイト×２）のアクセスなのかを判定し
て、スイッチを切替え、Ｍバイトのアクセスであればス
レーブ回路ＳＬＢ１のＭバイトのアクセスのみを許す回
路にＭバイトのアクセスとして送信し、Ａバイトのアク
セスであれば、スレーブ回路ＳＬＢ１からＳＬＢ３のそ
れぞれのＡバイトのアクセスを許す回路に送信する。ス
レーブ回路ＳＬＢ１では、さらに、Ｍバイトのアクセス
かＡバイトのアクセスが２つ連続したものなのかを切り
分けて、それぞれの回路にアクセスすることになる。
【００１４】すなわち、本発明によれば、マスタ回路Ｍ
ＳＴはＭバイトのアクセスの場合でも、特に、このため
の特別なハード上の変換等をすることなく、部分的に工
夫されたプログラムにより、Ａバイトのアクセスを２回
繰り返す形を取れば、アクセスサイズ指定部ＡＳＤにお
いて、自動的にＭバイトのアクセスの処理がなされるこ
とになる。なお、ここでは、ＭバイトはＡバイト×２と
したが、これは、任意の形で対応できる。
ＳＴはＭバイトのアクセスの場合でも、特に、このため
の特別なハード上の変換等をすることなく、部分的に工
夫されたプログラムにより、Ａバイトのアクセスを２回
繰り返す形を取れば、アクセスサイズ指定部ＡＳＤにお
いて、自動的にＭバイトのアクセスの処理がなされるこ
とになる。なお、ここでは、ＭバイトはＡバイト×２と
したが、これは、任意の形で対応できる。
【００１５】図２は本発明の１つの実施形態にかかわる
データ処理装置を具体的に示すブロック図である。ＣＰ
Ｕと、バス回路ＢＵＳと、ＣＰＵの持つバスＢＵＳＡと
バス回路ＢＵＳ間のプロトコル変換を行うバスブリッジ
回路ＢＲＧと、ソフトウェアのデバグ時に外部からの指
定に応じて要求を出すデバグ用回路ＤＢＧと、ＣＰＵを
介さずデータの転送を行うためのダイレクト・メモリ・
アクセス制御回路（ＤＭＡ回路）ＤＭＡと、外部メモリ
制御回路ＥＭＩと、フラッシュメモリ／ＲＯＭ制御回路
ＦＥＭＩと、ＰＣＩバス制御回路ＰＣＩと、割り込み制
御回路ＩＮＴＣと、および、その他周辺回路ＰＲＩを含
むマイクロプロセッサチップＭＰＵＣ、さらに、マイク
ロプロセッサチップＭＰＵＣに、ＳＤＲＡＭチップＳＤ
ＲＡＭと、ＲＯＭチップＲＯＭと、ＭＰＥＧ処理用回路
チップＭＰＥＧを基板上で接続したものである。
データ処理装置を具体的に示すブロック図である。ＣＰ
Ｕと、バス回路ＢＵＳと、ＣＰＵの持つバスＢＵＳＡと
バス回路ＢＵＳ間のプロトコル変換を行うバスブリッジ
回路ＢＲＧと、ソフトウェアのデバグ時に外部からの指
定に応じて要求を出すデバグ用回路ＤＢＧと、ＣＰＵを
介さずデータの転送を行うためのダイレクト・メモリ・
アクセス制御回路（ＤＭＡ回路）ＤＭＡと、外部メモリ
制御回路ＥＭＩと、フラッシュメモリ／ＲＯＭ制御回路
ＦＥＭＩと、ＰＣＩバス制御回路ＰＣＩと、割り込み制
御回路ＩＮＴＣと、および、その他周辺回路ＰＲＩを含
むマイクロプロセッサチップＭＰＵＣ、さらに、マイク
ロプロセッサチップＭＰＵＣに、ＳＤＲＡＭチップＳＤ
ＲＡＭと、ＲＯＭチップＲＯＭと、ＭＰＥＧ処理用回路
チップＭＰＥＧを基板上で接続したものである。
【００１６】バスブリッジ回路ＢＲＧから見た場合、Ｃ
ＰＵがマスタ回路ＭＳＴにあたり、バス回路ＢＵＳを介
して接続された残りの回路がスレーブ回路ＳＬＢにあた
る。
ＰＵがマスタ回路ＭＳＴにあたり、バス回路ＢＵＳを介
して接続された残りの回路がスレーブ回路ＳＬＢにあた
る。
【００１７】マスタ回路ＭＳＴであるＣＰＵは３２ビッ
トのマスタ側データＭＤＡＴと、２９ビットのマスタ側
アドレスＭＡＤＲと、オペコード、アクセスサイズ情報
等を含むマスタ側のその他の情報ＭＯＴＨを、バスブリ
ッジ回路ＢＲＧを介してスレーブ回路ＳＬＢに送信す
る。ＣＰＵは、８ビット、１６ビット、３２ビット、３
２バイトのアクセスサイズのコマンドをサポートしてい
る。
トのマスタ側データＭＤＡＴと、２９ビットのマスタ側
アドレスＭＡＤＲと、オペコード、アクセスサイズ情報
等を含むマスタ側のその他の情報ＭＯＴＨを、バスブリ
ッジ回路ＢＲＧを介してスレーブ回路ＳＬＢに送信す
る。ＣＰＵは、８ビット、１６ビット、３２ビット、３
２バイトのアクセスサイズのコマンドをサポートしてい
る。
【００１８】一方、マイクロプロセッサチップ中のスレ
ーブ回路ＳＬＢである外部メモリ制御回路ＥＭＩは、６
４ビットサイズのアクセスのみ受付けるレジスタを有す
る。また一方で、その他のスレーブ回路ＳＬＢは３２ビ
ットサイズのアクセスのみ受付けるレジスタや、１６ビ
ットサイズのアクセスのみ受付けるレジスタや、８ビッ
トサイズのアクセスのみ受付けるレジスタを有する。
ーブ回路ＳＬＢである外部メモリ制御回路ＥＭＩは、６
４ビットサイズのアクセスのみ受付けるレジスタを有す
る。また一方で、その他のスレーブ回路ＳＬＢは３２ビ
ットサイズのアクセスのみ受付けるレジスタや、１６ビ
ットサイズのアクセスのみ受付けるレジスタや、８ビッ
トサイズのアクセスのみ受付けるレジスタを有する。
【００１９】このため、バスブリッジ回路ＢＲＧは、Ｃ
ＰＵがサポートするサイズのアクセスに加えて、６４ビ
ットアクセスを可能にするアクセスサイズ指定機能を持
つ必要がある。
ＰＵがサポートするサイズのアクセスに加えて、６４ビ
ットアクセスを可能にするアクセスサイズ指定機能を持
つ必要がある。
【００２０】次にアクセスサイズ指定機能を持つバスブ
リッジ回路ＢＲＧについて述べる。このバスブリッジ回
路ＢＲＧは、ＣＰＵからの要求をバス回路ＢＵＳに伝え
るマスタ要求送信回路ＲＥＱＳと、この要求に対する返
信をバス回路ＢＵＳからＣＰＵへ送信するマスタ要求返
信回路ＲＥＳＡを有する。
リッジ回路ＢＲＧについて述べる。このバスブリッジ回
路ＢＲＧは、ＣＰＵからの要求をバス回路ＢＵＳに伝え
るマスタ要求送信回路ＲＥＱＳと、この要求に対する返
信をバス回路ＢＵＳからＣＰＵへ送信するマスタ要求返
信回路ＲＥＳＡを有する。
【００２１】マスタ要求送信回路ＲＥＱＳについて以下
に示す。本実施の形態におけるマスタ要求送信回路ＲＥ
ＱＳは、アクセスサイズ指定部ＡＳＤと必要なバッファ
部ＢＵＦを備え、ＣＰＵのサポートする８ビット、１６
ビット、３２ビット、３２バイトサイズのアクセスに加
えて、６４ビットサイズアクセス指定時はＣＰＵからの
３２ビットサイズのマスタ側データＭＤＡＴを６４ビッ
トサイズのスレーブ側データＳＤＡＴに変換してバス回
路ＢＵＳへ出力する機能を有する。例えば、ＣＰＵから
の８ビットサイズのアクセスに対しては、エンディアン
と入力アドレスから８ビットデータをアライメントした
スレーブ側データＳＤＡＴと、８ビットアクセスである
ことを示す情報を意味するその他の情報ＳＯＴＨと、ス
レーブ側アドレスＳＡＤＲをマスタ要求送信回路ＲＥＱ
Ｓが持つバスＢＵＳＢを介して出力する。この時出力す
るデータは、６４ビット幅であるが、そのうちの８ビッ
トのみが有効であり、残りのビットは有効な８ビットの
コピー又は無効な値である。１６ビットサイズのアクセ
スの場合は、６４ビット幅中の１６ビットのみが有効
で、３２ビットアクセスの場合も同様に６４ビット幅中
の３２ビットのみが有効である。この実施の形態で実現
する６４ビットアクセスとは、６４ビットすべてのビッ
トが有効なアクセスを指し、バスコマンド自体を変更す
る機能（プログラム）が必要である。
に示す。本実施の形態におけるマスタ要求送信回路ＲＥ
ＱＳは、アクセスサイズ指定部ＡＳＤと必要なバッファ
部ＢＵＦを備え、ＣＰＵのサポートする８ビット、１６
ビット、３２ビット、３２バイトサイズのアクセスに加
えて、６４ビットサイズアクセス指定時はＣＰＵからの
３２ビットサイズのマスタ側データＭＤＡＴを６４ビッ
トサイズのスレーブ側データＳＤＡＴに変換してバス回
路ＢＵＳへ出力する機能を有する。例えば、ＣＰＵから
の８ビットサイズのアクセスに対しては、エンディアン
と入力アドレスから８ビットデータをアライメントした
スレーブ側データＳＤＡＴと、８ビットアクセスである
ことを示す情報を意味するその他の情報ＳＯＴＨと、ス
レーブ側アドレスＳＡＤＲをマスタ要求送信回路ＲＥＱ
Ｓが持つバスＢＵＳＢを介して出力する。この時出力す
るデータは、６４ビット幅であるが、そのうちの８ビッ
トのみが有効であり、残りのビットは有効な８ビットの
コピー又は無効な値である。１６ビットサイズのアクセ
スの場合は、６４ビット幅中の１６ビットのみが有効
で、３２ビットアクセスの場合も同様に６４ビット幅中
の３２ビットのみが有効である。この実施の形態で実現
する６４ビットアクセスとは、６４ビットすべてのビッ
トが有効なアクセスを指し、バスコマンド自体を変更す
る機能（プログラム）が必要である。
【００２２】図３はデータ処理装置におけるアクセスサ
イズ指定部を含むマスタ要求送信回路の一実施の形態を
マスタ回路およびスレーブ回路との関係を含めて示すブ
ロック図である。マスタ要求送信回路ＲＥＱＳは、マス
タ回路ＭＳＴが出力できないサイズのアクセスを制御す
るためのアクセスサイズ指定部ＡＳＤと、マスタ回路Ｍ
ＳＴから入力されたマスタ側データＭＤＡＴ、マスタ側
アドレスＭＡＤＲおよびマスタ側のその他の情報ＭＯＴ
Ｈを含む情報を記憶するためのバッファ部ＢＵＦと、ア
クセスサイズ指定部ＡＳＤがバッファ部ＢＵＦにアクセ
スサイズを通知するためのアクセスサイズ指定信号ＡＳ
ＤＳと、バッファ部ＢＵＦが出力するスレーブ側データ
信号ＳＤＡＴ、スレーブ側アドレス信号ＳＡＤＲ、８ビ
ットアクセスであることを示す情報等スレーブ側のその
他の情報ＳＯＴＨとを有する。
イズ指定部を含むマスタ要求送信回路の一実施の形態を
マスタ回路およびスレーブ回路との関係を含めて示すブ
ロック図である。マスタ要求送信回路ＲＥＱＳは、マス
タ回路ＭＳＴが出力できないサイズのアクセスを制御す
るためのアクセスサイズ指定部ＡＳＤと、マスタ回路Ｍ
ＳＴから入力されたマスタ側データＭＤＡＴ、マスタ側
アドレスＭＡＤＲおよびマスタ側のその他の情報ＭＯＴ
Ｈを含む情報を記憶するためのバッファ部ＢＵＦと、ア
クセスサイズ指定部ＡＳＤがバッファ部ＢＵＦにアクセ
スサイズを通知するためのアクセスサイズ指定信号ＡＳ
ＤＳと、バッファ部ＢＵＦが出力するスレーブ側データ
信号ＳＤＡＴ、スレーブ側アドレス信号ＳＡＤＲ、８ビ
ットアクセスであることを示す情報等スレーブ側のその
他の情報ＳＯＴＨとを有する。
【００２３】本実施形態におけるアクセスサイズ指定部
ＡＳＤは、アクセスサイズ変更を指定するためのサイズ
指定アドレスＳＤＡＤＲを記憶するサイズ指定アドレス
記憶部ＡＤＲＭと、サイズ指定アドレス記憶部ＡＤＲＭ
中のアドレスと前記マスタ側アドレス信号ＭＡＤＲの持
つアドレスを比較するアドレス比較部ＡＣＭＰと、アド
レス比較結果を含む情報をもとにバッファ部ＢＵＦに制
御信号を発生するアクセスサイズ制御部ＡＳＤＣを有す
る。ここで、サイズ指定アドレス記憶部ＡＤＲＭ内のサ
イズ指定アドレスＳＤＡＤＲは、図３に示すように既定
値とする構成の他に、図１４を参照して説明するよう
に、マスタ回路ＭＳＴから値を設定できる構成としても
良い。この場合には、サイズ指定アドレス記憶部ＡＤＲ
Ｍはレジスタなどで実装して、マスタ回路ＭＳＴから与
えられるデータに対応した値を設定できるようにする。
ＡＳＤは、アクセスサイズ変更を指定するためのサイズ
指定アドレスＳＤＡＤＲを記憶するサイズ指定アドレス
記憶部ＡＤＲＭと、サイズ指定アドレス記憶部ＡＤＲＭ
中のアドレスと前記マスタ側アドレス信号ＭＡＤＲの持
つアドレスを比較するアドレス比較部ＡＣＭＰと、アド
レス比較結果を含む情報をもとにバッファ部ＢＵＦに制
御信号を発生するアクセスサイズ制御部ＡＳＤＣを有す
る。ここで、サイズ指定アドレス記憶部ＡＤＲＭ内のサ
イズ指定アドレスＳＤＡＤＲは、図３に示すように既定
値とする構成の他に、図１４を参照して説明するよう
に、マスタ回路ＭＳＴから値を設定できる構成としても
良い。この場合には、サイズ指定アドレス記憶部ＡＤＲ
Ｍはレジスタなどで実装して、マスタ回路ＭＳＴから与
えられるデータに対応した値を設定できるようにする。
【００２４】本実施の形態では、アクセスサイズ指定部
ＡＳＤにより、ＣＰＵがサポートしていない６４ビット
アクセスが可能になる。アクセスサイズ指定部ＡＳＤを
有するマスタ要求送信回路ＲＥＱＳの具体的な構成は、
アクセスサイズ変更手順から４つに分類される。以下、
３２ビットサイズのアクセスを６４ビットサイズのアク
セスに変更する場合を例にとり、順にこれを記述する。
ＡＳＤにより、ＣＰＵがサポートしていない６４ビット
アクセスが可能になる。アクセスサイズ指定部ＡＳＤを
有するマスタ要求送信回路ＲＥＱＳの具体的な構成は、
アクセスサイズ変更手順から４つに分類される。以下、
３２ビットサイズのアクセスを６４ビットサイズのアク
セスに変更する場合を例にとり、順にこれを記述する。
【００２５】（アクセスサイズ変更手順の実施の形態
１）本アクセスサイズ指定手順を実現するための、マス
タ要求送信回路ＲＥＱＳの構成の具体例を図４に、手順
を示すフローチャートを図５（Ａ）に、プログラムの一
例を図５（Ｂ）および図５（Ｃ）示す。
１）本アクセスサイズ指定手順を実現するための、マス
タ要求送信回路ＲＥＱＳの構成の具体例を図４に、手順
を示すフローチャートを図５（Ａ）に、プログラムの一
例を図５（Ｂ）および図５（Ｃ）示す。
【００２６】図４に示すように、マスタ要求送信回路Ｒ
ＥＱＳは、アクセスサイズ指定部ＡＳＤとバッファ部Ｂ
ＵＦを有するとともに、ＣＰＵからマスタ側アドレスＭ
ＡＤＲ、３２ビットのマスタ側データＭＤＡＴおよびマ
スタ側のその他の情報ＭＯＴＨを入力される。アクセス
サイズ指定部ＡＳＤの構成は図３で説明したとおりであ
る。バッファ部ＢＵＦには、バッフア制御部ＢＵＦＣ、
データバッファＤＢＵＦ、アドレスバッファＡＢＵＦ、
その他の情報バッファＯＴＨＢＵＦ、データセレクタＤ
ＳＥＬおよびアドレスセレクタＡＳＥＬを有する。
ＥＱＳは、アクセスサイズ指定部ＡＳＤとバッファ部Ｂ
ＵＦを有するとともに、ＣＰＵからマスタ側アドレスＭ
ＡＤＲ、３２ビットのマスタ側データＭＤＡＴおよびマ
スタ側のその他の情報ＭＯＴＨを入力される。アクセス
サイズ指定部ＡＳＤの構成は図３で説明したとおりであ
る。バッファ部ＢＵＦには、バッフア制御部ＢＵＦＣ、
データバッファＤＢＵＦ、アドレスバッファＡＢＵＦ、
その他の情報バッファＯＴＨＢＵＦ、データセレクタＤ
ＳＥＬおよびアドレスセレクタＡＳＥＬを有する。
【００２７】バッフア制御部ＢＵＦＣはＣＰＵから入力
されるマスタ側アドレスＭＡＤＲおよび後述するプログ
ラムに対応した内蔵アドレステーブルを基礎として、Ｃ
ＰＵから入力されるマスタ側データＭＤＡＴをいずれの
データバッファに入力するかを指示する信号を生成す
る。
されるマスタ側アドレスＭＡＤＲおよび後述するプログ
ラムに対応した内蔵アドレステーブルを基礎として、Ｃ
ＰＵから入力されるマスタ側データＭＤＡＴをいずれの
データバッファに入力するかを指示する信号を生成す
る。
【００２８】データバッファＤＢＵＦは６４ビットアク
セス用データバッファ６４ＤＢＵＦと通常アクセス用デ
ータバッファＵＤＢＵＦを備える。６４ビットアクセス
用データバッファ６４ＤＢＵＦは、下位３２ビットデー
タバッファ６４ＤＢＵＦ＿Ｌと上位３２ビットデータバ
ッファ６４ＤＢＵＦ＿Ｈとが並列に配列されて６４ビッ
トのデータバッファを構成している。通常アクセス用デ
ータバッファＵＤＢＵＦはマスタ回路がアクセス可能な
スレーブ回路に対応するデータを格納するものであり、
出力としては、６４ビットの形を取るが、実体としての
有効なデータは、先にも述べたように３２ビット以下の
データに対応したビットのみが有効なものである。
セス用データバッファ６４ＤＢＵＦと通常アクセス用デ
ータバッファＵＤＢＵＦを備える。６４ビットアクセス
用データバッファ６４ＤＢＵＦは、下位３２ビットデー
タバッファ６４ＤＢＵＦ＿Ｌと上位３２ビットデータバ
ッファ６４ＤＢＵＦ＿Ｈとが並列に配列されて６４ビッ
トのデータバッファを構成している。通常アクセス用デ
ータバッファＵＤＢＵＦはマスタ回路がアクセス可能な
スレーブ回路に対応するデータを格納するものであり、
出力としては、６４ビットの形を取るが、実体としての
有効なデータは、先にも述べたように３２ビット以下の
データに対応したビットのみが有効なものである。
【００２９】アドレスバッファＡＢＵＦは６４ビットア
クセス用アドレスバッファ６４ＡＢＵＦと通常アクセス
用アドレスバッファＵＡＢＵＦとを備える。６４ビット
アクセス用アドレスバッファ６４ＡＢＵＦには６４ビッ
トアクセスをするスレーブのアドレスをデータとしてマ
スタ側データＭＤＡＴが入力され記憶される。通常アク
セス用アドレスバッファＵＡＢＵＦにはマスタ回路がア
クセス可能なスレーブ回路に対応するマスタ側アドレス
ＭＡＤＲが入力され記憶される。
クセス用アドレスバッファ６４ＡＢＵＦと通常アクセス
用アドレスバッファＵＡＢＵＦとを備える。６４ビット
アクセス用アドレスバッファ６４ＡＢＵＦには６４ビッ
トアクセスをするスレーブのアドレスをデータとしてマ
スタ側データＭＤＡＴが入力され記憶される。通常アク
セス用アドレスバッファＵＡＢＵＦにはマスタ回路がア
クセス可能なスレーブ回路に対応するマスタ側アドレス
ＭＡＤＲが入力され記憶される。
【００３０】その他の情報バッファＯＴＨＢＵＦには、
オペコードやデータサイズの指定情報等が格納される
が、これらは、他のデータと異なり、バッフア制御部Ｂ
ＵＦＣにより格納のタイミング等を制御される必要が無
いのが普通である。
オペコードやデータサイズの指定情報等が格納される
が、これらは、他のデータと異なり、バッフア制御部Ｂ
ＵＦＣにより格納のタイミング等を制御される必要が無
いのが普通である。
【００３１】データセレクタＤＳＥＬは６４ビットアク
セス用データバッファ６４ＤＢＵＦと通常アクセス用デ
ータバッファＵＤＢＵＦのいずれのデータをスレーブ側
データＳＤＡＴとして出力するかをアクセスサイズ指定
部ＡＳＤのアクセスサイズ制御部ＡＳＤＣが与えるアク
セスサイズ指定信号ＡＳＤＳによって切り替える。アド
レスセレクタＡＳＥＬも、同様に、６４ビットアクセス
用アドレスバッファ６４ＡＢＵＦと通常アクセス用アド
レスバッファＵＡＢＵＦのいずれのアドレスデータをス
レーブ側アドレスＳＡＤＲとして出力するかをアクセス
サイズ指定部ＡＳＤが与えるアクセスサイズ指定信号Ａ
ＳＤＳによって切り替える。
セス用データバッファ６４ＤＢＵＦと通常アクセス用デ
ータバッファＵＤＢＵＦのいずれのデータをスレーブ側
データＳＤＡＴとして出力するかをアクセスサイズ指定
部ＡＳＤのアクセスサイズ制御部ＡＳＤＣが与えるアク
セスサイズ指定信号ＡＳＤＳによって切り替える。アド
レスセレクタＡＳＥＬも、同様に、６４ビットアクセス
用アドレスバッファ６４ＡＢＵＦと通常アクセス用アド
レスバッファＵＡＢＵＦのいずれのアドレスデータをス
レーブ側アドレスＳＡＤＲとして出力するかをアクセス
サイズ指定部ＡＳＤが与えるアクセスサイズ指定信号Ａ
ＳＤＳによって切り替える。
【００３２】アクセスサイズ変更手順を図５（Ａ）に沿
って説明する。マスタ回路ＭＳＴが６４ビットアクセス
を必要とするとき、まず、情報設定ステップＩＳＥＴに
おいて、６４ビットアクセス時に出力するスレーブ側ア
ドレスＳＡＤＲを６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに、６４ビットのスレーブ側データＳＤ
ＡＴを６４ビットアクセス用データバッファ６４ＤＢＵ
Ｆに、および、オペコード等の情報をその他の情報バッ
ファＯＴＨＢＵＦに、それぞれ、記憶させる。ただし、
対象の６４ビットアクセスがリードの場合は、スレーブ
側アドレスＳＡＤＲおよびその他の情報バッファＯＴＨ
ＢＵＦにのみ記憶させればよい。この例では、アドレス
を記憶させてから、データを記憶させているが、この順
序は逆でもよい。
って説明する。マスタ回路ＭＳＴが６４ビットアクセス
を必要とするとき、まず、情報設定ステップＩＳＥＴに
おいて、６４ビットアクセス時に出力するスレーブ側ア
ドレスＳＡＤＲを６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに、６４ビットのスレーブ側データＳＤ
ＡＴを６４ビットアクセス用データバッファ６４ＤＢＵ
Ｆに、および、オペコード等の情報をその他の情報バッ
ファＯＴＨＢＵＦに、それぞれ、記憶させる。ただし、
対象の６４ビットアクセスがリードの場合は、スレーブ
側アドレスＳＡＤＲおよびその他の情報バッファＯＴＨ
ＢＵＦにのみ記憶させればよい。この例では、アドレス
を記憶させてから、データを記憶させているが、この順
序は逆でもよい。
【００３３】次にトリガステップＴＲＧＲにおいて、マ
スタ回路ＭＳＴはサイズ指定アドレスＳＤＡＤＲにアク
セスする。この時、マスタ要求送信回路ＲＥＱＳ内のア
クセスサイズ指定部ＡＳＤでは、アドレス比較部ＡＣＭ
Ｐがマスタ回路ＭＳＴからのマスタ側アドレスＭＡＤＲ
とサイズ指定アドレス記憶部ＡＤＲＭに記憶されたサイ
ズ指定アドレスＳＤＡＤＲを比較し、これらが等しいこ
とをアクセスサイズ制御部ＡＳＤＣに通知する。アクセ
スサイズ制御部ＡＳＤＣは、バッファ部ＢＵＦを制御
し、情報設定ステップＩＳＥＴで記憶させた６４ビット
アクセス用データ値と６４ビットアクセス用アドレス値
を含む情報をバス回路ＢＵＳに出力する。
スタ回路ＭＳＴはサイズ指定アドレスＳＤＡＤＲにアク
セスする。この時、マスタ要求送信回路ＲＥＱＳ内のア
クセスサイズ指定部ＡＳＤでは、アドレス比較部ＡＣＭ
Ｐがマスタ回路ＭＳＴからのマスタ側アドレスＭＡＤＲ
とサイズ指定アドレス記憶部ＡＤＲＭに記憶されたサイ
ズ指定アドレスＳＤＡＤＲを比較し、これらが等しいこ
とをアクセスサイズ制御部ＡＳＤＣに通知する。アクセ
スサイズ制御部ＡＳＤＣは、バッファ部ＢＵＦを制御
し、情報設定ステップＩＳＥＴで記憶させた６４ビット
アクセス用データ値と６４ビットアクセス用アドレス値
を含む情報をバス回路ＢＵＳに出力する。
【００３４】次に、具体的なプログラムの例を示す。ア
クセスサイズ変更手順の実施の形態１から４における図
５、図７、図９および図１１のプログラムの例におい
て、「ＭＯＶＥ．Ｗ ＶＡＬ Ｒｎ」は３２ビットサイ
ズの値ＶＡＬをｎ番目のレジスタＲｎに記憶させること
を指し、「ＭＯＶＥ．Ｗ Ｒｎ ＠（Ｒｍ＋＃ＩＭ
Ｍ）」はｎ番目のレジスタＲｎに記憶している３２ビッ
トサイズの値を、ｍ番目のレジスタＲｍに記憶している
値と即値＃ＩＭＭを加えた値が示すアドレスのバッファ
にライトすることを指し、「ＭＯＶＥ．Ｗ ＠Ｒｎ Ｒ
ｍ」は、ｎ番目のレジスタＲｎに記憶している値が指す
アドレスのバッファに記憶している値をリードし、ｍ番
目のレジスタＲｍにライトすることを意味する。ここで
言うレジスタがＣＰＵに付属のレジスタであることは言
うまでも無かろう。
クセスサイズ変更手順の実施の形態１から４における図
５、図７、図９および図１１のプログラムの例におい
て、「ＭＯＶＥ．Ｗ ＶＡＬ Ｒｎ」は３２ビットサイ
ズの値ＶＡＬをｎ番目のレジスタＲｎに記憶させること
を指し、「ＭＯＶＥ．Ｗ Ｒｎ ＠（Ｒｍ＋＃ＩＭ
Ｍ）」はｎ番目のレジスタＲｎに記憶している３２ビッ
トサイズの値を、ｍ番目のレジスタＲｍに記憶している
値と即値＃ＩＭＭを加えた値が示すアドレスのバッファ
にライトすることを指し、「ＭＯＶＥ．Ｗ ＠Ｒｎ Ｒ
ｍ」は、ｎ番目のレジスタＲｎに記憶している値が指す
アドレスのバッファに記憶している値をリードし、ｍ番
目のレジスタＲｍにライトすることを意味する。ここで
言うレジスタがＣＰＵに付属のレジスタであることは言
うまでも無かろう。
【００３５】また、６４ビットアクセス用データバッフ
ァ６４ＤＢＵＦの下位３２ビットデータバッファ６４Ｄ
ＢＵＦ＿ＬのアドレスをベースアドレスＢＡＳＥＡＤＲ
とし、上位３２ビットデータバッファ６４ＤＢＵＦ＿Ｈ
のアドレスを（ベースアドレスＢＡＳＥＡＤＲ＋４）と
し、６４ビットアクセス用アドレスバッファ６４ＡＢＵ
Ｆのアドレスを（ベースアドレスＢＡＳＥＡＤＲ＋１
６）とする。このように、６４ビットアクセス時にアク
セスが必要なレジスタのアドレスを、ベースアドレスを
基点とした近いアドレスに配置することによって、プロ
グラムのステップ数を小さくできる効果がある。
ァ６４ＤＢＵＦの下位３２ビットデータバッファ６４Ｄ
ＢＵＦ＿ＬのアドレスをベースアドレスＢＡＳＥＡＤＲ
とし、上位３２ビットデータバッファ６４ＤＢＵＦ＿Ｈ
のアドレスを（ベースアドレスＢＡＳＥＡＤＲ＋４）と
し、６４ビットアクセス用アドレスバッファ６４ＡＢＵ
Ｆのアドレスを（ベースアドレスＢＡＳＥＡＤＲ＋１
６）とする。このように、６４ビットアクセス時にアク
セスが必要なレジスタのアドレスを、ベースアドレスを
基点とした近いアドレスに配置することによって、プロ
グラムのステップ数を小さくできる効果がある。
【００３６】また、プログラムにおいて、ＤＴ６４Ｌは
６４ビットアクセス用データの下位３２ビットの値を指
し、ＤＴ６４Ｈは６４ビットアクセス用データの上位３
２ビットの値を指し、ＡＤＲ６４は６４ビットアクセス
用アドレスの値を指す。
６４ビットアクセス用データの下位３２ビットの値を指
し、ＤＴ６４Ｈは６４ビットアクセス用データの上位３
２ビットの値を指し、ＡＤＲ６４は６４ビットアクセス
用アドレスの値を指す。
【００３７】図５（B）は、アクセスサイズ６４ビット
のライトの例である。
のライトの例である。
【００３８】まず、最初の行Ｌ１はレジスタＲ１０に、
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。このＬ
３の処理を図４で見ると、マスタ側アドレスＭＡＤＲか
らレジスタＲ１０に記憶されたベースアドレスＢＡＳＥ
ＡＤＲが与えられ、マスタ側データＭＤＡＴからレジス
タＲ１１に記憶されたスレーブ側データＳＤＡＴの下位
３２ビットのデータが与えられることになる。このと
き、バッフア制御部ＢＵＦＣは内蔵アドレステーブルの
データとベースアドレスＢＡＳＥＡＤＲとを比較して、
スレーブ側データＳＤＡＴの下位３２ビットのデータを
データバッファ６４ＤＢＵＦ＿Ｌに書き込む指示を出す
ことになる。
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。このＬ
３の処理を図４で見ると、マスタ側アドレスＭＡＤＲか
らレジスタＲ１０に記憶されたベースアドレスＢＡＳＥ
ＡＤＲが与えられ、マスタ側データＭＤＡＴからレジス
タＲ１１に記憶されたスレーブ側データＳＤＡＴの下位
３２ビットのデータが与えられることになる。このと
き、バッフア制御部ＢＵＦＣは内蔵アドレステーブルの
データとベースアドレスＢＡＳＥＡＤＲとを比較して、
スレーブ側データＳＤＡＴの下位３２ビットのデータを
データバッファ６４ＤＢＵＦ＿Ｌに書き込む指示を出す
ことになる。
【００３９】次いで、Ｌ４では、６４ビットアクセス時
のスレーブ側データＳＤＡＴの上位３２ビットをレジス
タＲ１１に記憶させることを規定する。Ｌ５では、Ｌ４
でレジスタＲ１１に記憶させたデータを、（ＢＡＳＥＡ
ＤＲ＋４）のアドレスの上位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｈに記憶させることを規定する。このＬ
５の処理は、Ｌ３の処理と同様に、バッフア制御部ＢＵ
ＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥＡＤ
Ｒ＋４）のアドレスレジスタとを比較して、レジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの上位３２
ビットのデータをデータバッファ６４ＤＢＵＦ＿Ｈに書
き込む指示を出すことになる。
のスレーブ側データＳＤＡＴの上位３２ビットをレジス
タＲ１１に記憶させることを規定する。Ｌ５では、Ｌ４
でレジスタＲ１１に記憶させたデータを、（ＢＡＳＥＡ
ＤＲ＋４）のアドレスの上位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｈに記憶させることを規定する。このＬ
５の処理は、Ｌ３の処理と同様に、バッフア制御部ＢＵ
ＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥＡＤ
Ｒ＋４）のアドレスレジスタとを比較して、レジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの上位３２
ビットのデータをデータバッファ６４ＤＢＵＦ＿Ｈに書
き込む指示を出すことになる。
【００４０】次いで、Ｌ６では、６４ビットアクセス時
のスレーブ側アドレスＡＤＲ６４を、レジスタＲ１１に
記憶させることを規定する。Ｌ７では、Ｌ６でレジスタ
Ｒ１１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１
６）のアドレスの６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに記憶させることを規定する。このＬ７
の処理は、Ｌ３、Ｌ５の処理と同様に、バッフア制御部
ＢＵＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥ
ＡＤＲ＋１６）のアドレスレジスタとを比較して、レジ
スタＲ１１に記憶された６４ビットアクセス時のスレー
ブ側アドレスＳＡＤＲデータを、６４ビットアクセス用
アドレスバッファ６４ＡＢＵＦに書き込む指示を出すこ
とになる。
のスレーブ側アドレスＡＤＲ６４を、レジスタＲ１１に
記憶させることを規定する。Ｌ７では、Ｌ６でレジスタ
Ｒ１１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１
６）のアドレスの６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに記憶させることを規定する。このＬ７
の処理は、Ｌ３、Ｌ５の処理と同様に、バッフア制御部
ＢＵＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥ
ＡＤＲ＋１６）のアドレスレジスタとを比較して、レジ
スタＲ１１に記憶された６４ビットアクセス時のスレー
ブ側アドレスＳＡＤＲデータを、６４ビットアクセス用
アドレスバッファ６４ＡＢＵＦに書き込む指示を出すこ
とになる。
【００４１】次いで、Ｌ８では、サイズ指定アドレスＳ
ＤＡＤＲを、レジスタＲ１２に記憶させることを規定す
る。Ｌ９では、レジスタＲ１２に記憶に記憶されたサイ
ズ指定アドレスＳＤＡＤＲをマスタ側アドレスＭＡＤＲ
に出力することを規定する。ここで、Ｌ９のＲ１１はダ
ミーデータであり、プログラムの形式を守るために書か
れたに過ぎない。Ｌ９の処理により、アクセスサイズ指
定部ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アド
レスＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記
憶されているサイズ指定アドレスＳＤＡＤＲの一致を検
出して、アクセスサイズ制御部ＡＳＤＣを介してアクセ
スサイズ指定信号ＡＳＤＳを出力することになる。この
ＡＳＤＳに応じて、データセレクタＤＳＥＬおよびアド
レスセレクタＡＳＥＬが６４ＤＢＦおよび６４ＡＢＵＦ
に切り替えられ、アクセスサイズ６４ビットのデータと
これがライトされるべきスレーブ回路が指定される。な
お、このときのオペコードがライトであることは、その
他の情報バッファＯＴＨＢＵＦから与えられることにな
る。
ＤＡＤＲを、レジスタＲ１２に記憶させることを規定す
る。Ｌ９では、レジスタＲ１２に記憶に記憶されたサイ
ズ指定アドレスＳＤＡＤＲをマスタ側アドレスＭＡＤＲ
に出力することを規定する。ここで、Ｌ９のＲ１１はダ
ミーデータであり、プログラムの形式を守るために書か
れたに過ぎない。Ｌ９の処理により、アクセスサイズ指
定部ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アド
レスＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記
憶されているサイズ指定アドレスＳＤＡＤＲの一致を検
出して、アクセスサイズ制御部ＡＳＤＣを介してアクセ
スサイズ指定信号ＡＳＤＳを出力することになる。この
ＡＳＤＳに応じて、データセレクタＤＳＥＬおよびアド
レスセレクタＡＳＥＬが６４ＤＢＦおよび６４ＡＢＵＦ
に切り替えられ、アクセスサイズ６４ビットのデータと
これがライトされるべきスレーブ回路が指定される。な
お、このときのオペコードがライトであることは、その
他の情報バッファＯＴＨＢＵＦから与えられることにな
る。
【００４２】ここで、Ｌ１からＬ７に規定される処理が
情報設定ステップＩＳＥＴにあたり、Ｌ８とＬ９に規定
される処理がトリガステップＴＲＧＲにあたる。
情報設定ステップＩＳＥＴにあたり、Ｌ８とＬ９に規定
される処理がトリガステップＴＲＧＲにあたる。
【００４３】図５（Ｃ）は、アクセスサイズ６４ビット
のリードの例である。
のリードの例である。
【００４４】まず、最初の行Ｌ１はレジスタＲ１０に、
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側アドレスＡＤＲ６４を、レジスタＲ１１に記憶
させることを規定する。Ｌ３では、Ｌ２でレジスタＲ１
１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１６）
のアドレスの６４ビットアクセス用アドレスバッファ６
４ＡＢＵＦに記憶させることを規定する。このＬ３の処
理は、図５（Ｂ）で説明したＬ３の処理と同様に、バッ
フア制御部ＢＵＦＣは内蔵アドレステーブルのデータと
（ＢＡＳＥＡＤＲ＋１６）のアドレスレジスタとを比較
して、レジスタＲ１１に記憶されたスレーブ側アドレス
ＳＡＤＲをアドレスバッファ６４ＡＢＵＦに書き込む指
示を出すことになる。
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側アドレスＡＤＲ６４を、レジスタＲ１１に記憶
させることを規定する。Ｌ３では、Ｌ２でレジスタＲ１
１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１６）
のアドレスの６４ビットアクセス用アドレスバッファ６
４ＡＢＵＦに記憶させることを規定する。このＬ３の処
理は、図５（Ｂ）で説明したＬ３の処理と同様に、バッ
フア制御部ＢＵＦＣは内蔵アドレステーブルのデータと
（ＢＡＳＥＡＤＲ＋１６）のアドレスレジスタとを比較
して、レジスタＲ１１に記憶されたスレーブ側アドレス
ＳＡＤＲをアドレスバッファ６４ＡＢＵＦに書き込む指
示を出すことになる。
【００４５】次いで、Ｌ４では、サイズ指定アドレスＳ
ＤＡＤＲを、レジスタＲ１２に記憶させることを規定す
る。Ｌ５では、レジスタＲ１２に記憶されたサイズ指定
アドレスＳＤＡＤＲをマスタ側アドレスＭＡＤＲに出力
し、このアドレスにあるデータにリードアクセスし、リ
ードしたデータをレジスタＲ１３にライトすることを規
定する。リードされたデータがマスタ要求返信回路ＲＥ
ＳＡを介してマスタ側に返信されるものであることは言
うまでも無かろう。Ｌ５の処理において、アクセスサイ
ズ指定部ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側
アドレスＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭ
に記憶されているサイズ指定アドレスＳＤＡＤＲの一致
を検出して、アクセスサイズ制御部ＡＳＤＣを介してア
クセスサイズ指定信号ＡＳＤＳを出力することになる。
このＡＳＤＳに応じて、アドレスセレクタＡＳＥＬが６
４ＡＢＵＦに切り替えられ、アクセスサイズ６４ビット
のデータを持ち、アクセスされるスレーブ回路が指定さ
れる。なお、このときのオペコードがリードであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
ＤＡＤＲを、レジスタＲ１２に記憶させることを規定す
る。Ｌ５では、レジスタＲ１２に記憶されたサイズ指定
アドレスＳＤＡＤＲをマスタ側アドレスＭＡＤＲに出力
し、このアドレスにあるデータにリードアクセスし、リ
ードしたデータをレジスタＲ１３にライトすることを規
定する。リードされたデータがマスタ要求返信回路ＲＥ
ＳＡを介してマスタ側に返信されるものであることは言
うまでも無かろう。Ｌ５の処理において、アクセスサイ
ズ指定部ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側
アドレスＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭ
に記憶されているサイズ指定アドレスＳＤＡＤＲの一致
を検出して、アクセスサイズ制御部ＡＳＤＣを介してア
クセスサイズ指定信号ＡＳＤＳを出力することになる。
このＡＳＤＳに応じて、アドレスセレクタＡＳＥＬが６
４ＡＢＵＦに切り替えられ、アクセスサイズ６４ビット
のデータを持ち、アクセスされるスレーブ回路が指定さ
れる。なお、このときのオペコードがリードであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
【００４６】ここで、アクセスサイズ６４ビットのリー
ドの場合には、Ｌ１からＬ３に規定される処理が情報設
定ステップＩＳＥＴにあたり、Ｌ４とＬ５に規定される
処理がトリガステップＴＲＧＲにあたる。
ドの場合には、Ｌ１からＬ３に規定される処理が情報設
定ステップＩＳＥＴにあたり、Ｌ４とＬ５に規定される
処理がトリガステップＴＲＧＲにあたる。
【００４７】リードでは、Ｌ１からＬ３の情報設定ステ
ップＩＳＥＴで６４ビットアクセス用のアドレスのみを
記憶させる点と、Ｌ４およびＬ５のトリガステップＴＲ
ＧＲのＬ５でリードアクセスを行っている点がライトの
場合と異なる。
ップＩＳＥＴで６４ビットアクセス用のアドレスのみを
記憶させる点と、Ｌ４およびＬ５のトリガステップＴＲ
ＧＲのＬ５でリードアクセスを行っている点がライトの
場合と異なる。
【００４８】以上のように、アクセスサイズ指定部ＡＳ
Ｄにより、既存のマスタ回路ＭＳＴやスレーブ回路ＳＬ
Ｂのハード構成に変更を加えることなく、ＣＰＵのマイ
ナーなプログラムの付加あるいは変更のみで、マスタ回
路ＭＳＴがサポートしていなかったサイズのアクセスに
対応できる。
Ｄにより、既存のマスタ回路ＭＳＴやスレーブ回路ＳＬ
Ｂのハード構成に変更を加えることなく、ＣＰＵのマイ
ナーなプログラムの付加あるいは変更のみで、マスタ回
路ＭＳＴがサポートしていなかったサイズのアクセスに
対応できる。
【００４９】（アクセスサイズ変更手順の実施の形態
２）２番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図６に、手順を示すフローチャートを図７
（Ａ）に、プログラムの一例を図７（Ｂ）、図７（Ｃ）
に示す。
２）２番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図６に、手順を示すフローチャートを図７
（Ａ）に、プログラムの一例を図７（Ｂ）、図７（Ｃ）
に示す。
【００５０】図４と図６とを対比して明らかなように、
本実施形態２のマスタ要求送信回路ＲＥＱＳも、アクセ
スサイズ指定部ＡＳＤと、６４ビットアクセス用データ
バッファ６４ＤＢＵＦと６４ビットアクセス用アドレス
バッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有し、
アクセスサイズ指定部ＡＳＤのアクセスサイズ制御部Ａ
ＳＤＣが与えるアクセスサイズ指定信号ＡＳＤＳによっ
てデータセレクタＤＳＥＬおよびアドレスセレクタＡＳ
ＥＬを切り替えるが、さらに、アクセスサイズ制御部Ａ
ＳＤＣが、上位３２ビットデータバッファ６４ＤＢＵＦ
＿Ｈに書き込みの指示をするデータ書き込み信号ＨＤＷ
Ｓを有する点において実施形態１のマスタ要求送信回路
ＲＥＱＳと異なる。
本実施形態２のマスタ要求送信回路ＲＥＱＳも、アクセ
スサイズ指定部ＡＳＤと、６４ビットアクセス用データ
バッファ６４ＤＢＵＦと６４ビットアクセス用アドレス
バッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有し、
アクセスサイズ指定部ＡＳＤのアクセスサイズ制御部Ａ
ＳＤＣが与えるアクセスサイズ指定信号ＡＳＤＳによっ
てデータセレクタＤＳＥＬおよびアドレスセレクタＡＳ
ＥＬを切り替えるが、さらに、アクセスサイズ制御部Ａ
ＳＤＣが、上位３２ビットデータバッファ６４ＤＢＵＦ
＿Ｈに書き込みの指示をするデータ書き込み信号ＨＤＷ
Ｓを有する点において実施形態１のマスタ要求送信回路
ＲＥＱＳと異なる。
【００５１】アクセスサイズ変更手順を図７（Ａ）に沿
って説明する。実施形態２では、図５（Ａ）と比較して
わかるように、情報設定ステップＩＳＥＴにおいては、
６４ビットスレーブ側データＳＤＡＴの下位３２ビット
データのみを６４ビットアクセス用データバッファ６４
ＤＢＵＦのバッファ６４ＤＢＵＦ＿Lに記憶させる。６
４ビットスレーブ側データＳＤＡＴの上位３２ビットデ
ータは、トリガステップＴＲＧＲのサイズ指定アドレス
ＳＤＡＤＲを出力するのに合わせて、６４ビットアクセ
ス用データバッファ６４ＤＢＵＦのバッファ６４ＤＢＵ
Ｆ＿Hに記憶させる点において実施形態1と異なる。対象
の６４ビットアクセスがリードの場合は、スレーブ側ア
ドレスＡＤＲ６４のみを記憶させればよい点では実施形
態1と同じである。この例では、アドレスを記憶させて
から、データを記憶させているが、この順序は逆でもよ
い。
って説明する。実施形態２では、図５（Ａ）と比較して
わかるように、情報設定ステップＩＳＥＴにおいては、
６４ビットスレーブ側データＳＤＡＴの下位３２ビット
データのみを６４ビットアクセス用データバッファ６４
ＤＢＵＦのバッファ６４ＤＢＵＦ＿Lに記憶させる。６
４ビットスレーブ側データＳＤＡＴの上位３２ビットデ
ータは、トリガステップＴＲＧＲのサイズ指定アドレス
ＳＤＡＤＲを出力するのに合わせて、６４ビットアクセ
ス用データバッファ６４ＤＢＵＦのバッファ６４ＤＢＵ
Ｆ＿Hに記憶させる点において実施形態1と異なる。対象
の６４ビットアクセスがリードの場合は、スレーブ側ア
ドレスＡＤＲ６４のみを記憶させればよい点では実施形
態1と同じである。この例では、アドレスを記憶させて
から、データを記憶させているが、この順序は逆でもよ
い。
【００５２】図７（Ｂ）は、アクセスサイズ６４ビット
のライトの例である。
のライトの例である。
【００５３】まず、最初の行Ｌ１はレジスタＲ１０に、
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。Ｌ４で
は、６４ビットアクセス時のスレーブ側アドレスＡＤＲ
６４を、レジスタＲ１１に記憶させることを規定する。
Ｌ５では、Ｌ４でレジスタＲ１１に記憶させたアドレス
を、（ＢＡＳＥＡＤＲ＋１６）のアドレスの６４ビット
アクセス用アドレスバッファ６４ＡＢＵＦに記憶させる
ことを規定する。このＬ１からＬ５の情報設定ステップ
ＩＳＥＴで、６４ビットアクセス時のスレーブ側データ
ＳＤＡＴの下位３２ビットを下位３２ビットデータバッ
ファ６４ＤＢＵＦ＿Ｌに記憶させ、６４ビットアクセス
時のスレーブ側アドレスＡＤＲ６４を６４ビットアクセ
ス用アドレスバッファ６４ＡＢＵＦに記憶させる。この
場合のバッフア制御部ＢＵＦＣによるバッファ制御は実
施形態1で説明したのと同じである。
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。Ｌ４で
は、６４ビットアクセス時のスレーブ側アドレスＡＤＲ
６４を、レジスタＲ１１に記憶させることを規定する。
Ｌ５では、Ｌ４でレジスタＲ１１に記憶させたアドレス
を、（ＢＡＳＥＡＤＲ＋１６）のアドレスの６４ビット
アクセス用アドレスバッファ６４ＡＢＵＦに記憶させる
ことを規定する。このＬ１からＬ５の情報設定ステップ
ＩＳＥＴで、６４ビットアクセス時のスレーブ側データ
ＳＤＡＴの下位３２ビットを下位３２ビットデータバッ
ファ６４ＤＢＵＦ＿Ｌに記憶させ、６４ビットアクセス
時のスレーブ側アドレスＡＤＲ６４を６４ビットアクセ
ス用アドレスバッファ６４ＡＢＵＦに記憶させる。この
場合のバッフア制御部ＢＵＦＣによるバッファ制御は実
施形態1で説明したのと同じである。
【００５４】次に、Ｌ６では、６４ビットアクセス時の
スレーブ側データＳＤＡＴの上位３２ビットをレジスタ
Ｒ１１に記憶させることを規定する。Ｌ７では、サイズ
指定アドレスＳＤＡＤＲを、レジスタＲ１２に記憶させ
ることを規定する。Ｌ８ではレジスタＲ１２に記憶に記
憶されたサイズ指定アドレスＳＤＡＤＲをマスタ側アド
レスＭＡＤＲに出力するとともに、レジスタＲ１１に記
憶されたスレーブ側データＳＤＡＴの上位３２ビットを
バッファ６４ＤＢＵＦ＿Ｈに記憶させることを規定す
る。Ｌ６からＬ８がトリガステップＴＲＧＲであり、サ
イズ指定アドレスＳＤＡＤＲへアクセスする。
スレーブ側データＳＤＡＴの上位３２ビットをレジスタ
Ｒ１１に記憶させることを規定する。Ｌ７では、サイズ
指定アドレスＳＤＡＤＲを、レジスタＲ１２に記憶させ
ることを規定する。Ｌ８ではレジスタＲ１２に記憶に記
憶されたサイズ指定アドレスＳＤＡＤＲをマスタ側アド
レスＭＡＤＲに出力するとともに、レジスタＲ１１に記
憶されたスレーブ側データＳＤＡＴの上位３２ビットを
バッファ６４ＤＢＵＦ＿Ｈに記憶させることを規定す
る。Ｌ６からＬ８がトリガステップＴＲＧＲであり、サ
イズ指定アドレスＳＤＡＤＲへアクセスする。
【００５５】Ｌ８の処理により、アクセスサイズ指定部
ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アドレス
ＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記憶さ
れているサイズ指定アドレスＳＤＡＤＲの一致を検出し
て、アクセスサイズ制御部ＡＳＤＣを介してデータ書き
込み信号ＨＤＷＳおよびアクセスサイズ指定信号ＡＳＤ
Ｓを出力することになる。このデータ書き込み信号ＨＤ
ＷＳによって、スレーブ側データＳＤＡＴの上位３２ビ
ットがバッファ６４ＤＢＵＦ＿Ｈに書き込まれる。ま
た、アクセスサイズ指定信号ＡＳＤＳに応じて、データ
セレクタＤＳＥＬおよびアドレスセレクタＡＳＥＬが６
４ＤＢＦおよび６４ＡＢＵＦに切り替えられ、アクセス
サイズ６４ビットのデータとこれがライトされるべきス
レーブ回路が指定される。ここで、アクセスサイズ制御
部ＡＳＤＣはアドレス比較部ＡＣＭＰの信号を受けて、
所定のタイミングでデータ書き込み信号ＨＤＷＳおよび
アクセスサイズ指定信号ＡＳＤＳを出力するものとされ
る。なお、このときのオペコードがライトであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アドレス
ＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記憶さ
れているサイズ指定アドレスＳＤＡＤＲの一致を検出し
て、アクセスサイズ制御部ＡＳＤＣを介してデータ書き
込み信号ＨＤＷＳおよびアクセスサイズ指定信号ＡＳＤ
Ｓを出力することになる。このデータ書き込み信号ＨＤ
ＷＳによって、スレーブ側データＳＤＡＴの上位３２ビ
ットがバッファ６４ＤＢＵＦ＿Ｈに書き込まれる。ま
た、アクセスサイズ指定信号ＡＳＤＳに応じて、データ
セレクタＤＳＥＬおよびアドレスセレクタＡＳＥＬが６
４ＤＢＦおよび６４ＡＢＵＦに切り替えられ、アクセス
サイズ６４ビットのデータとこれがライトされるべきス
レーブ回路が指定される。ここで、アクセスサイズ制御
部ＡＳＤＣはアドレス比較部ＡＣＭＰの信号を受けて、
所定のタイミングでデータ書き込み信号ＨＤＷＳおよび
アクセスサイズ指定信号ＡＳＤＳを出力するものとされ
る。なお、このときのオペコードがライトであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
【００５６】図７（Ｃ）は、アクセスサイズ６４ビット
のリードの例である。Ｌ１からＬ３が情報設定ステップ
ＩＳＥＴであり、Ｌ４からＬ５がトリガステップＴＲＧ
Ｒである。Ｌ１からＬ３で６４ビットアクセス用のアド
レスのみを記憶させる点と、Ｌ５でリードアクセスを行
っている点がライトの場合と異なる。これにより、バス
回路ＢＵＳに６４ビットサイズのリードアクセスが発生
する。この例は、図５（Ｃ）に示したリードの例と同じ
である。
のリードの例である。Ｌ１からＬ３が情報設定ステップ
ＩＳＥＴであり、Ｌ４からＬ５がトリガステップＴＲＧ
Ｒである。Ｌ１からＬ３で６４ビットアクセス用のアド
レスのみを記憶させる点と、Ｌ５でリードアクセスを行
っている点がライトの場合と異なる。これにより、バス
回路ＢＵＳに６４ビットサイズのリードアクセスが発生
する。この例は、図５（Ｃ）に示したリードの例と同じ
である。
【００５７】実施形態２では、マスタ回路ＭＳＴがサイ
ズ指定アドレスにアクセスする際に、６４ビットアクセ
ス時のスレーブ側データＳＤＡＴの上位３２ビットを送
信する点である。このため、６４ビットアクセス用デー
タ記憶部の一部の制御をアクセスサイズ制御部ＡＳＤＣ
が行う点において実施形態１と異なり、実施形態１によ
る場合に比べて、ライト時のマスタ回路ＭＳＴのアクセ
ス回数を１回減らせるという利点がある。
ズ指定アドレスにアクセスする際に、６４ビットアクセ
ス時のスレーブ側データＳＤＡＴの上位３２ビットを送
信する点である。このため、６４ビットアクセス用デー
タ記憶部の一部の制御をアクセスサイズ制御部ＡＳＤＣ
が行う点において実施形態１と異なり、実施形態１によ
る場合に比べて、ライト時のマスタ回路ＭＳＴのアクセ
ス回数を１回減らせるという利点がある。
【００５８】（アクセスサイズ変更手順の実施の形態
３）３番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図８に、手順を示すフローチャートを図９
（Ａ）に、プログラムの一例を図９（Ｂ）および図９
（Ｃ）に示す。
３）３番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図８に、手順を示すフローチャートを図９
（Ａ）に、プログラムの一例を図９（Ｂ）および図９
（Ｃ）に示す。
【００５９】図４と図８とを対比して明らかなように、
本実施形態３のマスタ要求送信回路ＲＥＱＳも、アクセ
スサイズ指定部ＡＳＤと、６４ビットアクセス用データ
バッファ６４ＤＢＵＦと６４ビットアクセス用アドレス
バッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有し、
アクセスサイズ指定部ＡＳＤのアクセスサイズ制御部Ａ
ＳＤＣが与えるアクセスサイズ指定信号ＡＳＤＳによっ
てデータセレクタＤＳＥＬおよびアドレスセレクタＡＳ
ＥＬを切り替えるが、実施形態３では、アクセスサイズ
制御部ＡＳＤＣが、６４ビットアクセス用アドレスバッ
ファ６４ＡＢＵＦに６４ビットアクセス用アドレスの書
き込みの指示をするアドレス書き込み信号ＡＤＷＳを有
する点において実施形態１のマスタ要求送信回路ＲＥＱ
Ｓと異なる。
本実施形態３のマスタ要求送信回路ＲＥＱＳも、アクセ
スサイズ指定部ＡＳＤと、６４ビットアクセス用データ
バッファ６４ＤＢＵＦと６４ビットアクセス用アドレス
バッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有し、
アクセスサイズ指定部ＡＳＤのアクセスサイズ制御部Ａ
ＳＤＣが与えるアクセスサイズ指定信号ＡＳＤＳによっ
てデータセレクタＤＳＥＬおよびアドレスセレクタＡＳ
ＥＬを切り替えるが、実施形態３では、アクセスサイズ
制御部ＡＳＤＣが、６４ビットアクセス用アドレスバッ
ファ６４ＡＢＵＦに６４ビットアクセス用アドレスの書
き込みの指示をするアドレス書き込み信号ＡＤＷＳを有
する点において実施形態１のマスタ要求送信回路ＲＥＱ
Ｓと異なる。
【００６０】アクセスサイズ変更手順を図９（Ａ）に沿
って説明する。実施形態３では、図５（Ａ）と比較して
わかるように、情報設定ステップＩＳＥＴにおいては、
６４ビットアクセス用アドレスバッファ６４ＡＢＵＦに
アドレスＡＤＲ６４を記憶させる処理が省略され、代わ
りに、トリガステップＴＲＧＲのサイズ指定アドレスＳ
ＤＡＤＲを出力するのに合わせて、６４ビットアクセス
用アドレスバッファ６４ＡＢＵＦにアドレスを記憶させ
る点において実施形態1と異なる。対象の６４ビットア
クセスがリードの場合は、実施形態1と同様に、スレー
ブ側アドレスＳＡＤＲを記憶させる。この例では、アド
レスを記憶させてから、データを記憶させているが、こ
の順序は逆でもよい。
って説明する。実施形態３では、図５（Ａ）と比較して
わかるように、情報設定ステップＩＳＥＴにおいては、
６４ビットアクセス用アドレスバッファ６４ＡＢＵＦに
アドレスＡＤＲ６４を記憶させる処理が省略され、代わ
りに、トリガステップＴＲＧＲのサイズ指定アドレスＳ
ＤＡＤＲを出力するのに合わせて、６４ビットアクセス
用アドレスバッファ６４ＡＢＵＦにアドレスを記憶させ
る点において実施形態1と異なる。対象の６４ビットア
クセスがリードの場合は、実施形態1と同様に、スレー
ブ側アドレスＳＡＤＲを記憶させる。この例では、アド
レスを記憶させてから、データを記憶させているが、こ
の順序は逆でもよい。
【００６１】図９（Ｂ）は、アクセスサイズ６４ビット
のライトの例である。
のライトの例である。
【００６２】まず、最初の行Ｌ１はレジスタＲ１０に、
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。Ｌ４で
は、６４ビットアクセス時のスレーブ側データＳＤＡＴ
の上位３２ビットを、レジスタＲ１１に記憶させること
を規定する。Ｌ５では、Ｌ４でレジスタＲ１１に記憶さ
せたデータを、（ＢＡＳＥＡＤＲ＋４）のアドレスの上
位３２ビットデータバッファ６４ＤＢＵＦ＿Ｈに記憶さ
せることを規定する。
下位３２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアド
レスをベースアドレスＢＡＳＥＡＤＲとして記憶させる
ことを規定する。Ｌ２では、６４ビットアクセス時のス
レーブ側データＳＤＡＴの下位３２ビットを、レジスタ
Ｒ１１に記憶させることを規定する。Ｌ３では、Ｌ２で
レジスタＲ１１に記憶させたデータを、レジスタＲ１０
に記憶されたアドレスの下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させることを規定する。Ｌ４で
は、６４ビットアクセス時のスレーブ側データＳＤＡＴ
の上位３２ビットを、レジスタＲ１１に記憶させること
を規定する。Ｌ５では、Ｌ４でレジスタＲ１１に記憶さ
せたデータを、（ＢＡＳＥＡＤＲ＋４）のアドレスの上
位３２ビットデータバッファ６４ＤＢＵＦ＿Ｈに記憶さ
せることを規定する。
【００６３】このＬ１からＬ５の情報設定ステップＩＳ
ＥＴで、６４ビットアクセス時のスレーブ側データＳＤ
ＡＴの下位３２ビットを下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させ、６４ビットアクセス時の
スレーブ側データＳＤＡＴの上位３２ビットを上位３２
ビットデータバッファ６４ＤＢＵＦ＿Ｈに記憶させに記
憶させる。この場合のバッフア制御部ＢＵＦＣによるバ
ッファ制御は実施形態1で説明したのと同じである。
ＥＴで、６４ビットアクセス時のスレーブ側データＳＤ
ＡＴの下位３２ビットを下位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｌに記憶させ、６４ビットアクセス時の
スレーブ側データＳＤＡＴの上位３２ビットを上位３２
ビットデータバッファ６４ＤＢＵＦ＿Ｈに記憶させに記
憶させる。この場合のバッフア制御部ＢＵＦＣによるバ
ッファ制御は実施形態1で説明したのと同じである。
【００６４】次に、Ｌ６では、６４ビットアクセス時の
６４ビットアクセス用アドレスＡＤＲ６４をレジスタＲ
１１に記憶させることを規定する。Ｌ７では、サイズ指
定アドレスＳＤＡＤＲを、レジスタＲ１２に記憶させる
ことを規定する。Ｌ８ではレジスタＲ１２に記憶に記憶
されたサイズ指定アドレスＳＤＡＤＲをマスタ側アドレ
スＭＡＤＲに出力するとともに、レジスタＲ１１に記憶
された６４ビットアクセス用アドレスＡＤＲ６４をバッ
ファ６４ＡＢＵＦに記憶させることを規定する。Ｌ６か
らＬ８がトリガステップＴＲＧＲであり、サイズ指定ア
ドレスＳＤＡＤＲへアクセスする。
６４ビットアクセス用アドレスＡＤＲ６４をレジスタＲ
１１に記憶させることを規定する。Ｌ７では、サイズ指
定アドレスＳＤＡＤＲを、レジスタＲ１２に記憶させる
ことを規定する。Ｌ８ではレジスタＲ１２に記憶に記憶
されたサイズ指定アドレスＳＤＡＤＲをマスタ側アドレ
スＭＡＤＲに出力するとともに、レジスタＲ１１に記憶
された６４ビットアクセス用アドレスＡＤＲ６４をバッ
ファ６４ＡＢＵＦに記憶させることを規定する。Ｌ６か
らＬ８がトリガステップＴＲＧＲであり、サイズ指定ア
ドレスＳＤＡＤＲへアクセスする。
【００６５】Ｌ８の処理により、アクセスサイズ指定部
ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アドレス
ＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記憶さ
れているサイズ指定アドレスＳＤＡＤＲの一致を検出し
て、アクセスサイズ制御部ＡＳＤＣを介してアドレス書
き込み信号ＡＤＷＳおよびアクセスサイズ指定信号ＡＳ
ＤＳを出力することになる。このアドレス書き込み信号
ＡＤＷＳによって、６４ビットアクセス用アドレスＡＤ
Ｒ６４がバッファ６４ＡＢＵＦに書き込まれる。また、
アクセスサイズ指定信号ＡＳＤＳに応じて、データセレ
クタＤＳＥＬおよびアドレスセレクタＡＳＥＬが６４Ｄ
ＢＦおよび６４ＡＢＵＦに切り替えられ、アクセスサイ
ズ６４ビットのデータとこれがライトされるべきスレー
ブ回路が指定される。ここで、アクセスサイズ制御部Ａ
ＳＤＣはアドレス比較部ＡＣＭＰの信号を受けて、所定
のタイミングでアドレス書き込み信号ＡＤＷＳおよびア
クセスサイズ指定信号ＡＳＤＳを出力するものとされ
る。なお、このときのオペコードがライトであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
ＡＳＤのアドレス比較部ＡＣＭＰは、マスタ側アドレス
ＭＡＤＲとサイズ指定アドレス記憶部ＡＤＲＭに記憶さ
れているサイズ指定アドレスＳＤＡＤＲの一致を検出し
て、アクセスサイズ制御部ＡＳＤＣを介してアドレス書
き込み信号ＡＤＷＳおよびアクセスサイズ指定信号ＡＳ
ＤＳを出力することになる。このアドレス書き込み信号
ＡＤＷＳによって、６４ビットアクセス用アドレスＡＤ
Ｒ６４がバッファ６４ＡＢＵＦに書き込まれる。また、
アクセスサイズ指定信号ＡＳＤＳに応じて、データセレ
クタＤＳＥＬおよびアドレスセレクタＡＳＥＬが６４Ｄ
ＢＦおよび６４ＡＢＵＦに切り替えられ、アクセスサイ
ズ６４ビットのデータとこれがライトされるべきスレー
ブ回路が指定される。ここで、アクセスサイズ制御部Ａ
ＳＤＣはアドレス比較部ＡＣＭＰの信号を受けて、所定
のタイミングでアドレス書き込み信号ＡＤＷＳおよびア
クセスサイズ指定信号ＡＳＤＳを出力するものとされ
る。なお、このときのオペコードがライトであること
は、その他の情報バッファＯＴＨＢＵＦから与えられる
ことになる。
【００６６】図９（Ｃ）は、アクセスサイズ６４ビット
のリードの例である。リードの場合はライトの場合と異
なり、Ｌ１からＬ３の情報設定ステップＩＳＥＴで６４
ビットアクセス時のスレーブ側アドレスＡＤＲ６４を６
４ビットアクセス用アドレスバッファ６４ＡＢＵＦに記
憶させる。Ｌ４とＬ５はトリガステップＴＲＧＲであ
る。この例は、図５（Ｃ）に示したリードの例と同じで
ある。
のリードの例である。リードの場合はライトの場合と異
なり、Ｌ１からＬ３の情報設定ステップＩＳＥＴで６４
ビットアクセス時のスレーブ側アドレスＡＤＲ６４を６
４ビットアクセス用アドレスバッファ６４ＡＢＵＦに記
憶させる。Ｌ４とＬ５はトリガステップＴＲＧＲであ
る。この例は、図５（Ｃ）に示したリードの例と同じで
ある。
【００６７】上記実施の形態１と異なる点は、ライト時
にマスタ回路ＭＳＴがサイズ指定アドレスにアクセスす
る際に、６４ビットアクセス時のスレーブ側アドレスＡ
ＤＲ６４を送信する点である。このため、６４ビットア
クセス用アドレスバッファ６４ＡＢＵＦの制御をアクセ
スサイズ制御部ＡＳＤＣが行う。その結果、実施形態１
による場合に比べて、ライト時のＣＰＵからのアクセス
回数を１回減らせるという利点がある。
にマスタ回路ＭＳＴがサイズ指定アドレスにアクセスす
る際に、６４ビットアクセス時のスレーブ側アドレスＡ
ＤＲ６４を送信する点である。このため、６４ビットア
クセス用アドレスバッファ６４ＡＢＵＦの制御をアクセ
スサイズ制御部ＡＳＤＣが行う。その結果、実施形態１
による場合に比べて、ライト時のＣＰＵからのアクセス
回数を１回減らせるという利点がある。
【００６８】（アクセスサイズ変更手順の実施の形態
４）４番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図１０に、手順を示すフローチャートを図１
１（Ａ）に、プログラムの一例を図１１（Ｂ）および図
１１（Ｃ）に示す。
４）４番目の実施の形態でのマスタ要求送信回路ＲＥＱ
Ｓの構成を図１０に、手順を示すフローチャートを図１
１（Ａ）に、プログラムの一例を図１１（Ｂ）および図
１１（Ｃ）に示す。
【００６９】図１０のように、本マスタ要求送信回路Ｒ
ＥＱＳも、アクセスサイズ指定部ＡＳＤと、６４ビット
アクセス用データバッファ６４ＤＢＵＦと６４ビットア
クセス用アドレスバッファ６４ＡＢＵＦを含むバッファ
部ＢＵＦを有する。
ＥＱＳも、アクセスサイズ指定部ＡＳＤと、６４ビット
アクセス用データバッファ６４ＤＢＵＦと６４ビットア
クセス用アドレスバッファ６４ＡＢＵＦを含むバッファ
部ＢＵＦを有する。
【００７０】図４と図１０とを対比して明らかなよう
に、本実施形態４のマスタ要求送信回路ＲＥＱＳも、ア
クセスサイズ指定部ＡＳＤと、６４ビットアクセス用デ
ータバッファ６４ＤＢＵＦと６４ビットアクセス用アド
レスバッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有
する。一方、アクセスサイズ指定部ＡＳＤのアクセスサ
イズ制御部ＡＳＤＣが与えるトリガ信号ＢＣＴＳによっ
てバッファ部ＢＵＦのバッフア制御部ＢＵＦＣに６４ビ
ット対応の動作がトリガされる点において実施形態１の
マスタ要求送信回路ＲＥＱＳと異なる。
に、本実施形態４のマスタ要求送信回路ＲＥＱＳも、ア
クセスサイズ指定部ＡＳＤと、６４ビットアクセス用デ
ータバッファ６４ＤＢＵＦと６４ビットアクセス用アド
レスバッファ６４ＡＢＵＦを含むバッファ部ＢＵＦを有
する。一方、アクセスサイズ指定部ＡＳＤのアクセスサ
イズ制御部ＡＳＤＣが与えるトリガ信号ＢＣＴＳによっ
てバッファ部ＢＵＦのバッフア制御部ＢＵＦＣに６４ビ
ット対応の動作がトリガされる点において実施形態１の
マスタ要求送信回路ＲＥＱＳと異なる。
【００７１】アクセスサイズ変更手順を図１１（Ａ）に
沿って示す。実施形態４では、実施形態１から３で説明
したのと異なり、情報設定ステップＩＳＥＴに先行して
サイズ指定ステップＳＳＥＴが行われる。そして、サイ
ズ指定ステップＳＳＥＴにおいて、アクセスサイズ指定
部ＡＳＤのアドレス比較部ＡＣＭＰがマスタ回路ＭＳＴ
からのマスタ側アドレスＭＡＤＲとサイズ指定アドレス
記憶部ＡＤＲＭに記憶されたサイズ指定アドレスＳＤＡ
ＤＲを比較し、これらが一致したとき、アクセスサイズ
制御部ＡＳＤＣに通知する。これを受けたアクセスサイ
ズ制御部ＡＳＤＣは、次の情報設定ステップＩＳＥＴで
入力されるデータやアドレスを含む情報を６４ビットア
クセス用の情報として処理するようバッファ部ＢＵＦに
トリガ信号ＢＣＴＳを送る。アクセスサイズ制御部ＡＳ
ＤＣは、さらに、実施形態２，３と同様に、トリガ信号
ＢＣＴＳを送った後、所定のタイミングでアクセスサイ
ズ指定信号ＡＳＤＳを出して、データセレクタＤＳＥＬ
およびアドレスセレクタＡＳＥＬを６４ビットアクセス
用データバッファ６４ＤＢＵＦおよび６４ビットアクセ
ス用アドレスバッファ６４ＡＢＵＦに切り替える。
沿って示す。実施形態４では、実施形態１から３で説明
したのと異なり、情報設定ステップＩＳＥＴに先行して
サイズ指定ステップＳＳＥＴが行われる。そして、サイ
ズ指定ステップＳＳＥＴにおいて、アクセスサイズ指定
部ＡＳＤのアドレス比較部ＡＣＭＰがマスタ回路ＭＳＴ
からのマスタ側アドレスＭＡＤＲとサイズ指定アドレス
記憶部ＡＤＲＭに記憶されたサイズ指定アドレスＳＤＡ
ＤＲを比較し、これらが一致したとき、アクセスサイズ
制御部ＡＳＤＣに通知する。これを受けたアクセスサイ
ズ制御部ＡＳＤＣは、次の情報設定ステップＩＳＥＴで
入力されるデータやアドレスを含む情報を６４ビットア
クセス用の情報として処理するようバッファ部ＢＵＦに
トリガ信号ＢＣＴＳを送る。アクセスサイズ制御部ＡＳ
ＤＣは、さらに、実施形態２，３と同様に、トリガ信号
ＢＣＴＳを送った後、所定のタイミングでアクセスサイ
ズ指定信号ＡＳＤＳを出して、データセレクタＤＳＥＬ
およびアドレスセレクタＡＳＥＬを６４ビットアクセス
用データバッファ６４ＤＢＵＦおよび６４ビットアクセ
ス用アドレスバッファ６４ＡＢＵＦに切り替える。
【００７２】情報設定ステップＩＳＥＴにおいて、マス
タ回路ＭＳＴは６４ビットアクセス用データ、６４ビッ
トアクセス用アドレスを含む情報をバッファ部ＢＵＦに
送信する。ただし、対象の６４ビットアクセスがリード
の場合は、スレーブ側アドレスＳＡＤＲのみをバッファ
部ＢＵＦに送信すればよい。バッファ部ＢＵＦは、これ
らを６４ビットアクセス用の値として記憶し、すべての
情報がそろった段階でアクセスサイズ指定信号ＡＳＤＳ
を受けて、バス回路ＢＵＳに出力する。
タ回路ＭＳＴは６４ビットアクセス用データ、６４ビッ
トアクセス用アドレスを含む情報をバッファ部ＢＵＦに
送信する。ただし、対象の６４ビットアクセスがリード
の場合は、スレーブ側アドレスＳＡＤＲのみをバッファ
部ＢＵＦに送信すればよい。バッファ部ＢＵＦは、これ
らを６４ビットアクセス用の値として記憶し、すべての
情報がそろった段階でアクセスサイズ指定信号ＡＳＤＳ
を受けて、バス回路ＢＵＳに出力する。
【００７３】図１１（Ｂ）は、アクセスサイズ６４ビッ
トのライトの例である。
トのライトの例である。
【００７４】まず、Ｌ１およびＬ２を図５（Ｂ）に示す
Ｌ８およびＬ９と比較して明らかなように、この実施形
態４では、まず、サイズ指定アドレスＳＤＡＤＲを、レ
ジスタＲ１２に記憶させ、次いで、レジスタＲ１２に記
憶に記憶されたサイズ指定アドレスＳＤＡＤＲをマスタ
側アドレスＭＡＤＲに出力することを規定する。ここで
も、Ｌ２のＲ１１はダミーデータであり、プログラムの
形式を守るために書かれたに過ぎない。Ｌ２の処理によ
り、アクセスサイズ指定部ＡＳＤのアドレス比較部ＡＣ
ＭＰは、マスタ側アドレスＭＡＤＲとサイズ指定アドレ
ス記憶部ＡＤＲＭに記憶されているサイズ指定アドレス
ＳＤＡＤＲの一致を検出して、アクセスサイズ制御部Ａ
ＳＤＣからトリガ信号ＢＣＴＳがバッファ制御部ＢＵＦ
Ｃに送出され、所定時間後に送出されるアクセスサイズ
指定信号ＡＳＤＳに応じてデータセレクタＤＳＥＬおよ
びアドレスセレクタＡＳＥＬが６４ＤＢＦおよび６４Ａ
ＢＵＦに切り替えられる。
Ｌ８およびＬ９と比較して明らかなように、この実施形
態４では、まず、サイズ指定アドレスＳＤＡＤＲを、レ
ジスタＲ１２に記憶させ、次いで、レジスタＲ１２に記
憶に記憶されたサイズ指定アドレスＳＤＡＤＲをマスタ
側アドレスＭＡＤＲに出力することを規定する。ここで
も、Ｌ２のＲ１１はダミーデータであり、プログラムの
形式を守るために書かれたに過ぎない。Ｌ２の処理によ
り、アクセスサイズ指定部ＡＳＤのアドレス比較部ＡＣ
ＭＰは、マスタ側アドレスＭＡＤＲとサイズ指定アドレ
ス記憶部ＡＤＲＭに記憶されているサイズ指定アドレス
ＳＤＡＤＲの一致を検出して、アクセスサイズ制御部Ａ
ＳＤＣからトリガ信号ＢＣＴＳがバッファ制御部ＢＵＦ
Ｃに送出され、所定時間後に送出されるアクセスサイズ
指定信号ＡＳＤＳに応じてデータセレクタＤＳＥＬおよ
びアドレスセレクタＡＳＥＬが６４ＤＢＦおよび６４Ａ
ＢＵＦに切り替えられる。
【００７５】次いで、Ｌ３はレジスタＲ１０に、下位３
２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアドレスを
ベースアドレスＢＡＳＥＡＤＲとして記憶させることを
規定する。Ｌ４では、６４ビットアクセス時のスレーブ
側データＳＤＡＴの下位３２ビットを、レジスタＲ１１
に記憶させることを規定する。Ｌ５では、Ｌ２でレジス
タＲ１１に記憶させたデータを、レジスタＲ１０に記憶
されたアドレスの下位３２ビットデータバッファ６４Ｄ
ＢＵＦ＿Ｌに記憶させることを規定する。このＬ５の処
理を図１０で見ると、マスタ側アドレスＭＡＤＲからレ
ジスタＲ１０に記憶されたベースアドレスＢＡＳＥＡＤ
Ｒが与えられ、マスタ側データＭＤＡＴからレジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの下位３２
ビットのデータが与えられることになる。このとき、バ
ッフア制御部ＢＵＦＣは内蔵アドレステーブルのデータ
とベースアドレスＢＡＳＥＡＤＲとを比較して、スレー
ブ側データＳＤＡＴの下位３２ビットのデータをデータ
バッファ６４ＤＢＵＦ＿Ｌに書き込む指示を出すことに
なる。
２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアドレスを
ベースアドレスＢＡＳＥＡＤＲとして記憶させることを
規定する。Ｌ４では、６４ビットアクセス時のスレーブ
側データＳＤＡＴの下位３２ビットを、レジスタＲ１１
に記憶させることを規定する。Ｌ５では、Ｌ２でレジス
タＲ１１に記憶させたデータを、レジスタＲ１０に記憶
されたアドレスの下位３２ビットデータバッファ６４Ｄ
ＢＵＦ＿Ｌに記憶させることを規定する。このＬ５の処
理を図１０で見ると、マスタ側アドレスＭＡＤＲからレ
ジスタＲ１０に記憶されたベースアドレスＢＡＳＥＡＤ
Ｒが与えられ、マスタ側データＭＤＡＴからレジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの下位３２
ビットのデータが与えられることになる。このとき、バ
ッフア制御部ＢＵＦＣは内蔵アドレステーブルのデータ
とベースアドレスＢＡＳＥＡＤＲとを比較して、スレー
ブ側データＳＤＡＴの下位３２ビットのデータをデータ
バッファ６４ＤＢＵＦ＿Ｌに書き込む指示を出すことに
なる。
【００７６】次いで、Ｌ６では、６４ビットアクセス時
のスレーブ側データＳＤＡＴの上位３２ビットをレジス
タＲ１１に記憶させることを規定する。Ｌ７では、Ｌ６
でレジスタＲ１１に記憶させたデータを、（ＢＡＳＥＡ
ＤＲ＋４）のアドレスの上位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｈに記憶させることを規定する。このＬ
７の処理は、Ｌ５の処理と同様に、バッフア制御部ＢＵ
ＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥＡＤ
Ｒ＋４）のアドレスレジスタとを比較して、レジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの上位３２
ビットのデータをデータバッファ６４ＤＢＵＦ＿Ｈに書
き込む指示を出すことになる。
のスレーブ側データＳＤＡＴの上位３２ビットをレジス
タＲ１１に記憶させることを規定する。Ｌ７では、Ｌ６
でレジスタＲ１１に記憶させたデータを、（ＢＡＳＥＡ
ＤＲ＋４）のアドレスの上位３２ビットデータバッファ
６４ＤＢＵＦ＿Ｈに記憶させることを規定する。このＬ
７の処理は、Ｌ５の処理と同様に、バッフア制御部ＢＵ
ＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥＡＤ
Ｒ＋４）のアドレスレジスタとを比較して、レジスタＲ
１１に記憶されたスレーブ側データＳＤＡＴの上位３２
ビットのデータをデータバッファ６４ＤＢＵＦ＿Ｈに書
き込む指示を出すことになる。
【００７７】次いで、Ｌ８では、６４ビットアクセス時
のスレーブ側アドレスＡＤＲ６４を、レジスタＲ１１に
記憶させることを規定する。Ｌ９では、Ｌ８でレジスタ
Ｒ１１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１
６）のアドレスの６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに記憶させることを規定する。このＬ９
の処理は、Ｌ５、Ｌ７の処理と同様に、バッフア制御部
ＢＵＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥ
ＡＤＲ＋１６）のアドレスレジスタとを比較して、レジ
スタＲ１１に記憶された６４ビットアクセス時のスレー
ブ側アドレスＳＡＤＲデータを、６４ビットアクセス用
アドレスバッファ６４ＡＢＵＦに書き込む指示を出すこ
とになる。
のスレーブ側アドレスＡＤＲ６４を、レジスタＲ１１に
記憶させることを規定する。Ｌ９では、Ｌ８でレジスタ
Ｒ１１に記憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１
６）のアドレスの６４ビットアクセス用アドレスバッフ
ァ６４ＡＢＵＦに記憶させることを規定する。このＬ９
の処理は、Ｌ５、Ｌ７の処理と同様に、バッフア制御部
ＢＵＦＣは内蔵アドレステーブルのデータと（ＢＡＳＥ
ＡＤＲ＋１６）のアドレスレジスタとを比較して、レジ
スタＲ１１に記憶された６４ビットアクセス時のスレー
ブ側アドレスＳＡＤＲデータを、６４ビットアクセス用
アドレスバッファ６４ＡＢＵＦに書き込む指示を出すこ
とになる。
【００７８】なお、このときのオペコードがライトであ
ることは、その他の情報バッファＯＴＨＢＵＦから与え
られることになる。
ることは、その他の情報バッファＯＴＨＢＵＦから与え
られることになる。
【００７９】すなわち、実施形態４は、実施形態１のト
リガステップＴＲＧＲをサイズ指定ステップＳＳＥＴと
して先に実行させ、その後で、情報設定ステップＩＳＥ
Ｔを実行させるものとした。
リガステップＴＲＧＲをサイズ指定ステップＳＳＥＴと
して先に実行させ、その後で、情報設定ステップＩＳＥ
Ｔを実行させるものとした。
【００８０】図１１（Ｃ）は、アクセスサイズ６４ビッ
トのリードの例である。
トのリードの例である。
【００８１】まず、Ｌ１およびＬ２を図５（Ｃ）に示す
Ｌ４およびＬ５と比較して明らかなように、この実施形
態４では、まず、サイズ指定アドレスＳＤＡＤＲを、レ
ジスタＲ１２に記憶させ、次いで、レジスタＲ１２に記
憶に記憶されたサイズ指定アドレスＳＤＡＤＲをマスタ
側アドレスＭＡＤＲに出力し、このアドレスにあるデー
タにリードアクセスし、リードしたデータをレジスタＲ
１３にライトすることを規定する。この実施形態４で
は、Ｌ２の処理において、アクセスサイズ指定部ＡＳＤ
のアドレス比較部ＡＣＭＰは、マスタ側アドレスＭＡＤ
Ｒとサイズ指定アドレス記憶部ＡＤＲＭに記憶されてい
るサイズ指定アドレスＳＤＡＤＲの一致を検出して、ア
クセスサイズ制御部ＡＳＤＣからトリガ信号ＢＣＴＳが
バッファ制御部ＢＵＦＣに送出され、所定時間後に送出
されるアクセスサイズ指定信号ＡＳＤＳに応じてアドレ
スセレクタＡＳＥＬが６４ＡＢＵＦに切り替えられる。
Ｌ４およびＬ５と比較して明らかなように、この実施形
態４では、まず、サイズ指定アドレスＳＤＡＤＲを、レ
ジスタＲ１２に記憶させ、次いで、レジスタＲ１２に記
憶に記憶されたサイズ指定アドレスＳＤＡＤＲをマスタ
側アドレスＭＡＤＲに出力し、このアドレスにあるデー
タにリードアクセスし、リードしたデータをレジスタＲ
１３にライトすることを規定する。この実施形態４で
は、Ｌ２の処理において、アクセスサイズ指定部ＡＳＤ
のアドレス比較部ＡＣＭＰは、マスタ側アドレスＭＡＤ
Ｒとサイズ指定アドレス記憶部ＡＤＲＭに記憶されてい
るサイズ指定アドレスＳＤＡＤＲの一致を検出して、ア
クセスサイズ制御部ＡＳＤＣからトリガ信号ＢＣＴＳが
バッファ制御部ＢＵＦＣに送出され、所定時間後に送出
されるアクセスサイズ指定信号ＡＳＤＳに応じてアドレ
スセレクタＡＳＥＬが６４ＡＢＵＦに切り替えられる。
【００８２】なお、このときのオペコードがリードであ
ることは、その他の情報バッファＯＴＨＢＵＦから与え
られることになる。
ることは、その他の情報バッファＯＴＨＢＵＦから与え
られることになる。
【００８３】次いで、Ｌ３はレジスタＲ１０に、下位３
２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアドレスを
ベースアドレスＢＡＳＥＡＤＲとして記憶させることを
規定する。Ｌ４では、６４ビットアクセス時のスレーブ
側アドレスＡＤＲ６４を、レジスタＲ１１に記憶させる
ことを規定する。Ｌ５では、Ｌ４でレジスタＲ１１に記
憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１６）のアド
レスの６４ビットアクセス用アドレスバッファ６４ＡＢ
ＵＦに記憶させることを規定する。このＬ５の処理は、
図１１（Ｂ）で説明したＬ３の処理と同様に、バッフア
制御部ＢＵＦＣは内蔵アドレステーブルのデータと（Ｂ
ＡＳＥＡＤＲ＋１６）のアドレスレジスタとを比較し
て、レジスタＲ１１に記憶されたスレーブ側アドレスＳ
ＡＤＲをアドレスバッファ６４ＡＢＵＦに書き込む指示
を出すことになる。
２ビットデータバッファ６４ＤＢＵＦ＿Ｌのアドレスを
ベースアドレスＢＡＳＥＡＤＲとして記憶させることを
規定する。Ｌ４では、６４ビットアクセス時のスレーブ
側アドレスＡＤＲ６４を、レジスタＲ１１に記憶させる
ことを規定する。Ｌ５では、Ｌ４でレジスタＲ１１に記
憶させたアドレスを、（ＢＡＳＥＡＤＲ＋１６）のアド
レスの６４ビットアクセス用アドレスバッファ６４ＡＢ
ＵＦに記憶させることを規定する。このＬ５の処理は、
図１１（Ｂ）で説明したＬ３の処理と同様に、バッフア
制御部ＢＵＦＣは内蔵アドレステーブルのデータと（Ｂ
ＡＳＥＡＤＲ＋１６）のアドレスレジスタとを比較し
て、レジスタＲ１１に記憶されたスレーブ側アドレスＳ
ＡＤＲをアドレスバッファ６４ＡＢＵＦに書き込む指示
を出すことになる。
【００８４】これらＬ３からＬ５の処理が完了するタイ
ミングで、アクセスサイズ制御部ＡＳＤＣからアクセス
サイズ指定信号ＡＳＤＳが送出されるから、サイズ指定
アドレスＳＤＡＤＲにあるデータにリードアクセスし、
リードしたデータをレジスタＲ１３にライトすることが
でき、リードされたデータがマスタ要求返信回路ＲＥＳ
Ａを介してマスタ側に返信される。
ミングで、アクセスサイズ制御部ＡＳＤＣからアクセス
サイズ指定信号ＡＳＤＳが送出されるから、サイズ指定
アドレスＳＤＡＤＲにあるデータにリードアクセスし、
リードしたデータをレジスタＲ１３にライトすることが
でき、リードされたデータがマスタ要求返信回路ＲＥＳ
Ａを介してマスタ側に返信される。
【００８５】すなわち、実施形態４は、リードの場合
も、実施形態１のトリガステップＴＲＧＲをサイズ指定
ステップＳＳＥＴとして先に実行させ、その後で、情報
設定ステップＩＳＥＴを実行させるものとした。
も、実施形態１のトリガステップＴＲＧＲをサイズ指定
ステップＳＳＥＴとして先に実行させ、その後で、情報
設定ステップＩＳＥＴを実行させるものとした。
【００８６】（複数のアクセスサイズの指定）上述の実
施形態は、マスタ回路ＭＳＴがサポートしないアクセス
サイズを６４ビットのみとして説明したが、６４ビット
以外にも、１２８ビットあるいは２５６ビット等の場合
にも本発明は適用できる。次に、複数のサイズを指定す
る２つの実施の形態を実施形態５、６として以下に示
す。
施形態は、マスタ回路ＭＳＴがサポートしないアクセス
サイズを６４ビットのみとして説明したが、６４ビット
以外にも、１２８ビットあるいは２５６ビット等の場合
にも本発明は適用できる。次に、複数のサイズを指定す
る２つの実施の形態を実施形態５、６として以下に示
す。
【００８７】実施形態５の構成を図１２に示す。この例
は実施形態１に示す図４の構成を基礎として、１２８ビ
ット対応を可能とした実施例である。図４と対応して分
かるように、アドレスバッファＡＢＵＦに１２８ＡＢＵ
Ｆが追加され、データバッファＤＢＵＦに１２８ＤＢＵ
Ｆが追加されている。通常アクセス用データバッファＵ
ＤＢＵＦは、１２８ビットに対応するように変更され
る。図のスペースの関係で、６４ビットデータバッファ
６４ＤＢＦでは下位および上位データがそれぞれ６４
Ｌ，６４Ｈと表記され、１２８ベータバッファ１２８Ｄ
ＢＵＦでは、最下位３２ビットデータが１２８ＬＬ、そ
の上位の３２ビットデータが１２８ＬＵ５、最上位３２
ビットデータが１２８ＨＵ、その下位の３２ビットデー
タが１２８ＨＬと表記されている。また、バッファ制御
部ＢＵＦＣから各データバッファへのアクセスの表示も
簡易化されている。また、データセレクタＤＳＥＬおよ
びアドレスセレクタＡＳＥＬは、それぞれ３つのバッフ
ァのいずれかを選択するものとされる。
は実施形態１に示す図４の構成を基礎として、１２８ビ
ット対応を可能とした実施例である。図４と対応して分
かるように、アドレスバッファＡＢＵＦに１２８ＡＢＵ
Ｆが追加され、データバッファＤＢＵＦに１２８ＤＢＵ
Ｆが追加されている。通常アクセス用データバッファＵ
ＤＢＵＦは、１２８ビットに対応するように変更され
る。図のスペースの関係で、６４ビットデータバッファ
６４ＤＢＦでは下位および上位データがそれぞれ６４
Ｌ，６４Ｈと表記され、１２８ベータバッファ１２８Ｄ
ＢＵＦでは、最下位３２ビットデータが１２８ＬＬ、そ
の上位の３２ビットデータが１２８ＬＵ５、最上位３２
ビットデータが１２８ＨＵ、その下位の３２ビットデー
タが１２８ＨＬと表記されている。また、バッファ制御
部ＢＵＦＣから各データバッファへのアクセスの表示も
簡易化されている。また、データセレクタＤＳＥＬおよ
びアドレスセレクタＡＳＥＬは、それぞれ３つのバッフ
ァのいずれかを選択するものとされる。
【００８８】アクセスサイズ指定部ＡＳＤ中のサイズ指
定アドレス記憶部ＡＤＲＭに複数のサイズ指定アドレス
ＳＤＡＤＲを記憶させる。この例では、サイズ指定アド
レス１（ＳＤＡＤＲ１）およびサイズ指定アドレス２
（ＳＤＡＤＲ２）は、それぞれ異なるアドレスであり、
それぞれのサイズ指定アドレスＳＤＡＤＲに対して任意
のアクセスサイズを指定できる。例えば、サイズ指定ア
ドレス１（ＳＤＡＤＲ１）には６４ビットのアクセスサ
イズを割り当て、サイズ指定アドレス２（ＳＤＡＤＲ
２）には１２８ビットのアクセスサイズを割り当てる。
勿論、アクセスサイズをもっと多いものとしても良い
が、サイズに対応したバッファＢＵＦの構成とすること
が必要である。なお、サイズ指定アドレス記憶部ＡＤＲ
Ｍに記憶させる複数のサイズ指定アドレスＳＤＡＤＲ
は、異なったアドレスに同じサイズのものを指定するも
のとしても良い。指定アドレスアドレス比較部ＡＣＭＰ
は、ＣＰＵから入力されたアドレスと、サイズ指定アド
レスＳＤＡＤＲ記憶部ＡＤＲＭに記憶されたすべてのア
ドレスを比較する。いずれかが一致した場合、一致した
サイズ指定アドレスＳＤＡＤＲに対応するアクセスサイ
ズのアクセスを行うことを、アクセスサイズ制御部ＡＳ
ＤＣに通知し、アクセスサイズ制御部ＡＳＤＣがバッフ
ァ部ＢＵＦの制御を行う。図１２では、アドレスの比較
でいずれのアドレスが一致したかにより、データセレク
タＤＳＥＬおよびアドレスセレクタＡＳＥＬを選択する
ものとしたが、実施形態２から４の場合には、それらの
形態に合った制御とされる。
定アドレス記憶部ＡＤＲＭに複数のサイズ指定アドレス
ＳＤＡＤＲを記憶させる。この例では、サイズ指定アド
レス１（ＳＤＡＤＲ１）およびサイズ指定アドレス２
（ＳＤＡＤＲ２）は、それぞれ異なるアドレスであり、
それぞれのサイズ指定アドレスＳＤＡＤＲに対して任意
のアクセスサイズを指定できる。例えば、サイズ指定ア
ドレス１（ＳＤＡＤＲ１）には６４ビットのアクセスサ
イズを割り当て、サイズ指定アドレス２（ＳＤＡＤＲ
２）には１２８ビットのアクセスサイズを割り当てる。
勿論、アクセスサイズをもっと多いものとしても良い
が、サイズに対応したバッファＢＵＦの構成とすること
が必要である。なお、サイズ指定アドレス記憶部ＡＤＲ
Ｍに記憶させる複数のサイズ指定アドレスＳＤＡＤＲ
は、異なったアドレスに同じサイズのものを指定するも
のとしても良い。指定アドレスアドレス比較部ＡＣＭＰ
は、ＣＰＵから入力されたアドレスと、サイズ指定アド
レスＳＤＡＤＲ記憶部ＡＤＲＭに記憶されたすべてのア
ドレスを比較する。いずれかが一致した場合、一致した
サイズ指定アドレスＳＤＡＤＲに対応するアクセスサイ
ズのアクセスを行うことを、アクセスサイズ制御部ＡＳ
ＤＣに通知し、アクセスサイズ制御部ＡＳＤＣがバッフ
ァ部ＢＵＦの制御を行う。図１２では、アドレスの比較
でいずれのアドレスが一致したかにより、データセレク
タＤＳＥＬおよびアドレスセレクタＡＳＥＬを選択する
ものとしたが、実施形態２から４の場合には、それらの
形態に合った制御とされる。
【００８９】実施形態６の構成を図１３に示す。この例
も実施形態２に示す図６の構成と類似の構成として、１
２８ビット対応を可能とした実施例である。この実施形
態では、実施形態５と同様に１２８ビット対応にバッフ
ァ部ＢＵＦが整備されるとともに、アクセスサイズ制御
部ＡＳＤＣにアクセスサイズ記憶部ＡＳＩＺＭが備えら
れる。アクセスサイズ記憶部ＡＳＩＺＭにはマスタ側デ
ータＭＤＡＴからアクセスサイズを指定するデータが加
えられる。この実施の形態は、アクセスサイズをアクセ
スサイズ記憶部ＡＳＩＺＭに通知するタイミングにより
３つに分類できる。
も実施形態２に示す図６の構成と類似の構成として、１
２８ビット対応を可能とした実施例である。この実施形
態では、実施形態５と同様に１２８ビット対応にバッフ
ァ部ＢＵＦが整備されるとともに、アクセスサイズ制御
部ＡＳＤＣにアクセスサイズ記憶部ＡＳＩＺＭが備えら
れる。アクセスサイズ記憶部ＡＳＩＺＭにはマスタ側デ
ータＭＤＡＴからアクセスサイズを指定するデータが加
えられる。この実施の形態は、アクセスサイズをアクセ
スサイズ記憶部ＡＳＩＺＭに通知するタイミングにより
３つに分類できる。
【００９０】１番目は、マスタ回路ＭＳＴがサイズ指定
アドレスＳＤＡＤＲにアクセスを行う際、データ等の信
号によりアクセスサイズ記憶部ＡＳＩＺＭにアクセスサ
イズを指定する方法である。２番目は、まずサイズ指定
アドレスＳＤＡＤＲにアクセスし、その後、データ等の
信号により、アクセスサイズをアクセスサイズ記憶部Ａ
ＳＩＺＭに通知する方法である。そして、３番目は、サ
イズ指定アドレスＳＤＡＤＲにアクセスする前に、予め
アクセスサイズをアクセスサイズ記憶部ＡＳＩＺＭに記
憶させておく方法である。この方法では、同じアクセス
サイズへの変更を指定する場合、一度アクセスサイズを
指定しておけば、二度目以降は指定する必要がない。
アドレスＳＤＡＤＲにアクセスを行う際、データ等の信
号によりアクセスサイズ記憶部ＡＳＩＺＭにアクセスサ
イズを指定する方法である。２番目は、まずサイズ指定
アドレスＳＤＡＤＲにアクセスし、その後、データ等の
信号により、アクセスサイズをアクセスサイズ記憶部Ａ
ＳＩＺＭに通知する方法である。そして、３番目は、サ
イズ指定アドレスＳＤＡＤＲにアクセスする前に、予め
アクセスサイズをアクセスサイズ記憶部ＡＳＩＺＭに記
憶させておく方法である。この方法では、同じアクセス
サイズへの変更を指定する場合、一度アクセスサイズを
指定しておけば、二度目以降は指定する必要がない。
【００９１】いずれの形でアクセスサイズをアクセスサ
イズ記憶部ＡＳＩＺＭに通知するにせよ、アクセスサイ
ズ記憶部ＡＳＩＺＭに通知されたアクセスサイズのデー
タのライトまたはリードのアドレスになると、アドレス
比較部ＡＣＭＰから信号が与えられるから、これを受け
て、実施形態２から４で説明した手法でバッファの選択
およびスイッチの選択を行って指定のサイズのアクセス
が行われる。
イズ記憶部ＡＳＩＺＭに通知するにせよ、アクセスサイ
ズ記憶部ＡＳＩＺＭに通知されたアクセスサイズのデー
タのライトまたはリードのアドレスになると、アドレス
比較部ＡＣＭＰから信号が与えられるから、これを受け
て、実施形態２から４で説明した手法でバッファの選択
およびスイッチの選択を行って指定のサイズのアクセス
が行われる。
【００９２】（マスタ回路からアクセスサイズ指定アド
レスの設定）図１４に、実施形態１を示す図４を基礎と
したマスタ回路からのアクセスサイズの指定の具体例を
示す。この例では、サイズ指定アドレス記憶部ＡＤＲＭ
はレジスタを実装しており、このレジスタにはマスタ回
路ＭＳＴから与えられるデータに対応したサイズ指定ア
ドレスＳＤＡＤＲが書き込まれる。この場合にも、図１
３の実施形態６で説明したように、マスタ回路ＭＳＴか
ら与えられるデータに対応したサイズ指定アドレスＳＤ
ＡＤＲの書き込みのタイミングはいろいろ選択できる。
それぞれに対応して適切なプログラムとすれば良い。
レスの設定）図１４に、実施形態１を示す図４を基礎と
したマスタ回路からのアクセスサイズの指定の具体例を
示す。この例では、サイズ指定アドレス記憶部ＡＤＲＭ
はレジスタを実装しており、このレジスタにはマスタ回
路ＭＳＴから与えられるデータに対応したサイズ指定ア
ドレスＳＤＡＤＲが書き込まれる。この場合にも、図１
３の実施形態６で説明したように、マスタ回路ＭＳＴか
ら与えられるデータに対応したサイズ指定アドレスＳＤ
ＡＤＲの書き込みのタイミングはいろいろ選択できる。
それぞれに対応して適切なプログラムとすれば良い。
【００９３】（リード・モディファイ・ライトへの適
用）図１５に、実施形態１を示す図４を基礎としてリー
ド・モディファイ・ライトへの対応を可能としたマスタ
要求送信回路ＲＥＱＳの具体例を示す。この例では、マ
スタ回路ＭＳＴから与えられるデータＭＤＡＴに代え
て、スレーブ回路からのリード値ＳＲＤＡＴを６４ビッ
トアクセス用データバッファ６４ＤＢＵＦに記憶できる
ようにするため、切替え回路ＲＳＬおよびＲＳＨが設け
られる。これらの切替え回路は、アドレス比較部ＡＣＭ
Ｐがリード・モディファイ・ライトを指定したアドレス
を検出することでアクセスサイズ制御部ＡＳＤＣに与え
る一致信号に対応して対応して発信されるリード・モデ
ィファイ・ライト信号ＲＭＷＳによって３２ビットのデ
ータＭＤＡＴから６４ビットのリード値ＳＲＤＡＴに切
り替えられる。
用）図１５に、実施形態１を示す図４を基礎としてリー
ド・モディファイ・ライトへの対応を可能としたマスタ
要求送信回路ＲＥＱＳの具体例を示す。この例では、マ
スタ回路ＭＳＴから与えられるデータＭＤＡＴに代え
て、スレーブ回路からのリード値ＳＲＤＡＴを６４ビッ
トアクセス用データバッファ６４ＤＢＵＦに記憶できる
ようにするため、切替え回路ＲＳＬおよびＲＳＨが設け
られる。これらの切替え回路は、アドレス比較部ＡＣＭ
Ｐがリード・モディファイ・ライトを指定したアドレス
を検出することでアクセスサイズ制御部ＡＳＤＣに与え
る一致信号に対応して対応して発信されるリード・モデ
ィファイ・ライト信号ＲＭＷＳによって３２ビットのデ
ータＭＤＡＴから６４ビットのリード値ＳＲＤＡＴに切
り替えられる。
【００９４】（その他）本発明は上述した実施形態に限
らず、種々の形態で実施可能である。以下いくつかの例
を示す。
らず、種々の形態で実施可能である。以下いくつかの例
を示す。
【００９５】上記実施の形態では３２ビットサイズのア
クセスをアクセスサイズ指定部ＡＳＤにより、アクセス
サイズを２倍の６４ビットまたは４倍の１２８ビットに
変更している。しかし、データバッファの数を調整する
ことでそれ以上の任意の倍数に設定可能である。例え
ば、Ａビットのサイズのアクセスをｎ倍のアクセスサイ
ズに変更するアクセスサイズ指定部ＡＳＤでもよい。
クセスをアクセスサイズ指定部ＡＳＤにより、アクセス
サイズを２倍の６４ビットまたは４倍の１２８ビットに
変更している。しかし、データバッファの数を調整する
ことでそれ以上の任意の倍数に設定可能である。例え
ば、Ａビットのサイズのアクセスをｎ倍のアクセスサイ
ズに変更するアクセスサイズ指定部ＡＳＤでもよい。
【００９６】マスタ回路ＭＳＴ側のバスＢＵＳＡとバス
回路ＢＵＳ側のバスＢＵＳＢのデータ幅は、同じでもよ
い。
回路ＢＵＳ側のバスＢＵＳＢのデータ幅は、同じでもよ
い。
【００９７】上述の説明では、マスタ回路ＭＳＴがサポ
ートしないデータのアクセスのみを説明したが、本発明
のデータ処理装置においては、当然、マスタ回路ＭＳＴ
がサポートするデータについては、従前のデータ処理装
置と同様に処理が行われるものであり、マスタ回路ＭＳ
Ｔがサポートしないデータのアクセスのみを可能にした
からと言って、従前のこの機能にいささかの支障が出る
ものではない。
ートしないデータのアクセスのみを説明したが、本発明
のデータ処理装置においては、当然、マスタ回路ＭＳＴ
がサポートするデータについては、従前のデータ処理装
置と同様に処理が行われるものであり、マスタ回路ＭＳ
Ｔがサポートしないデータのアクセスのみを可能にした
からと言って、従前のこの機能にいささかの支障が出る
ものではない。
【００９８】
【発明の効果】マスタ回路と、そのマスタ回路がサポー
トしないサイズのアクセスしか受付けない部分を持つス
レーブ回路を、それらの内部にハード上の変更を加えず
に、一つのデータ処理装置内に組み込むことが可能にな
る。
トしないサイズのアクセスしか受付けない部分を持つス
レーブ回路を、それらの内部にハード上の変更を加えず
に、一つのデータ処理装置内に組み込むことが可能にな
る。
【図１】（Ａ）は本発明の必要性を説明するためのデー
タ処理装置の構成概念を示す図、（Ｂ）はマスタ回路か
ら送出された信号へのスレーブ回路の対応を示す模式
図。
タ処理装置の構成概念を示す図、（Ｂ）はマスタ回路か
ら送出された信号へのスレーブ回路の対応を示す模式
図。
【図２】本発明の１つの実施形態にかかわるデータ処理
装置を具体的に示すブロック図。
装置を具体的に示すブロック図。
【図３】データ処理装置におけるアクセスサイズ指定部
を含むマスタ要求送信回路の一実施の形態をマスタ回路
およびスレーブ回路との関係を含めて示すブロック図。
を含むマスタ要求送信回路の一実施の形態をマスタ回路
およびスレーブ回路との関係を含めて示すブロック図。
【図４】実施形態１のアクセスサイズ指定手順を実現す
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
【図５】（Ａ）は実施形態１の手順を示すフローチャー
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
【図６】実施形態２のアクセスサイズ指定手順を実現す
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
【図７】（Ａ）は実施形態２の手順を示すフローチャー
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
【図８】実施形態３のアクセスサイズ指定手順を実現す
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
るためのマスタ要求送信回路ＲＥＱＳの構成の具体例を
示すブロック図。
【図９】（Ａ）は実施形態３の手順を示すフローチャー
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
ト、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞれ
示す図。
【図１０】実施形態４のアクセスサイズ指定手順を実現
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
【図１１】（Ａ）は実施形態３の手順を示すフローチャ
ート、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞ
れ示す図。
ート、（Ｂ）、（Ｃ）はそのプログラムの一例をそれぞ
れ示す図。
【図１２】実施形態５のアクセスサイズ指定手順を実現
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
【図１３】実施形態６のアクセスサイズ指定手順を実現
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
するためのマスタ要求送信回路ＲＥＱＳの構成の具体例
を示すブロック図。
【図１４】実施形態１を示す図４を基礎としたマスタ回
路からのアクセスサイズの指定手順を実現するためのマ
スタ要求送信回路ＲＥＱＳの構成の具体例を示すブロッ
ク図。
路からのアクセスサイズの指定手順を実現するためのマ
スタ要求送信回路ＲＥＱＳの構成の具体例を示すブロッ
ク図。
【図１５】実施形態１を示す図４を基礎としてリード・
モディファイ・ライトへの対応を可能としたマスタ要求
送信回路ＲＥＱＳの具体例を示すブロック図。
モディファイ・ライトへの対応を可能としたマスタ要求
送信回路ＲＥＱＳの具体例を示すブロック図。
ＡＳＤ：アクセスサイズ指定部、ＢＵＦ：バッファ部、
ＡＳＤＳ：アクセスサイズ指定信号、ＭＡＤＲ：マスタ
側アドレス、ＭＤＡＴ：マスタ側データ、ＭＯＴＨ：マ
スタ側その他の情報、ＳＡＤＲ：スレーブ側アドレス、
ＳＤＡＴ：スレーブ側データ、ＳＯＴＨ：スレーブ側そ
の他の情報、ＭＳＴ：マスタ回路、ＳＬＢ１〜ＳＬＢ
３：スレーブ回路、ＢＵＳ：バス回路、ＥＭＩ：外部メ
モリ制御回路、ＦＥＭＩ：フラッシュメモリ／ＲＯＭ制
御回路、ＤＢＧ：デバグ回路、ＰＣＩ：ＰＣＩバス制御
回路、ＰＲＩ：その他周辺回路、ＤＭＡ：ＤＭＡ回路、
ＢＲＧ：バスブリッジ回路、ＲＥＱＳ：マスタ要求送信
回路、ＲＥＳＡ：マスタ要求返信回路、ＭＰＵＣ：マイ
クロプロセッサチップ、ＳＤＲＡＭ：ＳＤＲＡＭ、ＲＯ
Ｍ：ＲＯＭ、ＭＰＥＧ：ＭＰＥＧ処理回路、ＡＣＭＰ：
アドレス比較部、ＡＤＲＭ：サイズ指定アドレス記憶
部、ＡＳＤＣ：アクセスサイズ制御部、ＳＤＡＤＲ：サ
イズ指定アドレス、ＡＣＭＰＳ：アドレス比較結果、Ｂ
ＵＦＣ：バッフア制御部、ＤＢＵＦ：データバッファ、
６４ＤＢＵＦ：６４ビットアクセス用データバッファ、
６４ＤＢＵＦ＿Ｌ：下位３２ビットデータバッファ、６
４ＤＢＵＦ＿Ｈ：上位３２ビットデータバッファ、ＵＤ
ＢＵＦ：通常アクセス用データバッファ、ＡＢＵＦ：ア
ドレスバッファ、６４ＡＢＵＦ：６４ビットアクセス用
アドレスバッファ、ＵＡＢＵＦ：通常アクセス用アドレ
スバッファ、ＤＳＥＬ：データセレクタ、ＡＳＥＬ：ア
ドレスセレクタ、ＡＳＩＺＭ：アクセスサイズ記憶部、
ＩＳＥＴ：情報設定ステップ、ＴＲＧＲ：トリガステッ
プ、ＳＳＥＴ：サイズ指定ステップ、ＳＲＤＡＴ：スレ
ーブからのリード値、ＨＤＷＳ：データ書き込み信号、
ＡＤＷＳ：アドレス書き込み信号、ＢＣＴＳ：アクセス
サイズ制御部ＡＳＤＣが与えるトリガ信号、ＲＭＷＳ：
リード・モディファイ・ライト信号、ＲＳＬおよびＲＳ
Ｈ：切替え回路。
ＡＳＤＳ：アクセスサイズ指定信号、ＭＡＤＲ：マスタ
側アドレス、ＭＤＡＴ：マスタ側データ、ＭＯＴＨ：マ
スタ側その他の情報、ＳＡＤＲ：スレーブ側アドレス、
ＳＤＡＴ：スレーブ側データ、ＳＯＴＨ：スレーブ側そ
の他の情報、ＭＳＴ：マスタ回路、ＳＬＢ１〜ＳＬＢ
３：スレーブ回路、ＢＵＳ：バス回路、ＥＭＩ：外部メ
モリ制御回路、ＦＥＭＩ：フラッシュメモリ／ＲＯＭ制
御回路、ＤＢＧ：デバグ回路、ＰＣＩ：ＰＣＩバス制御
回路、ＰＲＩ：その他周辺回路、ＤＭＡ：ＤＭＡ回路、
ＢＲＧ：バスブリッジ回路、ＲＥＱＳ：マスタ要求送信
回路、ＲＥＳＡ：マスタ要求返信回路、ＭＰＵＣ：マイ
クロプロセッサチップ、ＳＤＲＡＭ：ＳＤＲＡＭ、ＲＯ
Ｍ：ＲＯＭ、ＭＰＥＧ：ＭＰＥＧ処理回路、ＡＣＭＰ：
アドレス比較部、ＡＤＲＭ：サイズ指定アドレス記憶
部、ＡＳＤＣ：アクセスサイズ制御部、ＳＤＡＤＲ：サ
イズ指定アドレス、ＡＣＭＰＳ：アドレス比較結果、Ｂ
ＵＦＣ：バッフア制御部、ＤＢＵＦ：データバッファ、
６４ＤＢＵＦ：６４ビットアクセス用データバッファ、
６４ＤＢＵＦ＿Ｌ：下位３２ビットデータバッファ、６
４ＤＢＵＦ＿Ｈ：上位３２ビットデータバッファ、ＵＤ
ＢＵＦ：通常アクセス用データバッファ、ＡＢＵＦ：ア
ドレスバッファ、６４ＡＢＵＦ：６４ビットアクセス用
アドレスバッファ、ＵＡＢＵＦ：通常アクセス用アドレ
スバッファ、ＤＳＥＬ：データセレクタ、ＡＳＥＬ：ア
ドレスセレクタ、ＡＳＩＺＭ：アクセスサイズ記憶部、
ＩＳＥＴ：情報設定ステップ、ＴＲＧＲ：トリガステッ
プ、ＳＳＥＴ：サイズ指定ステップ、ＳＲＤＡＴ：スレ
ーブからのリード値、ＨＤＷＳ：データ書き込み信号、
ＡＤＷＳ：アドレス書き込み信号、ＢＣＴＳ：アクセス
サイズ制御部ＡＳＤＣが与えるトリガ信号、ＲＭＷＳ：
リード・モディファイ・ライト信号、ＲＳＬおよびＲＳ
Ｈ：切替え回路。
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Ｆターム(参考） 5B060 MB08 MM04
5B061 FF02
5B077 AA44 DD00
Claims (10)
- 【請求項１】アクセス要求を出すマスタ回路と、 該マスタ回路からのアクセス要求を受けて、要求に対応
した処理が行なわれるスレーブ回路と、 前記マスタ回路と前記スレーブ回路とを結ぶブリッジ回
路を有するデータ処理装置であって、 該ブリッジ回路は、前記マスタ回路がサポートしないア
クセスサイズのデータを前記マスタ回路がサポートしな
いアクセスサイズのスレーブ回路にアクセスできるアク
セスサイズのデータとして記憶するためのバッファ部
と、前記マスタ回路がサポートしないアクセスサイズの
スレーブ回路への前記マスタ回路のアクセスを検出する
手段とを有するマスタ要求送信回路を備え、 該マスタ要求送信回路は、前記マスタ回路がサポートし
ないアクセスサイズのスレーブ回路への前記マスタ回路
のアクセスを検出したとき、前記マスタ回路がサポート
しないアクセスサイズのデータを記憶するためのバッフ
ァ部が記憶しているデータを選択して出力することを特
徴とするデータ処理装置。 - 【請求項２】前記マスタ要求送信回路は、前記マスタ回
路がサポートしないアクセスサイズのスレーブ回路にア
クセスするための特定のアドレスを記憶する手段を備
え、前記マスタ回路が前記特定のアドレスにアクセスし
たとき、前記マスタ回路がサポートしないアクセスサイ
ズのデータを記憶するためのバッファ部が記憶している
データを選択して出力する請求項１に記載のデータ処理
装置。 - 【請求項３】前記特定のアドレスを記憶する手段がレジ
スタであって、前記マスタ回路から書き換え可能とされ
た請求項２に記載のデータ処理装置。 - 【請求項４】アクセス要求を出すマスタ回路と、 該マスタ回路からのアクセス要求を受けて、要求に対応
した処理が行なわれるスレーブ回路と、 前記マスタ回路と前記スレーブ回路とを結ぶブリッジ回
路を有するデータ処理装置であって、 該ブリッジ回路は、マスタ回路がサポートしないサイズ
のアクセス制御するためのアクセスサイズ指定部と、前
記マスタ回路がサポートしないアクセスサイズのデータ
を前記マスタ回路がサポートしないアクセスサイズのス
レーブ回路にアクセスできるアクセスサイズのデータと
して記憶するためのバッファ部とを有するマスタ要求送
信回路を備え、 前記アクセスサイズ指定部は、アクセスサイズ変更を指
定するためのサイズ指定アドレスを記憶するサイズ指定
アドレス記憶部と、該サイズ指定アドレス記憶部に記憶
されているアドレスと前記マスタ回路から与えられるア
ドレスとを比較するアドレス比較部と、該アドレス比較
部が一致を検出したとき前記バッファ部に制御信号を発
生するアクセスサイズ制御部を備え、 前記バッファ部は、前記制御信号を受けたとき、前記マ
スタ回路がサポートしないアクセスサイズのデータを記
憶するためのバッファが記憶しているデータを選択して
出力することを特徴とするデータ処理装置。 - 【請求項５】アクセス要求を出すマスタ回路と、 該マスタ回路からのアクセス要求を受けて、要求に対応
した処理が行なわれるスレーブ回路と、 前記マスタ回路と前記スレーブ回路とを結ぶブリッジ回
路と、 を有するデータ処理装置のデータ処理方法であって、 前記ブリッジ回路には、前記マスタ回路がサポートしな
いアクセスサイズのデータを前記マスタ回路がサポート
しないアクセスサイズのスレーブ回路にアクセスできる
アクセスサイズのデータをバッファ部に記憶させ、前記
マスタ回路がサポートしないアクセスサイズのスレーブ
回路への前記マスタ回路のアクセスを検出したとき、前
記マスタ回路がサポートしないアクセスサイズのデータ
を記憶するためのバッファ部が記憶しているデータを選
択して出力することを特徴とするデータ処理方法。 - 【請求項６】前記ブリッジ回路は、マスタ回路がサポー
トしないサイズのアクセス制御するためのアクセスサイ
ズ指定機能と、前記マスタ回路がサポートしないアクセ
スサイズのデータを前記マスタ回路がサポートしないア
クセスサイズのスレーブ回路にアクセスできるアクセス
サイズのデータとして記憶するためのバッファ機能とを
備え、 前記アクセスサイズ指定機能は、アクセスサイズ変更を
指定するためのサイズ指定アドレスを記憶するサイズ指
定アドレス記憶機能と、該サイズ指定アドレス記憶機能
が与えるアドレスと前記マスタ回路から与えられるアド
レスとを比較するアドレス比較機能とを備え、該アドレ
ス比較機能が２つのアドレスの一致を検出したとき前記
バッファ部に制御信号を発生するアクセスサイズ制御機
能を備え、 前記バッファ機能は、前記制御信号を受けたとき、記憶
している前記マスタ回路がサポートしないアクセスサイ
ズのデータを選択して出力する請求項５記載のデータ処
理方法。 - 【請求項７】前記アクセスサイズ指定機能が指定したサ
イズのアクセスを行う手順として、 サイズ変更後のアクセス時に前記データ処理装置が出力
するデータ値と、同じくサイズ変更後のアクセス時に前
記データ処理装置が出力するアドレスの値を設定した
後、 サイズ指定アドレスへのアクセスを行うことにより、指
定したサイズのアクセスを発生させる請求項６記載のデ
ータ処理方法。 - 【請求項８】前記アクセスサイズ指定機能が指定したサ
イズのアクセスを行う手順として、 サイズ変更後のアクセス時に前記データ処理装置が出力
するデータ値の一部と、同じくサイズ変更後のアクセス
時に前記データ処理装置が出力するアドレスの値を設定
した後、 サイズ変更後のアクセス時に前記データ処理装置が出力
するデータの残りの部分を伴うサイズ指定アドレスへの
アクセスを行うことにより、指定したサイズのアクセス
を発生させる請求項６記載のデータ処理方法。 - 【請求項９】前記アクセスサイズ指定機能が指定したサ
イズのアクセスを行う手順として、 サイズ変更後のアクセス時に前記データ処理装置が出力
するデータ値を設定した後、 サイズ変更後のアクセス時に前記データ処理装置が出力
するアドレス値を伴うサイズ指定アドレスへのアクセス
を行うことにより、指定したサイズのアクセスを発生さ
せる請求項６記載のデータ処理方法。 - 【請求項１０】前記アクセスサイズ指定機能が指定した
サイズのアクセスを行う手順として、 サイズ指定アドレスへのアクセスを行い、アクセスサイ
ズを指定した後、 サイズ変更後のアクセス時に前記データ処理装置が出力
するデータ値と、サイズ変更後のアクセス時に前記デー
タ処理装置が出力するアドレス値を含む情報を設定し、 指定したサイズのアクセスを発生させる請求項６記載の
データ処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002005680A JP2003208399A (ja) | 2002-01-15 | 2002-01-15 | データ処理装置 |
| US10/329,350 US7152131B2 (en) | 2002-01-15 | 2002-12-27 | Data processor having an access size control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002005680A JP2003208399A (ja) | 2002-01-15 | 2002-01-15 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003208399A true JP2003208399A (ja) | 2003-07-25 |
Family
ID=19191136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002005680A Pending JP2003208399A (ja) | 2002-01-15 | 2002-01-15 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7152131B2 (ja) |
| JP (1) | JP2003208399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172467A (ja) * | 2004-12-17 | 2006-06-29 | Samsung Electronics Co Ltd | フラッシュメモリデータ記憶装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729781B2 (en) * | 2006-03-16 | 2010-06-01 | Greatbatch Ltd. | High efficiency neurostimulation lead |
| US8219778B2 (en) * | 2008-02-27 | 2012-07-10 | Microchip Technology Incorporated | Virtual memory interface |
| WO2010116403A1 (ja) * | 2009-03-30 | 2010-10-14 | 富士通株式会社 | プリフェッチ要求回路 |
| US9760297B2 (en) | 2016-02-12 | 2017-09-12 | Pure Storage, Inc. | Managing input/output (‘I/O’) queues in a data storage system |
Family Cites Families (18)
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| US4716527A (en) * | 1984-12-10 | 1987-12-29 | Ing. C. Olivetti | Bus converter |
| JPS61139866A (ja) * | 1984-12-11 | 1986-06-27 | Toshiba Corp | マイクロプロセツサ |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| US4831514A (en) * | 1986-02-14 | 1989-05-16 | Dso "Izot" | Method and device for connecting a 16-bit microprocessor to 8-bit modules |
| JP2504206B2 (ja) * | 1989-07-27 | 1996-06-05 | 三菱電機株式会社 | バスコントロ―ラ |
| KR0181471B1 (ko) * | 1990-07-27 | 1999-05-15 | 윌리암 피.브레이든 | 컴퓨터 데이타 경로배정 시스템 |
| JP2744154B2 (ja) * | 1991-10-24 | 1998-04-28 | 株式会社東芝 | バスシステム |
| DE69228975T2 (de) * | 1991-10-28 | 1999-11-18 | Eastman Kodak Co | Steuerungsschaltung zur Datenübertragung von einem VME-Bus zu einer SCSI-Platteneinheit |
| US5446845A (en) * | 1993-09-20 | 1995-08-29 | International Business Machines Corporation | Steering logic to directly connect devices having different data word widths |
| JP3454294B2 (ja) * | 1994-06-20 | 2003-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプル・バス情報処理システム及びブリッジ回路 |
| JPH0991197A (ja) * | 1995-09-22 | 1997-04-04 | Sharp Corp | データ転送制御装置 |
| JPH09231130A (ja) * | 1996-02-26 | 1997-09-05 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH11259238A (ja) * | 1998-03-11 | 1999-09-24 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| JP3308912B2 (ja) * | 1998-09-08 | 2002-07-29 | エヌイーシーマイクロシステム株式会社 | Ｆｉｆｏメモリ装置とその制御方法 |
| US6311248B1 (en) * | 1999-04-13 | 2001-10-30 | Vlsi Technology, Inc. | Method and system for optimized data transfers in a mixed 64-bit/32-bit PCI environment |
| US6725316B1 (en) * | 2000-08-18 | 2004-04-20 | Micron Technology, Inc. | Method and apparatus for combining architectures with logic option |
| JP2002157212A (ja) * | 2000-11-17 | 2002-05-31 | Hitachi Ltd | 情報処理システム並びに携帯用電子機器および情報処理装置 |
-
2002
- 2002-01-15 JP JP2002005680A patent/JP2003208399A/ja active Pending
- 2002-12-27 US US10/329,350 patent/US7152131B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172467A (ja) * | 2004-12-17 | 2006-06-29 | Samsung Electronics Co Ltd | フラッシュメモリデータ記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7152131B2 (en) | 2006-12-19 |
| US20030135684A1 (en) | 2003-07-17 |
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