JPS62230222A - 入力回路 - Google Patents
入力回路Info
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- JPS62230222A JPS62230222A JP61072843A JP7284386A JPS62230222A JP S62230222 A JPS62230222 A JP S62230222A JP 61072843 A JP61072843 A JP 61072843A JP 7284386 A JP7284386 A JP 7284386A JP S62230222 A JPS62230222 A JP S62230222A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、正の単一電源で動作するＩＣにおいて、負
の電圧入力を扱うための入力回路に関するもので、特に
ゲートアレイやＥＣＬ、ＴＴＬ。
の電圧入力を扱うための入力回路に関するもので、特に
ゲートアレイやＥＣＬ、ＴＴＬ。
０ＭＯ８レベルが混在する一般ロシック回路に使用され
るものである。
るものである。
（従来の技術）
従来、ＥＣＬレベルの入力信号をＴＴＬレベルに変換し
て出力するＩＣとして、モトローラ社のＭＣ１０１２５
が知られている。このＩＣは、正の電源（＋ｓ ｖ ）
と負の電源（−５，２Ｖ）で動作するようになっておシ
、入力端子に供給されたｌ１ｉＣＬレベルの入力信号を
ＴＴＬレベルの出方信号に変換して出力端子から出力す
る。
て出力するＩＣとして、モトローラ社のＭＣ１０１２５
が知られている。このＩＣは、正の電源（＋ｓ ｖ ）
と負の電源（−５，２Ｖ）で動作するようになっておシ
、入力端子に供給されたｌ１ｉＣＬレベルの入力信号を
ＴＴＬレベルの出方信号に変換して出力端子から出力す
る。
しかし、このＩＣを使用するためには、上述したように
正および負の２つの電源が必要である。
正および負の２つの電源が必要である。
また、上記正負の電源電圧に耐える必要性から上記工Ｃ
の内部素子の耐圧が１０数Ｖ以上必要となる。このため
、上記ＩＣと同様な回路を他の回路と同一チップ上に形
成しようとすると、全ての回路を構成する素子に上述し
九耐圧を持たせる必要がある。
の内部素子の耐圧が１０数Ｖ以上必要となる。このため
、上記ＩＣと同様な回路を他の回路と同一チップ上に形
成しようとすると、全ての回路を構成する素子に上述し
九耐圧を持たせる必要がある。
（発明が解決しようとする問題点）
上述した如く、従来は１つのＩＣを使用してＢＣＬレベ
ルからＴＴＬレベルへの変換を行なっておシ、シかもこ
のＩＣには正および負の２つの電源が必要となる欠点が
ある。
ルからＴＴＬレベルへの変換を行なっておシ、シかもこ
のＩＣには正および負の２つの電源が必要となる欠点が
ある。
従って、この発明の目的は、単一電源で動作し、且つＥ
ＣＬレベルの信号をＣＭＯＳレベルの８号に変換して内
部回路に供給できる入力回路を提供することである。
ＣＬレベルの信号をＣＭＯＳレベルの８号に変換して内
部回路に供給できる入力回路を提供することである。
（問題点を解次するための手段）
この発明による入力回路の概念は、第１図に示すような
ものである。入力端子１１には、抵抗１２を介してＮ
Ｐ Ｎ 型のバイポーラトランジスタ１３のエミッタが
接続される。このトランジスタ１３のベースには、バイ
アス手段として働く第１の電源１４から負電圧−ｖｌが
印加される。上記トランジスタ１３のコレクタには、電
源１５とダイオード１６とから成シ、トランジスタ１３
のコレクタ電位を常に正電圧に設定するためのクランプ
手段が接続されるとともに、抵抗１７の一端が接続され
る。この抵抗１７の他端には電源Ｖｃｃが接続され、上
記トランジスタ１３のコレクタ電流をこの電流に対応し
た電圧に変換する電流／電圧変換手段として働く。そし
て、上記抵抗１７の電圧降下によシ得られた電圧を内部
回路に供給する。
ものである。入力端子１１には、抵抗１２を介してＮ
Ｐ Ｎ 型のバイポーラトランジスタ１３のエミッタが
接続される。このトランジスタ１３のベースには、バイ
アス手段として働く第１の電源１４から負電圧−ｖｌが
印加される。上記トランジスタ１３のコレクタには、電
源１５とダイオード１６とから成シ、トランジスタ１３
のコレクタ電位を常に正電圧に設定するためのクランプ
手段が接続されるとともに、抵抗１７の一端が接続され
る。この抵抗１７の他端には電源Ｖｃｃが接続され、上
記トランジスタ１３のコレクタ電流をこの電流に対応し
た電圧に変換する電流／電圧変換手段として働く。そし
て、上記抵抗１７の電圧降下によシ得られた電圧を内部
回路に供給する。
上記入力端子１１には、ＥＣＬ ＩＣＩＢの最終段の
トランジスタ１９のエミッタが接続されるとともに、負
荷抵抗２０の一端が接続される。この抵抗２０の他端に
は、電源２１の負極が接続されて負電圧（−２Ｖ）が印
加され、上記入力端子１１にＥＣＬレベルの信号（−２
ｖ〜−ＩＶ）が供給される。
トランジスタ１９のエミッタが接続されるとともに、負
荷抵抗２０の一端が接続される。この抵抗２０の他端に
は、電源２１の負極が接続されて負電圧（−２Ｖ）が印
加され、上記入力端子１１にＥＣＬレベルの信号（−２
ｖ〜−ＩＶ）が供給される。
（作用）
上記第１図の回路の作用について説明すると、トランジ
スタ１３のベースには電源１４から−ｖ１なる電位が与
えられ、入力端子１１ｔ／ＣはＥＣＬレベルの入力信号
ＩＮが供給される。入力信号ＩＮのレベルが「−ｖｉ−
Ｖ＋＋ｘ１８Ｊ！Ｄ低いと（ＶＢｇ１８はトランジスタ
１３のベース、エミッタ間電圧）、トランジスタ１３は
オン状態となる。従って、電源ＶＣＣから抵抗１７およ
びトランジスタ１３を介して入力端子１１側に電流が流
れる。これによって、トランジスタ１３のコレクタ側出
力端には抵抗１７による電圧降下が生じ、この電位が内
部回路に供給される。
スタ１３のベースには電源１４から−ｖ１なる電位が与
えられ、入力端子１１ｔ／ＣはＥＣＬレベルの入力信号
ＩＮが供給される。入力信号ＩＮのレベルが「−ｖｉ−
Ｖ＋＋ｘ１８Ｊ！Ｄ低いと（ＶＢｇ１８はトランジスタ
１３のベース、エミッタ間電圧）、トランジスタ１３は
オン状態となる。従って、電源ＶＣＣから抵抗１７およ
びトランジスタ１３を介して入力端子１１側に電流が流
れる。これによって、トランジスタ１３のコレクタ側出
力端には抵抗１７による電圧降下が生じ、この電位が内
部回路に供給される。
一方、入力信号ＩＮのレベルが「−ｖｌ−ｖｊ組」より
高いと、トランジスタ１３はカットオフし、入力端子１
１側には電流は流れないので、内部回路には■ｃｃレベ
ルの信号が供給される。従って、ＢＣＬレベルの入力信
号ＩＮは、抵抗１７による電圧変化に変換されて内部回
路に供給される。
高いと、トランジスタ１３はカットオフし、入力端子１
１側には電流は流れないので、内部回路には■ｃｃレベ
ルの信号が供給される。従って、ＢＣＬレベルの入力信
号ＩＮは、抵抗１７による電圧変化に変換されて内部回
路に供給される。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第２図におけるＢＣＬレベルの入力端子１１には
、抵抗１２を介してＮＰＮ型のバイポーラトランジスタ
１３のエミッタが接続される。このトランジスタ１３の
ベースには、ＮＰＮ型のバイポーラトランジスタ２２の
エミッタが接続されるとともに、そのベース、エミッタ
間には抵抗２３が接続される。上記トランジスタ１３の
コレクタには、Ｐチャネル型のＭＯＳ）ランシスタ２４
を介して、電源ＶＤＤを供給する電源ライン２５が接続
され、上記トランジスタ２２のコレクタには上記電源ラ
イン２５が接続される。上記ＭＯ８）ランシスタ２４の
ゲートには、そのドレインが接続されるとともに、一端
が電源ライン２５に接続されたＰチャネル型のＭＯＳ）
ランシスタ２６のゲートが接続される。上記ＭＯ８）ラ
ンシスタｊ ４． 、２６はカレントミラー回路金構成
しておＪ）、ＭＯＳ）ランシスタ２６の他端と接地点間
にはゲートが上記トランジスタ１３のコレクタに接続さ
れたＮチャネル型のＭ０８トランジスタ２７が接続され
る。上記トランジスタＩＳＯコレクタには、ＮＰＮｆｆ
ｉのバイポーラトランジスタ２８のエミッタが接続され
、このトランジスタ２８のコレクタには抵抗２＃を介し
て電源ライン２５が接続される。また、電源ライン２５
と接地点間には抵抗３０〜３２が直列接続され、抵抗６
一 ３０と３１との接続点には上記トランジスタ２８のベー
スが、抵抗３１と３２との接続点には前記トランジスタ
２２０ベースがそれぞれ接続される。
する。第２図におけるＢＣＬレベルの入力端子１１には
、抵抗１２を介してＮＰＮ型のバイポーラトランジスタ
１３のエミッタが接続される。このトランジスタ１３の
ベースには、ＮＰＮ型のバイポーラトランジスタ２２の
エミッタが接続されるとともに、そのベース、エミッタ
間には抵抗２３が接続される。上記トランジスタ１３の
コレクタには、Ｐチャネル型のＭＯＳ）ランシスタ２４
を介して、電源ＶＤＤを供給する電源ライン２５が接続
され、上記トランジスタ２２のコレクタには上記電源ラ
イン２５が接続される。上記ＭＯ８）ランシスタ２４の
ゲートには、そのドレインが接続されるとともに、一端
が電源ライン２５に接続されたＰチャネル型のＭＯＳ）
ランシスタ２６のゲートが接続される。上記ＭＯ８）ラ
ンシスタｊ ４． 、２６はカレントミラー回路金構成
しておＪ）、ＭＯＳ）ランシスタ２６の他端と接地点間
にはゲートが上記トランジスタ１３のコレクタに接続さ
れたＮチャネル型のＭ０８トランジスタ２７が接続され
る。上記トランジスタＩＳＯコレクタには、ＮＰＮｆｆ
ｉのバイポーラトランジスタ２８のエミッタが接続され
、このトランジスタ２８のコレクタには抵抗２＃を介し
て電源ライン２５が接続される。また、電源ライン２５
と接地点間には抵抗３０〜３２が直列接続され、抵抗６
一 ３０と３１との接続点には上記トランジスタ２８のベー
スが、抵抗３１と３２との接続点には前記トランジスタ
２２０ベースがそれぞれ接続される。
上記抵抗３０と３１との接続点と接地点間には、ダイオ
ード３３の７ノード、カソード間が接続される。そして
、前記入力端子１１に供給されたＢＣＬレベルの入力信
号ＩＮを０ＭＯ８レベルに変換し、前記ＭＯＳトランジ
スタ２６と２７との接続点から内部回路に供給するよう
にして成る。
ード３３の７ノード、カソード間が接続される。そして
、前記入力端子１１に供給されたＢＣＬレベルの入力信
号ＩＮを０ＭＯ８レベルに変換し、前記ＭＯＳトランジ
スタ２６と２７との接続点から内部回路に供給するよう
にして成る。
なお、上記トランジスタ２２と抵抗２３が前記第１図に
おける電源１４に対応し、抵抗３０〜３２とダイオード
３３が電源１５に対応している。また、電流／電圧変換
手段として、前記第１図における抵抗１７に代えてＰチ
ャネル形のＭＯＳ）う／ラスタ２４を用いている。さら
に、トランジスタ２８は、トランジスタ１３のコレクタ
電位がいかなる場合でも接地電位よりも低下しないよう
にするためのフラング回路として働き、抵抗２９はその
保護用である。
おける電源１４に対応し、抵抗３０〜３２とダイオード
３３が電源１５に対応している。また、電流／電圧変換
手段として、前記第１図における抵抗１７に代えてＰチ
ャネル形のＭＯＳ）う／ラスタ２４を用いている。さら
に、トランジスタ２８は、トランジスタ１３のコレクタ
電位がいかなる場合でも接地電位よりも低下しないよう
にするためのフラング回路として働き、抵抗２９はその
保護用である。
次に１上記のような構成において動作を説明する。今、
抵抗３１．３２の抵抗値をそれぞれＲ３１゜Ｒ３２、ダ
イオード３３の順方向降下電圧をＶ、３３とすると、ト
ランジスタ２２のベース電位は略５ｘ ＩＮのレベルが Ｒ３１＋Ｒ３２” ”３３−２ｖ”よ
ル低下するとトランジスタ１３がオン状態、この値よシ
上昇するとトランジスタ１３はオフ状態となる。
抵抗３１．３２の抵抗値をそれぞれＲ３１゜Ｒ３２、ダ
イオード３３の順方向降下電圧をＶ、３３とすると、ト
ランジスタ２２のベース電位は略５ｘ ＩＮのレベルが Ｒ３１＋Ｒ３２” ”３３−２ｖ”よ
ル低下するとトランジスタ１３がオン状態、この値よシ
上昇するとトランジスタ１３はオフ状態となる。
トランジスタ１３がオン状態にあるものとする（入力信
号” ＮＺ＞” Ｒ３１＋Ｂ ｓ ｚ ” ｖＦ ３３
２ ｖＢＥ以下）と、ＭＯＳトランジスタ２４のドレイ
ン、ゲート接続点の電位が低下するので、ＭＯＳトラン
ジスタ２６がオン状態、ＭＯＳトランジスタ２７がオフ
状態となり、内部回路にはＶＤＤレベルの信号が供給さ
れる。
号” ＮＺ＞” Ｒ３１＋Ｂ ｓ ｚ ” ｖＦ ３３
２ ｖＢＥ以下）と、ＭＯＳトランジスタ２４のドレイ
ン、ゲート接続点の電位が低下するので、ＭＯＳトラン
ジスタ２６がオン状態、ＭＯＳトランジスタ２７がオフ
状態となり、内部回路にはＶＤＤレベルの信号が供給さ
れる。
Ｊｊ
一方、入力信号ＩＮがＲ３１＋Ｒ３２・Ｖ、３３−２Ｖ
ｎｉｃ以上になると、トランジスタ１３がオフ状態とな
ｊ５、ＭＯＳ）ランシスタ２４のドレイン。
ｎｉｃ以上になると、トランジスタ１３がオフ状態とな
ｊ５、ＭＯＳ）ランシスタ２４のドレイン。
ゲート接続点の電位が上昇するので、ＭＯＳ）ランシス
タ２６がオフ状態、ＭＯＳ）ランシスタ２７がオン状態
となル、内部回路には接地電位が供給される。
タ２６がオフ状態、ＭＯＳ）ランシスタ２７がオン状態
となル、内部回路には接地電位が供給される。
なお、トランジスタ１３のコレクタ側の電位が何らかの
原因で低下した場合、トランジスタ２８がオン状態とな
ｐｌ トランジスタ１３のコレクタ電位が接地電位より
下がるのを防止できる。
原因で低下した場合、トランジスタ２８がオン状態とな
ｐｌ トランジスタ１３のコレクタ電位が接地電位より
下がるのを防止できる。
第３図は、上記第２図の回路をＳＰＩＣｇシュミレーシ
ョンプログラムを用いて変換特性を測定した際のシュミ
レーション結果を示している。図示する如く、入力信号
ＩＮとして−１，７４Ｖ〜−０，９２ＶのＥＣＬレベル
の信号を供給すると、内部回路への出力レベル（内部出
力レベル）としてはＯｖ〜５ｖのＣＭＯＳレベルが得ら
れる。この際の変換時間ＤＩ、Ｄ２はそれぞれ２．２
ｎｓ 、 １．８ Ｒ８であった。
ョンプログラムを用いて変換特性を測定した際のシュミ
レーション結果を示している。図示する如く、入力信号
ＩＮとして−１，７４Ｖ〜−０，９２ＶのＥＣＬレベル
の信号を供給すると、内部回路への出力レベル（内部出
力レベル）としてはＯｖ〜５ｖのＣＭＯＳレベルが得ら
れる。この際の変換時間ＤＩ、Ｄ２はそれぞれ２．２
ｎｓ 、 １．８ Ｒ８であった。
従って、平均で２．ｏ Ｒ５−ｃあり、従来のもの（４
，０〜５．Ｑ ｎｓ ）に比べて高速変換が−Ｊｆ能で
ある。
，０〜５．Ｑ ｎｓ ）に比べて高速変換が−Ｊｆ能で
ある。
このような構成によれば、単一１を源で動作が可能であ
るので、内部回路を高耐圧素子で構成する必要がない。
るので、内部回路を高耐圧素子で構成する必要がない。
従って、ＥＣＬ ＩＣとインターフェイスが可能なバ
イポーラ−ＣＭＯＳロジックＩＣへの適用に最適である
。
イポーラ−ＣＭＯＳロジックＩＣへの適用に最適である
。
以上説明したようにこの発明によれば、単一電源で動作
し、且つＢＣＬレベルの・１６号を０Ｍ０８レベルの信
号に変換して内部回路に供給できる入力回路が得られる
。
し、且つＢＣＬレベルの・１６号を０Ｍ０８レベルの信
号に変換して内部回路に供給できる入力回路が得られる
。
第１図はこの発明による入力回路の概念を説明するため
の図、第２図はこの発明の一実施例に係わる全力回路を
示す図、第３図は上記第２図の回路のシュミレーション
結果を示す図である。 １１・・・入力端子、１２・・・抵抗、１３・・・バイ
ポーラトランジスタ、１４・・・電源（バイアス手段）
、１５・・・ｉｔ源、１６・・・ダイオード、１７・・
・抵抗（電流／！圧圧変千手段。
の図、第２図はこの発明の一実施例に係わる全力回路を
示す図、第３図は上記第２図の回路のシュミレーション
結果を示す図である。 １１・・・入力端子、１２・・・抵抗、１３・・・バイ
ポーラトランジスタ、１４・・・電源（バイアス手段）
、１５・・・ｉｔ源、１６・・・ダイオード、１７・・
・抵抗（電流／！圧圧変千手段。
Claims (1)
- エミッタが抵抗を介して入力端子に接続されるバイポー
ラトランジスタと、このバイポーラトランジスタのコレ
クタ電位が常に正になるように設定するクランプ手段と
、上記バイポーラトランジスタのベースにバイアス電圧
を与えるバイアス手段と、上記バイポーラトランジスタ
のコレクタ電流をこの電流に対応した電圧に変換する電
流／電圧変換手段とを具備し、上記クランプ手段、バイ
アス手段および電流／電圧変換手段はそれぞれ正の単一
電源で作動され、上記入力端子に入力される負電位の信
号を正電位の信号に変換し、上記電流／電圧変換手段か
ら内部回路に供給することを特徴とする入力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072843A JPS62230222A (ja) | 1986-03-31 | 1986-03-31 | 入力回路 |
| US07/028,385 US4798981A (en) | 1986-03-31 | 1987-03-20 | Input circuit |
| DE8787104523T DE3781919T2 (de) | 1986-03-31 | 1987-03-26 | Eingangsschaltung. |
| EP87104523A EP0239939B1 (en) | 1986-03-31 | 1987-03-26 | Input circuit |
| KR1019870003028A KR900004591B1 (ko) | 1986-03-31 | 1987-03-31 | 입력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072843A JPS62230222A (ja) | 1986-03-31 | 1986-03-31 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230222A true JPS62230222A (ja) | 1987-10-08 |
Family
ID=13501075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072843A Pending JPS62230222A (ja) | 1986-03-31 | 1986-03-31 | 入力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4798981A (ja) |
| EP (1) | EP0239939B1 (ja) |
| JP (1) | JPS62230222A (ja) |
| KR (1) | KR900004591B1 (ja) |
| DE (1) | DE3781919T2 (ja) |
Cited By (3)
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| JPH02285714A (ja) * | 1989-04-26 | 1990-11-26 | Toshiba Corp | 半導体集積回路 |
| JPH10293995A (ja) * | 1998-03-30 | 1998-11-04 | Hitachi Ltd | 半導体記憶装置 |
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| JPH06103839B2 (ja) * | 1988-12-28 | 1994-12-14 | 株式会社東芝 | 半導体論理回路 |
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| US4914321A (en) * | 1989-04-10 | 1990-04-03 | Motorola, Inc. | BIMOS level convertor |
| JP2540971B2 (ja) * | 1990-03-13 | 1996-10-09 | 日本電気株式会社 | レベル変換回路 |
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