KR930007127B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 실시예를 나타낸 회로도.
제2도는 제1도에 도시된 바이어스회로의 일례를 나타낸 회로도.
제3도는 본 발명에 따른 출력회로의 출력레벨 온도의존특성의 일례를 나타낸 특성도.
제4도는 종래의 입력회로를 나타낸 회로도.
제5도는 종래의 출력회로를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : CMOS 레벨 동작칩 24,26 : ECL 레벨 동작칩
43 : 바이어스회로
59 : 밴드갭 리퍼런스회로(band-gap reference 回路)
60 : 부귀환증폭기
[산업상의 이용분야]
본 발명은 CMOS 레벨에서 동작하는 반도체 집적회로에 외부 ECL 레벨의 신호를 입출력시킬 수 있는 반도체 집적회로에 관한 것으로, 특히 다른 레벨의 신호를 받아서 처리하는 입력회로 및 출력회로를 갖춘 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제4도는 종래의 CMOS 레벨(0∼5V)에서 동작하는 LSI에 있어서, 외부 ECL 레벨(-0.8∼-1.7V)의 신호를 받아들일 경우의 입력회로를 나타낸 것으로, 즉 입력(1)의 ECL 레벨이 하이(high)일때는 차동쌍의 바이폴라 트랜지스터(2)가 온(ON)되어 저항(3)에는 전류가 흐르지 않고, 바이폴라 트랜지스터(4)의 에미터 전위는 하이가 되어 출력단자(5)의 출력은 CMOS 레벨의 하이로 된다.
반대로 입력(1)의 ECL 레벨이 로우(Low)일때는 차동쌍의 바이폴라 트랜지스터(6)가 온되어 저항(3)에 전류가 흐르게 됨에 따라 바이폴라 트랜지스터(4)의 에미터전위는 로우가 되어 출력단자(5)의 출력은 CMOS 레벨의 로우로 된다. 한편, 단자(7)에는 5V, 단자(8)에는 -5.2V가 인가된다.
제5도는 종래의 CMOS 레벨에서 동작하는 LSI에 있어서, ECL 레벨의 신호를 출력하는 출력회로를 나타낸 것으로, 즉 단자(11)의 CMOS 레벨의 신호는 바이폴라 트랜지스터(12,13,14)의 베이스·에미터간 전압(0.7V×3)만큼 낮아져 출력(15)의 ECL 레벨이 얻어진다. 한편, 단자(16)에는 5V가 인가된다.
제4도에 도시한 입력회로에서는 CMOS 레벨에서 동작하는 LSI 내부에도 ECL 의 부(-)전원(-5.2V)이 필요하게 되고, 또 차동쌍의 바이폴라 트랜지스터(6)의 콜렉터·에미터간에는 최대 약 10V의 전압이 걸려 소자를 고속화, 미세화시키는데 상당한 내압이 요구되는 문제점이 있다.
또한, 제5도에 나타낸 바와 같은 출력회로에서는 부(-)전원이 필요하지 않지만, 출력단자로 출력되는 ECL 레벨이 온도의존성을 갖기 때문에 온도보장이 된 ECL100K 시리즈와의 접속에 있어서 문제가 발생한다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, CMOS 레벨에서 동작하는 반도체 집적회로에 외부 ECL 레벨의 신호를 내부의 ECL용 부(-)전원 없이도 입력시킬 수 있고, 더욱이 입출력레벨도 온도보장된 입력회로 및 출력회로를 갖춘 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 밴드갭 리퍼런스회로(Band-gap reference 回路)와 부귀한증폭기에 의해 4VF-Vi로 되는 4배의 VF의 온도의존성(여기서, VF는 바이폴라 트랜지스터의 베이스·에미터간 전압, Vi는 밴드갭 리퍼런스회로에 의해 발생되는 온도의존성이 없는 전위)를 갖는 전위를 발생시켜 이 전위보다 4배의 VF만큼 낮아진 전위(-Vi)를 ECL 레벨의 하이상태출력으로 하고, 또한 상기 밴드갭 리퍼런스회로에 의해 발생되는 정전류(I)에 의한 저항(R)에서의 전압강하분(R·I)만큼 낮아진 전위(-Vi-R·I)를 ECL 레벨의 로우상태출력으로 하며, 정전류원(I)을 내부로직신호에 의해 스위칭시킨 것을 특징으로 하는 출력회로를 갖춘 반도체 집적회로 및 상기 저항에서의 전압강하분을 1/2·R·I로 한 전위(-Vi-1/2·R·I)를 입력 임계치전위로 하여 외부 ECL 신호를 내부 CMOS 레벨로직으로 전달할 수 있는 입력회로를 갖춘 반도체 집적회로를 그 특징으로 한다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예를 나타낸 것으로, CMOS 레벨 동작칩(21)에 있어서 전원단자(VDD)에는 +5V의 전원(22)이 접속되고, 단자(GND)는 접지된다. 또한, 상기 CMOS 레벨 동작칩(21)의 ECL 레벨 출력단(25)에는 ECL 레벨 동작칩(26)이 접속되는바, 상기 ECL 레벨 동작칩(24,26)은 각각 전원단자(VEE)가 -5.2V의 전원(27)에 접속되고, 단자(GND)는 접지된다. 또, 상기 CMOS 레벨 동작칩(21)의 ECL 레벨 입력단(23) 및 ECL 레벨 출력단(25)은 각각 50Ω의 저항(28,29)을 매개로 -2V의 전원(30)에 접속된다.
다음에, 상기 CMOS 레벨 동작칩(21)의 입력회로 및 출력회로에 대해 설명한다. 즉, 상기 ECL 레벨 입력단(23)은 저항(31)을 매개로 바이폴라 트랜지스터(32)의 에미터에 접속되고, 이 트랜지스터(32)의 에미터는 저항(33)을 매개로 바이폴라 트랜지스터(36)의 에미터에 접속된다.
또, 상기 트랜지스터(32)의 콜렉터는 CMOS 레벨 내부로직의 입력단에 접속됨과 동시에 저항(37)을 매개로 단자(VDD)에 접속된다. 상기 트랜지스터(34)의 콜렉터는 저항(38)을 매개로 단자(VDD)에 접속되고, 또 상기 트랜지스터(36)의 콜렉터는 저항(39)을 매개로 단자(VDD)에 접속된다. 또한, 상기 트랜지스터(36)의 베이스는 바이폴라 트랜지스터(40)의 콜렉터에 접속됨과 동시에 저항값이 R/2인 저항(41)을 매개로 바이폴라 트랜지스터(42)의 에미터에 접속되며, 이 트랜지스터(42)의 콜렉터는 단자(VDD)에 접속되면서 베이스는 바이어스회로(43)의 제2출력단자에 접속된다. 상기 트랜지스터(40)는 에미터가 MOS 트랜지스터(44)를 매개로 접지되면서 베이스가 바이어스회로(43)의 제1출력단자에 접속되며, 상기 트랜지스터(44)의 게이트 및 바이어스회로(43)는 단자(VDD)에 접속된다.
또한, 상기 ECL 레벨 출력단(25)은 바이폴라 트랜지스터(45)의 에미터에 접속되고, 이 트랜지스터(45)의 에미터는 저항(46)을 매개로 바이폴라 트랜지스터(47)의 에미터에 접속됨과 동시에 저항(48)을 매개로 바이폴라 트랜지스터(49)의 에미터에 접속된다. 상기 트랜지스터(45)의 콜렉터는 접지되고, 상기 트랜지스터(47)의 콜렉터는 저항(50)을 매개로 단자(VDD)에 접속되며, 또한 상기 트랜지스터(49)의 콜렉터는 저항(51)을 매개로 단자(VDD)에 접속된다. 또, 상기 트랜지스터(49)의 베이스는 바이폴라 트랜지스터(52)의 콜렉터에 접속됨과 동시에 저항값이 R인 저항(53)을 매개로 바이폴라 트랜지스터(54)의 에미터에 접속되며, 이 트랜지스터(54)의 콜렉터는 단자(VDD)에 접속되면서 베이스는 바이어스회로(43)의 제2출력단자에 접속된다. 상기 트랜지스터(52)는 에미터가 MOS 트랜지스터(55)를 매개로 접지됨과 동시에 다이오드(56)를 매개로 접지되고, 베이스가 바이어스회로(43)의 제1출력단자에 접속되며, 또한 상기 트랜지스터(52)의 에미터는 저항(57) 및 MOS 트랜지스터(58)를 매개로 단자(VDD)에 접속된다. 상기 MOS 트랜지스터(55 및 58)의 게이트는 CMOS 레벨 내부로직의 출력단에 접속된다.
제2도는 상기 바이어스회로(43)를 나타낸 것으로, 밴드갭 리퍼런스회로(59)에 의해 온도의존성이 없는 고정전위(Vi 및 Vc)를 발생시키는데, 이 Vi는 저항(61)을 매개로 부귀환증폭기(60)의 반전입력에 가해지고, 비반전입력에는 다이오드(62,63)의 2VF(VF×2)의 전위가 가해져서 부귀환증폭기(60)의 제2출력단자에서 4VF-Vi의 전위가 얻어진다. 한편, 부귀환증폭기(60)의 제1출력단자에는 Vc의 전위가 얻어진다. 여기서, 부귀환증폭기(60)의 출력단과 반전입력단사이에 접속된 저항(64)의 저항(61)과 같은 저항값으로 설정된다. 그리고, 부귀환증폭기(60)의 비반전 입력단은 저항(65)을 매개로 단자(VDD)에 접속된다.
즉, 제1도의 입력회로에서는 ECL 레벨 동작칩(24)으로부터의 ECL 레벨신호가 저항(31)을 매개로 바이폴라 트랜지스터(32)의 에미터에 인가되는데, 이 바이폴라 트랜지스터(32)의 에미터는 바이어스회로(43)의 제2출력인 4VF-Vi에서 바이폴라 트랜지스터(32,34,36,42)의 전위 4VF와 저항(41)에서의 전압강하분인 R/2·I만큼 낮아진 전위인 -Vi-R/2·I로 고정된다. 이 전위를 ECL 레벨신호 -0.95V∼-1.72V의 정확히 중간값인 -1.32V로 설정함으로써 ECL 레벨신호의 하이/로우에 의해 바이폴라 트랜지스터(32)가 온/오프되고, 저항(37)에 흐르는 전류가 온/오프됨에 따라 내부로직에 CMOS 레벨의 신호를 전달할 수 있게 된다.
또한, 제1도의 출력회로에서는 내부로직의 CMOS 레벨신호에 의해 바이폴라 트랜지스터(52)가 온/오프되어 저항(53)에 흐르는 정전류(I)가 온/오프된다. 이에 의해 출력단(25)에는 바이어스회로(43)의 제2출력인 4VF-Vi에서 바이폴라 트랜지스터(45,47,49,54)의 전위인 4VF만큼 낮아진 -Vi가 하이상태가 되고, 또한 저항(53)에서의 전압강하분인 R·I만큼 내려간 전위 -Vi-R·I가 로우상태가 되어 출력된다.
여기서, 제2도의 밴드갭 리퍼런스회로(59)의 2개의 고정전위인 Vi와 Vc를 각각 Vi는 ECL 레벨신호의 하이상태인 -0.95V로 설정되고, 또 Vc는 ECL 레벨신호의 진폭을 만드는 정전류(I)를 흐르게 하는 전위로 설정하면, 출력단(25)에는 -0.95V∼-1.72V의 ECL 레벨신호를 출력시킬 수 있다.
이상과 같이 본 발명에 의하면, CMOS 레벨에서 동작하는 LSI에 있어서 ECL용의 부(-)전원을 CMOS 레벨 동작칩(21)의 내부에 설치하지 않고도 ECL 레벨의 입출력이 가능하게 된다.
한편, 제3도에 출력회로의 출력레벨의 온도의존성을 시뮬레이션한 것을 도시하였는바, 출력이 하이인 상태에서의 -20℃∼125℃의 온도의존은
Figure kpo00001
VOH=6mV, 또 출력이 로우인 상태에서의 온도의존은
Figure kpo00002
VOH=8mV로 극히 작아 출력 ECL 레벨에 온도보증이 되어 있는 것을 알 수 있다. 또한, 입력회로의 임계치 전위의 온도의존도 60mV로 작아 온도보증이 된 ECL100K 시리즈와의 접속도 가능하다.
또한, 상기 실시예에서 설명한 바이어스회로는 입력회로와 출력회로에 공통된 것으로서 복수개의 입출력 회로에 바이어스를 공급하기 때문에 종래에 비해서 회로규모가 그다지 크게 되지는 않는다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, CMOS 레벨에서 동작하는 반도체 집적회로의 외부 ECL 레벨의 신호를 내부에 ECL용의 부전원을 설치하지 않고도 입출력시킬 수 있으며, 또한 입출력레벨이 온도보증된 입력회로 및 출력회로를 갖춘 반도체 집적회로를 제공할 수 있게 된다.

Claims (2)

  1. 바이폴라 트랜지스터의 베이스·에미터간 전압의 4배의 전압으로부터 제1고정전위(Vi)를 뺀 전위를 제1출력(4VF-Vi)으로 하면서 제2고정전위를 제2출력(Vc)으로 하는 바이어스회로(43)를 갖추고, 제1바이폴라 트랜지스터(42)의 베이스가 상기 바이어스회로(43)의 제2출력(4VF-Vi)에 접속되면서 콜렉터가 제1전원단자(VDD)에 접속되고, 상기 제1바이폴라 트랜지스터(42)의 에미터가 제1저항(41)을 매개로 제2바이폴라 트랜지스터(36)의 베이스에 접속됨과 더불어 상기 바이어스회로(43)의 제1출력(4VF-Vi)에 의해 만들어지는 정전류원(I)에 접속되며, 상기 제2바이폴라 트랜지스터(36)의 에미터가 제3바이폴라 트랜지스터(34)의 베이스에 접속되고, 이 제3바이폴라 트랜지스터(34)의 에미터가 제4바이폴라 트랜지스터(32)의 베이스에 접속되며, 이 제4바이폴라 트랜지스터(32)의 에미터가 상기 제2바이폴라 트랜지스터(36)의 에미터 및 제3바이폴라 트랜지스터(34)의 에미터에 각각 제2저항(35) 및 제3저항(33)을 매개로 접속되고, 상기 제4바이폴라 트랜지스터(32)의 에미터로 부터 제4저항(31)을 매개한 점을 입력단자로 하며, 이 제4바이폴라 트랜지스터(32)의 콜렉터가 저항(37)을 매개로 제1전원단자(VDD)에 접속되고, 상기 제4바이폴라 트랜지스터(32)의 콜렉터를 내부로직에 대한 출력단으로 하는 입력회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 바이폴라 트랜지스터의 베이스·에미터간 전압의 4배의 전압으로부터 제1고정전위(Vi)를 뺀 전위를 제1출력(4VF-Vi)으로 하면서 제2고정전위를 제2출력(Vc)으로 하는 바이어스회로(43)를 갖추고, 제1바이폴라 트랜지스터(54)의 베이스가 상기 바이어스회로(43)의 제2출력(4VF-Vi)에 접속되면서 콜렉터가 제1전원단자(VDD)에 접속되고, 상기 제1바이폴라 트랜지스터(54)의 에미터가 제1저항(53)을 매개로 제2바이폴라 트랜지스터(49)의 베이스에 접속됨과 더불어 상기 바이어스회로(43)의 제1출력(4VF-Vi)에 의해 만들어지면서 내부로직 신호에 의해 스위칭되는 정전류원(I)에 접속되며, 상기 제2바이폴라 트랜지스터(49)의 에미터가 제3바이폴라 트랜지스터(47)의 베이스에 접속되고, 이 제3바이폴라 트랜지스터(47)의 에미터가 제4바이폴라 트랜지스터(45)의 베이스에 접속되며, 이 제4바이폴라 트랜지스터(45)의 에미터에 상기 제2바이폴라 트랜지스터(49)의 에미터 및 제3바이폴라 트랜지스터(47)의 에미터로부터 각각 제2저항(48) 및 제3저항(46)을 매개로 접속된 점이 출력단자로 되는 출력회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
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