JPS585029A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS585029A JPS585029A JP56102875A JP10287581A JPS585029A JP S585029 A JPS585029 A JP S585029A JP 56102875 A JP56102875 A JP 56102875A JP 10287581 A JP10287581 A JP 10287581A JP S585029 A JPS585029 A JP S585029A
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- potential
- vdd
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はICメモリ装置等から出力される信号レベルを
これと異なる任意の電圧レベルに変換するレベル変換回
路に関する4のである。
これと異なる任意の電圧レベルに変換するレベル変換回
路に関する4のである。
ンダム・アクセス・メモリ(以下RAMと云う)等の回
路内部のMO8動作ジベル、例えばアース電位(Vit
m)tOVとし、je7−ス電位V露露より5v高い電
圧VCC間を論理振幅として動作するTTLレベル(ト
ランジスタ・トランジスタ・pシックレベル)をECL
(エミッタ・カップルド・ロジック)レベル、例えばア
ニス電位(Vcc)をOvとし、かつこれよシー五2■
低い電圧Vll1間を論理振幅とする電圧レベルに変換
する場合は、TTLCMO8)−ECL=yyパーpt
用−”csv、。
路内部のMO8動作ジベル、例えばアース電位(Vit
m)tOVとし、je7−ス電位V露露より5v高い電
圧VCC間を論理振幅として動作するTTLレベル(ト
ランジスタ・トランジスタ・pシックレベル)をECL
(エミッタ・カップルド・ロジック)レベル、例えばア
ニス電位(Vcc)をOvとし、かつこれよシー五2■
低い電圧Vll1間を論理振幅とする電圧レベルに変換
する場合は、TTLCMO8)−ECL=yyパーpt
用−”csv、。
v、 −5,2Vの電圧を発生させることで行うように
している。
している。
しかし、かかる方式は3つの電源が必要であるため、集
積度に影響する。
積度に影響する。
そこで、本発明は上記点に鑑みなされ友もので、その目
的とするとζろは2電源を利用してこれを論理振幅とし
て動作するMo8レベルを倫oJ!hる電圧レベルに変
換し、該変換手段を直結するととで必要とするレベルの
電圧を取出し得るようにしたレベル変換回路を提供する
にある。
的とするとζろは2電源を利用してこれを論理振幅とし
て動作するMo8レベルを倫oJ!hる電圧レベルに変
換し、該変換手段を直結するととで必要とするレベルの
電圧を取出し得るようにしたレベル変換回路を提供する
にある。
即ち、本発明は同一〇IC基板上KMO8)2ンジスタ
とバイポーラトランジスタによシレペル変換回路を形成
し、Mo8)ランジスタによって得られる回路内部のM
o8レベルをバイポーラトランジスタによって任意の電
圧レベルに変換できるようKしえものである。
とバイポーラトランジスタによシレペル変換回路を形成
し、Mo8)ランジスタによって得られる回路内部のM
o8レベルをバイポーラトランジスタによって任意の電
圧レベルに変換できるようKしえものである。
以下、本発明の具体的実施例を図画についてlI!明す
る。
る。
第1図は本発明にかかるレベル変換回路の一例を示すも
ので、Qlはデプリーシヲy形のVORト5ンジスタ、
Qxはエンハンスメント形のM08トランジスタで多り
、皺M08トランジスタQl、Qtは論理ゲートを構成
するもので、電l1vDDとアース電源VCC聞に直列
に接続され、その各ゲートは入力端子T1.?。
ので、Qlはデプリーシヲy形のVORト5ンジスタ、
Qxはエンハンスメント形のM08トランジスタで多り
、皺M08トランジスタQl、Qtは論理ゲートを構成
するもので、電l1vDDとアース電源VCC聞に直列
に接続され、その各ゲートは入力端子T1.?。
にそれぞれ接続されているとともに、入力端子T1.T
、には電源VDD(例えばsv)とアース電源Vitm
(例えばOv)間を論理振幅として動作する互に逆相O
論理信号が入力されるようになっている。tた、前記M
O8)ランジスタQ1のソースとMo8)?ンジスタQ
、のドレインとの接続点ムと電源VDI)関にはレベル
ダウン用のバイボーラトッンジ2りQsO工Zツタ・コ
レクタ間が接続され、かつ該バイポーラトランジスタQ
3のペース社前記M08トランジスタQ、のゲート端子
丁寓に接続されている。さらKまた、前記接続点ムには
レベルダクン用バイポーラトランジスタQ4のべ−X−
111接続され、該パイボー2ト2/ジスタQ40コレ
クタ社前記電源V塾DK、かつそOエミッタは出力端子
TsKそれぞれ接続されているとともに1出力端子T、
にはECL等を等価的に表わした模擬負荷RLが接続さ
れている。T4#Li模擬負荷RL・の外部電源端子で
、鋏電源端子T4には模擬負荷RLに対応して任意の電
位が供給されるようKなっている。
、には電源VDD(例えばsv)とアース電源Vitm
(例えばOv)間を論理振幅として動作する互に逆相O
論理信号が入力されるようになっている。tた、前記M
O8)ランジスタQ1のソースとMo8)?ンジスタQ
、のドレインとの接続点ムと電源VDI)関にはレベル
ダウン用のバイボーラトッンジ2りQsO工Zツタ・コ
レクタ間が接続され、かつ該バイポーラトランジスタQ
3のペース社前記M08トランジスタQ、のゲート端子
丁寓に接続されている。さらKまた、前記接続点ムには
レベルダクン用バイポーラトランジスタQ4のべ−X−
111接続され、該パイボー2ト2/ジスタQ40コレ
クタ社前記電源V塾DK、かつそOエミッタは出力端子
TsKそれぞれ接続されているとともに1出力端子T、
にはECL等を等価的に表わした模擬負荷RLが接続さ
れている。T4#Li模擬負荷RL・の外部電源端子で
、鋏電源端子T4には模擬負荷RLに対応して任意の電
位が供給されるようKなっている。
なお、上記MOB)ランジスタQle Qlおよびバ
イポーラトランジスタQ3.Q4はRム麗等を構成する
同一のIC基板上に一体に形成されるものである。
− 上記構成の回路において、今入力端子〒1がH(VDD
電位)、入力端子T、がL (Vl冨電位)であると
すると、MOSトランジスタQ10ゲートはVDD電位
となるため、該M08)ランジスタQ□はオンし、かつ
入力端子りq、およびバイポーラトランジスタQaaカ
ットオフしている。これに伴い接続点Aの電位はvDD
となシ、かつバイボー2トランジスタQ4がオンされる
結果、出力端子Tsの電圧レベルハ、バイポーラトラン
ジスタQaのベース・エミッタ間電圧VBNだけ接続点
ムの電位から電圧降下した値VDD−VB冨となる。即
ちバイボー2トランジスタQ4がオ/シ、かつ外部端子
T4の電位を所定の値にして模擬負荷RLに電流を流が
せば、出力端子には必要とする電圧レベル、例えばEC
Lに必11& Hレベル電圧が取出されることになる。
イポーラトランジスタQ3.Q4はRム麗等を構成する
同一のIC基板上に一体に形成されるものである。
− 上記構成の回路において、今入力端子〒1がH(VDD
電位)、入力端子T、がL (Vl冨電位)であると
すると、MOSトランジスタQ10ゲートはVDD電位
となるため、該M08)ランジスタQ□はオンし、かつ
入力端子りq、およびバイポーラトランジスタQaaカ
ットオフしている。これに伴い接続点Aの電位はvDD
となシ、かつバイボー2トランジスタQ4がオンされる
結果、出力端子Tsの電圧レベルハ、バイポーラトラン
ジスタQaのベース・エミッタ間電圧VBNだけ接続点
ムの電位から電圧降下した値VDD−VB冨となる。即
ちバイボー2トランジスタQ4がオ/シ、かつ外部端子
T4の電位を所定の値にして模擬負荷RLに電流を流が
せば、出力端子には必要とする電圧レベル、例えばEC
Lに必11& Hレベル電圧が取出されることになる。
次ニ入力4i子T 1 カL (Vis K=OVO
電位)、入力端子T、がH(VCC=5Vの電位)とな
った場合は、Mo5s?ンジスタQ1はカットオフとな
り、かつMQS)ランジスタQ、およびバイポーラトラ
ンジスタQ3がオンされsQ2がオンすることによって
Q3からQ黛へ電流が流れ、A点の電位はT、の電位か
らQsoVmic分だけ電圧降下した電位となシ、トラ
ンジスタQ4がオンすることによって、そのエミッタに
接続された端子T、の電位は、バイポーラトランジスタ
Q3のベース・エミッタ間の電圧VB1tとバイポーラ
トラン2スタQ4のベースエミツ!間の電圧v扉冨とを
加え九4のに相幽する電圧降下分2V、、をVDDから
差引いたVDD−2V藤冨となり、これが例えばECL
K必要な L レベルの電圧となる。
電位)、入力端子T、がH(VCC=5Vの電位)とな
った場合は、Mo5s?ンジスタQ1はカットオフとな
り、かつMQS)ランジスタQ、およびバイポーラトラ
ンジスタQ3がオンされsQ2がオンすることによって
Q3からQ黛へ電流が流れ、A点の電位はT、の電位か
らQsoVmic分だけ電圧降下した電位となシ、トラ
ンジスタQ4がオンすることによって、そのエミッタに
接続された端子T、の電位は、バイポーラトランジスタ
Q3のベース・エミッタ間の電圧VB1tとバイポーラ
トラン2スタQ4のベースエミツ!間の電圧v扉冨とを
加え九4のに相幽する電圧降下分2V、、をVDDから
差引いたVDD−2V藤冨となり、これが例えばECL
K必要な L レベルの電圧となる。
82図は本発明におけるレベル変換回路の他の実施例を
示すものである。同図において、論理ゲート用のトラン
ジスタQ1をPチャンネyのMO8)ッ/ジスタに、)
ランジスタQ1を鴬テヤンネ#M08)ランジスタとし
てC−MOSインバータを構成し、さらに該C−MOS
インバータの入力端T、にはC−MOSインバータから
なる反転回路INVの出力が接続されており、そして反
転回路INVの入力端子T。
示すものである。同図において、論理ゲート用のトラン
ジスタQ1をPチャンネyのMO8)ッ/ジスタに、)
ランジスタQ1を鴬テヤンネ#M08)ランジスタとし
てC−MOSインバータを構成し、さらに該C−MOS
インバータの入力端T、にはC−MOSインバータから
なる反転回路INVの出力が接続されており、そして反
転回路INVの入力端子T。
には第1図に対応したH (VDDの電位)。
L (V冨冨の電位)の論理信号が加えられるPチャ
ンネルMO8)う/ジスタQ1がオンし、鴨チャンネル
MO8)ランジスタQ1およびバイポーラトランジスタ
Qsがカットオフされるため、接続点Aの電位はVDD
となり、これに伴いペースバイアスに応じ九バイポーラ
トランジスタQ4のオン動作で第1図の場合と同様に出
力端子T ’sの電圧レベルは、バイポーラトランジス
タQaのペース・エミッタ電圧V、、だけ電圧降下した
VDD−VIINとなる。tた、入力端子T、がL と
なった場合は、反転回路INVの出力はH1即ち入力端
子T、の入力がHとなるため、Pチャンネルmosトラ
ンジスタQ1はカットオフ、弊チャンネルMOSトラン
ジスタQ、およびバイポーラトランジスタQ3がオンと
なり、かつバイポーラトランジスタq4もそのペースK
かかるバイアスに応じてオンとなる丸め、第1図の場合
と同様に出力端子TsにはバイポーラトランジスタQs
およびQ4のペース・エミッタ電圧vl露を差引いたレ
ベルの電圧V o n −2V m冨が取出されること
になる。
ンネルMO8)う/ジスタQ1がオンし、鴨チャンネル
MO8)ランジスタQ1およびバイポーラトランジスタ
Qsがカットオフされるため、接続点Aの電位はVDD
となり、これに伴いペースバイアスに応じ九バイポーラ
トランジスタQ4のオン動作で第1図の場合と同様に出
力端子T ’sの電圧レベルは、バイポーラトランジス
タQaのペース・エミッタ電圧V、、だけ電圧降下した
VDD−VIINとなる。tた、入力端子T、がL と
なった場合は、反転回路INVの出力はH1即ち入力端
子T、の入力がHとなるため、Pチャンネルmosトラ
ンジスタQ1はカットオフ、弊チャンネルMOSトラン
ジスタQ、およびバイポーラトランジスタQ3がオンと
なり、かつバイポーラトランジスタq4もそのペースK
かかるバイアスに応じてオンとなる丸め、第1図の場合
と同様に出力端子TsにはバイポーラトランジスタQs
およびQ4のペース・エミッタ電圧vl露を差引いたレ
ベルの電圧V o n −2V m冨が取出されること
になる。
以上のように本発明によれば、同一のIC基板上にMO
8)う/ジスタとバイボー2トランジスタとによpレベ
ル変換回路を形成し、MOSトランジスタによって得ら
れる回路内部のMO8レベルをバイポーラトランジスタ
によって任意の電圧レベルに変換できるようにしたもの
であるから、例えばRAMの外部に出力されるTTLレ
ベルt−ECLレベルに変換する場合、そのレベル変換
が容易となり、かつ従来のようにTTL−ECLコンバ
ータがなくともECL等の論理回路をRAM等に直結で
きるほか、IC化に対する集積度も向上できる利点があ
る。
8)う/ジスタとバイボー2トランジスタとによpレベ
ル変換回路を形成し、MOSトランジスタによって得ら
れる回路内部のMO8レベルをバイポーラトランジスタ
によって任意の電圧レベルに変換できるようにしたもの
であるから、例えばRAMの外部に出力されるTTLレ
ベルt−ECLレベルに変換する場合、そのレベル変換
が容易となり、かつ従来のようにTTL−ECLコンバ
ータがなくともECL等の論理回路をRAM等に直結で
きるほか、IC化に対する集積度も向上できる利点があ
る。
第1図は本発明にかかるレベル変換回路の一例を示す回
路図、第2図は本発明の他の実施例を示す回路図である
。 Q1、Q2・・・M0Sトランジスタ、Q3、Q4・・
・バイポーラトランジスタ、T1、T2・・・入力端子
、T3・・・出力端子。 特許出願人 富士通株式会社 第1図 第2図 DD
路図、第2図は本発明の他の実施例を示す回路図である
。 Q1、Q2・・・M0Sトランジスタ、Q3、Q4・・
・バイポーラトランジスタ、T1、T2・・・入力端子
、T3・・・出力端子。 特許出願人 富士通株式会社 第1図 第2図 DD
Claims (3)
- (1)駆動用及び負荷用MOSトランジスタを電源とア
ース間に直列に接続され、入力にMOSレベルの論理信
号が導入される論理ゲートと、この論理ゲートの負荷用
MOSトランジスタに並列に接続され、かつ前記論理信
号をペース入力にするレベルダウン用のバイポーラトラ
ンジスタと、前記論理ゲートの出力端に覆われる電位を
ペース入力とする他のレベルダウン用のバイポーラトラ
ンジスタとからなるレベル変換回路。 - (2)前記論理ゲートがデイプリータ曹ンMO8負荷形
であることを特徴とする特許請求O範囲第1項記載のレ
ベル変換回路。 - (3)前記論理ゲートがC−MOSインバータから構成
されていることを特徴とする特許請求の範囲第1項記載
のレベル変換回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56102875A JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
US06/392,750 US4538076A (en) | 1981-06-30 | 1982-06-28 | Level converter circuit |
DE8282303392T DE3273172D1 (en) | 1981-06-30 | 1982-06-29 | A level converter circuit |
EP82303392A EP0068883B1 (en) | 1981-06-30 | 1982-06-29 | A level converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56102875A JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS585029A true JPS585029A (ja) | 1983-01-12 |
JPH0220017B2 JPH0220017B2 (ja) | 1990-05-07 |
Family
ID=14339063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56102875A Granted JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4538076A (ja) |
EP (1) | EP0068883B1 (ja) |
JP (1) | JPS585029A (ja) |
DE (1) | DE3273172D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
US4829200A (en) * | 1987-10-13 | 1989-05-09 | Delco Electronics Corporation | Logic circuits utilizing a composite junction transistor-MOSFET device |
JPH01117417A (ja) * | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | レベル変換回路 |
JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
US4866308A (en) * | 1988-04-11 | 1989-09-12 | International Business Machines Corporation | CMOS to GPI interface circuit |
US4890019A (en) * | 1988-09-20 | 1989-12-26 | Digital Equipment Corporation | Bilingual CMOS to ECL output buffer |
FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
US5247207A (en) * | 1989-12-20 | 1993-09-21 | National Semiconductor Corporation | Signal bus line driver circuit |
US5045734A (en) * | 1990-06-08 | 1991-09-03 | Sundstrand Corporation | High power switch |
US5153465A (en) * | 1991-08-06 | 1992-10-06 | National Semiconductor Corporation | Differential, high-speed, low power ECL-to-CMOS translator |
JP2778862B2 (ja) * | 1991-10-14 | 1998-07-23 | 三菱電機株式会社 | トランジスタ回路 |
DE102021103807A1 (de) * | 2021-02-18 | 2022-08-18 | Endress+Hauser SE+Co. KG | Pegelwandler |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2000401C3 (de) * | 1970-01-07 | 1974-01-03 | Siemens Ag, 1000 Berlin U. 8000 Muenchen | Schaltungsanordnung zur Umsetzung von Signalspannungen aus Schaltkreisen mit in der Sättigung betriebenen Transistoren in solche für Schaltkreise, in denen die Sättigung vermieden ist |
US3684897A (en) * | 1970-08-19 | 1972-08-15 | Cogar Corp | Dynamic mos memory array timing system |
US3959666A (en) * | 1974-07-01 | 1976-05-25 | Honeywell Information Systems, Inc. | Logic level translator |
DE2610122C3 (de) * | 1976-03-11 | 1978-11-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Dreipolige Halbleiteranordnung |
US4128775A (en) * | 1977-06-22 | 1978-12-05 | National Semiconductor Corporation | Voltage translator for interfacing TTL and CMOS circuits |
-
1981
- 1981-06-30 JP JP56102875A patent/JPS585029A/ja active Granted
-
1982
- 1982-06-28 US US06/392,750 patent/US4538076A/en not_active Expired - Fee Related
- 1982-06-29 DE DE8282303392T patent/DE3273172D1/de not_active Expired
- 1982-06-29 EP EP82303392A patent/EP0068883B1/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
JPH0573292B2 (ja) * | 1986-03-31 | 1993-10-14 | Tokyo Shibaura Electric Co |
Also Published As
Publication number | Publication date |
---|---|
JPH0220017B2 (ja) | 1990-05-07 |
EP0068883A3 (en) | 1983-08-10 |
EP0068883B1 (en) | 1986-09-10 |
EP0068883A2 (en) | 1983-01-05 |
DE3273172D1 (en) | 1986-10-16 |
US4538076A (en) | 1985-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS585029A (ja) | レベル変換回路 | |
EP0231062A1 (en) | Level conversion circuit | |
US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
JPH03283713A (ja) | 出力回路 | |
US4461964A (en) | Voltage comparator using CMOS transistors | |
JPH0716158B2 (ja) | 出力回路およびそれを用いた論理回路 | |
JPS63501468A (ja) | Cmos対eclインタフエ−ス回路 | |
US5122692A (en) | High speed level conversion circuit including a switch circuit | |
JP3082336B2 (ja) | Ecl−cmosレベル変換回路 | |
JP2001127615A (ja) | 分割レベル論理回路 | |
US4704544A (en) | Complementary current mirror logic | |
US4435656A (en) | Phase inverter circuit | |
JPH06343025A (ja) | シュミット・トリガ回路 | |
JPH066623Y2 (ja) | シユミツト回路 | |
JPS60152117A (ja) | シユミツト回路 | |
JP2745697B2 (ja) | 半導体集積回路 | |
KR910001147Y1 (ko) | 레벨 변환 회로 | |
JP2546398B2 (ja) | レベル変換回路 | |
JP2696881B2 (ja) | 矩形化回路 | |
JPS6243367B2 (ja) | ||
JPH09270693A (ja) | レベル変換回路 | |
JP2712432B2 (ja) | 多数決論理回路 | |
JPH0731626Y2 (ja) | 初期状態設定装置 | |
JPH07109980B2 (ja) | 半導体集積回路 | |
JPH06101534B2 (ja) | 半導体集積回路の内部電源電圧発生回路 |