JP2585599B2 - 出力インタ−フエ−ス回路 - Google Patents
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSレベルの信号をECLレベルの信号に変換
する出力インターフエース回路に係る。
する出力インターフエース回路に係る。
従来、CMOSレベルの信号をECLレベルの信号に変換す
る出力インターフエース回路としては、アイ・エス・エ
ス・シー・シー1982,ダイジエスト・オブ・テクニカル
・ペーペーズ第248頁から第249頁（ISSCC'82 Digest of
Technical Papers,pp248−249）において、ハドソン及
びスミス述べている。
る出力インターフエース回路としては、アイ・エス・エ
ス・シー・シー1982,ダイジエスト・オブ・テクニカル
・ペーペーズ第248頁から第249頁（ISSCC'82 Digest of
Technical Papers,pp248−249）において、ハドソン及
びスミス述べている。
〔発明が解決しようとする問題点〕 上記従来技術の回路を第２図に示す。本回路は同図に
示す様にＰチヤネル型MOSトランジスタ21とＮチヤネル
型MOSトランジスタ31を第１の電源VDD1と第２の電源V
SS1間に直列に接続して構成されるCMOSインバータの出
力121をバイポーラ・トランジスタ51のベースに接続
し、51のエミツタを出力端子２に接続し、コレクタを第
３の電源VDD2に接続し、51をエミツタフオロワ動作させ
ることで、入力端子１に加えられるCMOSレベルの信号を
出力端子２でECL相当レベルに変換している。（なお、
以下の説明ではバイポーラトランジスタは全てNPN型と
する。）出力端子２は通常、一定の特性インピーダンス
を持つ伝送線80、終端抵抗90を介して終端電源VTTに接
続される。伝送線の特性インピーダンス、終端抵抗とし
ては例えば50Ωが選ばれる。
示す様にＰチヤネル型MOSトランジスタ21とＮチヤネル
型MOSトランジスタ31を第１の電源VDD1と第２の電源V
SS1間に直列に接続して構成されるCMOSインバータの出
力121をバイポーラ・トランジスタ51のベースに接続
し、51のエミツタを出力端子２に接続し、コレクタを第
３の電源VDD2に接続し、51をエミツタフオロワ動作させ
ることで、入力端子１に加えられるCMOSレベルの信号を
出力端子２でECL相当レベルに変換している。（なお、
以下の説明ではバイポーラトランジスタは全てNPN型と
する。）出力端子２は通常、一定の特性インピーダンス
を持つ伝送線80、終端抵抗90を介して終端電源VTTに接
続される。伝送線の特性インピーダンス、終端抵抗とし
ては例えば50Ωが選ばれる。
第２図の回路では、出力立上り時に回路の遅延時間が
増大する問題がある。これについて、第３図を用いて説
明する。第３図は従来回路の各部の動作波形を模式的に
示したものであり、図において2001,2011,2021はそれぞ
れ入力立上り（出力立下り時）の端子1,端子121,端子２
の電圧波形,2002,2012,2022はそれぞれ、入力立下り時
（出力立上り時）の端子1,端子121,端子２の電圧波形を
示している。（ここで、第一の電源VDD1を0V（基準電
位）、第二の電源VSS1を−5.2V、第三の電源VDD2を0V、
終端電源VTTを−2.0Vとしている。）端子１にCMOSレベ
ルの低レベル（−5.2V）が入力されると、NMOS31はオ
フ、PMOS21はオンとなつて、端子121は高電位（−0V）
となり、バイポーラ・トランジスタ51にベース電流が流
れるため51はオンとなり、VDD2から電流が出力端子に供
給される。この時の出力端子２の電位VOは、51のベース
・エミツタ間電圧をVBE,21が51のベース電流を供給する
ことによる21の電圧降下をΔＶとすると、Δ0.2Vとす
ることができ、またVBE0.7Vであるので VO＝VDD1−（ΔＶ＋VBE）＝〜−0.9V…（１） となつて、ECLレベルの高レベルが生ずる。次に2001の
様に端子１がCMOSレベルの高レベル（0V）に変化する
と、NMOS31がオン,PMOS21はオンとなつて、端子121は20
11の様に低電位（−5.2V）に変化する。一方、51は、端
子121の電位がVTT（−2.0V）からVBE（ベース電流、温
度に依存し、約0.5V〜0.8Vとなる。）だけ高いレベル
（−1.5〜−1.2V）よりも低くなるとベース電流がほぼ
流れなくなつて、ほぼオフとなり、出力端子２の電位は
2021の様に低レベル（−2.0V）に変化する。
増大する問題がある。これについて、第３図を用いて説
明する。第３図は従来回路の各部の動作波形を模式的に
示したものであり、図において2001,2011,2021はそれぞ
れ入力立上り（出力立下り時）の端子1,端子121,端子２
の電圧波形,2002,2012,2022はそれぞれ、入力立下り時
（出力立上り時）の端子1,端子121,端子２の電圧波形を
示している。（ここで、第一の電源VDD1を0V（基準電
位）、第二の電源VSS1を−5.2V、第三の電源VDD2を0V、
終端電源VTTを−2.0Vとしている。）端子１にCMOSレベ
ルの低レベル（−5.2V）が入力されると、NMOS31はオ
フ、PMOS21はオンとなつて、端子121は高電位（−0V）
となり、バイポーラ・トランジスタ51にベース電流が流
れるため51はオンとなり、VDD2から電流が出力端子に供
給される。この時の出力端子２の電位VOは、51のベース
・エミツタ間電圧をVBE,21が51のベース電流を供給する
ことによる21の電圧降下をΔＶとすると、Δ0.2Vとす
ることができ、またVBE0.7Vであるので VO＝VDD1−（ΔＶ＋VBE）＝〜−0.9V…（１） となつて、ECLレベルの高レベルが生ずる。次に2001の
様に端子１がCMOSレベルの高レベル（0V）に変化する
と、NMOS31がオン,PMOS21はオンとなつて、端子121は20
11の様に低電位（−5.2V）に変化する。一方、51は、端
子121の電位がVTT（−2.0V）からVBE（ベース電流、温
度に依存し、約0.5V〜0.8Vとなる。）だけ高いレベル
（−1.5〜−1.2V）よりも低くなるとベース電流がほぼ
流れなくなつて、ほぼオフとなり、出力端子２の電位は
2021の様に低レベル（−2.0V）に変化する。
次に、2002に示す様に端子１の電位が高レベルから低
レベルに変化すると、端子121の電位は2012の様に高電
位に変化する。このとき、第３図に示す様に、121の電
位が−5.2Vから上記レベル（−1.5〜−1.2V）に達する
までは、51に充分なベース電流が供給されないため、端
子２の電位は低いレベルに留まり、立上りは、図に示す
様に立下りに比べて大幅に遅いものとなる。
レベルに変化すると、端子121の電位は2012の様に高電
位に変化する。このとき、第３図に示す様に、121の電
位が−5.2Vから上記レベル（−1.5〜−1.2V）に達する
までは、51に充分なベース電流が供給されないため、端
子２の電位は低いレベルに留まり、立上りは、図に示す
様に立下りに比べて大幅に遅いものとなる。
本発明の目的は上記の様な、出力立上り時の遅延時間
の増大のない高速なCMOS−ECL変換出力インターフエー
ス回路を提供することにある。また、本発明の他の目的
は、上記遅延時間の増大を抑制しても、消費電力が増大
しない出力インターフエース回路を提供することにあ
る。
の増大のない高速なCMOS−ECL変換出力インターフエー
ス回路を提供することにある。また、本発明の他の目的
は、上記遅延時間の増大を抑制しても、消費電力が増大
しない出力インターフエース回路を提供することにあ
る。
上記目的は、出力立下り時に、上記バイポーラトラン
ジスタのベースと上記第１のＮチヤネル型MOSトランジ
スタのドレインの間に流れる電流を、上記バイポーラト
ランジスタのベース電位が出力端子のローレベルから約
0.5Vないし0.8V高い所定の電位まで低下したときに遮断
する回路を設けることにより達成される。
ジスタのベースと上記第１のＮチヤネル型MOSトランジ
スタのドレインの間に流れる電流を、上記バイポーラト
ランジスタのベース電位が出力端子のローレベルから約
0.5Vないし0.8V高い所定の電位まで低下したときに遮断
する回路を設けることにより達成される。
本発明では、入力レベルが高レベル（VDD1）で上記ｐ
チヤネルMOSトランジスタがオフ状態、Ｎチヤネル型MOS
トランジスタがオン状態のとき、上記電流遮断回路によ
つて、上記バイポーラトランジスタのベース電位が、上
記出力端子のローレベルから約0.5Vないし0.8V高い所定
の電位となり、VSS1まで下がらない。従つて、従来技術
で問題となる様な立上り時間の増大を抑制できる。
チヤネルMOSトランジスタがオフ状態、Ｎチヤネル型MOS
トランジスタがオン状態のとき、上記電流遮断回路によ
つて、上記バイポーラトランジスタのベース電位が、上
記出力端子のローレベルから約0.5Vないし0.8V高い所定
の電位となり、VSS1まで下がらない。従つて、従来技術
で問題となる様な立上り時間の増大を抑制できる。
また本発明では、上記電流遮断回路が、入力電圧によ
つてオン／オフ動作するｐチヤネル型MOSトランジスタ
とＮチヤネル型MOSトランジスタの間に挿入されている
ため、入力高レベル，低レベルのいずれの場合でも定常
的にVSS1に流れる電流がなく、低消費電力である。
つてオン／オフ動作するｐチヤネル型MOSトランジスタ
とＮチヤネル型MOSトランジスタの間に挿入されている
ため、入力高レベル，低レベルのいずれの場合でも定常
的にVSS1に流れる電流がなく、低消費電力である。
以下、本発明の一実施例を第１図により説明する。第
１図において20は第１のｐチヤネル型MOSトランジスタ
であり、そのソースは第１の電源VDD1に接続され、ドレ
インは第２のｐチヤネル型MOSトランジスタ10のソース1
01とNPN型バイポーラトランジスタ50のベースに共通に
接続される。10のドレインはＮチヤネル型MOSトランジ
スタ30のドレイン102に接続され、30のソースは第２の
電源VSS1に接続され、20と30のゲートは共通に入力端子
１に接続される。50のコレクタは第３の電源VDD2に接続
され、50のエミツタは出力端子２に接続され、10のゲー
ト３には制御電圧VCが入力される。50のベースと30のド
レイン102の間にはスピードアツプ容量60が挿入され
る。出力端子２は、一定の特性インピーダンスを持つ伝
送線80、及び終端抵抗90を介して第４の電源VTTに接続
される。VCには、50のベースが出力ローレベルから約0.
5〜0.8V高い所定の電位で、10が丁度オフとなるような
電位が与えられる。
１図において20は第１のｐチヤネル型MOSトランジスタ
であり、そのソースは第１の電源VDD1に接続され、ドレ
インは第２のｐチヤネル型MOSトランジスタ10のソース1
01とNPN型バイポーラトランジスタ50のベースに共通に
接続される。10のドレインはＮチヤネル型MOSトランジ
スタ30のドレイン102に接続され、30のソースは第２の
電源VSS1に接続され、20と30のゲートは共通に入力端子
１に接続される。50のコレクタは第３の電源VDD2に接続
され、50のエミツタは出力端子２に接続され、10のゲー
ト３には制御電圧VCが入力される。50のベースと30のド
レイン102の間にはスピードアツプ容量60が挿入され
る。出力端子２は、一定の特性インピーダンスを持つ伝
送線80、及び終端抵抗90を介して第４の電源VTTに接続
される。VCには、50のベースが出力ローレベルから約0.
5〜0.8V高い所定の電位で、10が丁度オフとなるような
電位が与えられる。
第１図において、第１のｐチヤネル型MOSトランジス
タ20、第２のｐチヤネル型MOSトランジスタ10、及びＮ
チヤネル型MOSトランジスタ30で構成される部分の動作
につき、第４図を用いて説明する。
タ20、第２のｐチヤネル型MOSトランジスタ10、及びＮ
チヤネル型MOSトランジスタ30で構成される部分の動作
につき、第４図を用いて説明する。
第４図は入力端子１の電位をVin、第１と第２のｐチ
ヤネル型MOSトランジスタの接続点101の電位をVOutとし
て、その電圧伝達特性を示したものである。（なお、第
４図では、バイポーラトランジスタ50のベースを接続し
ない状態を示している。） 第４図で、VinがVSS1のときは20がオン、30がオフで
あり、VOutはVCの値にかかわらずVDD1に等しくなる。次
に、Vinを上げ、VDD1に近づけていくと、30がオンとな
り、VOutはVDD1から徐々に低下する。しかし、ある程度
VOutが低下してくると、制御用ｐチヤネル型MOSトラン
ジスタ10が徐々にオフするため、VOutは一定値以下には
下がらない。これは10のソース電位がVOut、ゲート電位
がVCであるため、VOutが下がると、10のゲート・ソース
間電圧の絶対値が減少するからである。10のしきい値電
圧をVTth1とすると、10がオフとならないのは、V
Outが、 ｜VOut−VC｜＞｜VthP1｜ …（２） の条件を満たす時であり、VOutの下限は、 VOut＝VC＋｜VthP1｜ …（３） となる。第４図で、VinがVDD1に等しい時、20はオフ、3
0はオン状態であり、10はVOutが（３）式で与えられる
値まで下がつた状態でオフとなる。第４図2050〜2052に
示す様にVCの値を変えることで、VOutの低レベルを制御
することが可能である。（同図で2050はVCがVSS1に等し
い場合、2051,2052はVCがVSS1とVDD1の間にある場合を
示している。） 次に第１図の回路の過渡応答について、第５図を用い
て説明する。第５図は、第１図の実施例の各部の動作波
形を模式的に示したものであり、図において、2101,211
1,2121はそれぞれ入力立上り時（出力立下り時）の端子
1,端子101,端子２の電圧波形,2102,2112,2122はそれぞ
れ、入力立下り（出力立上り時）の端子1,端子101の電
圧波形を示している。（ここで、第１の電源VDD1を0V
（基準電位）、第２の電源VSS2を−5.2V,第３の電源V
DD2を0V,終端電源VTTを−2.0Vとしている。）端子１の
入力電圧が2101の様に低レベル（−5.2V）から高レベル
（0V）へ変化すると、端子101の電位は2111の様に高レ
ベル（〜0V）から低レベル（第４図で説明したVcにより
決まる電位）へ変化する。第５図では、この電位をバイ
ポーラ・トランジスタがほぼオフとなる約−1.3Vに選ん
でいる。また、このとき、端子101の電位は、トランジ
スタ10を流れる電流に加え、スピードアツプ容量60を介
した過渡電流によつて急速に引き下げられる。これは、
出力立下り時に、第１図の端子102の電位が、Ｎチヤネ
ル型MOSトランジスタ30によつて急速に引き下げられる
ことを利用している。このとき端子２の電位は2121の様
になる。次に、端子１の入力電圧が2102の様に高レベル
（0V）から低レベル（−5.2V）へ変化すると、端子101
の電位は2112の様に低レベルから高レベルへ変化する。
ここで、端子101の電位の低レベルが上述の様に選ばれ
ているため、トランジスタ20がオンして、端子101の電
位が上がり始めると、出力端子２の電位も2122の様に直
ちに上がり始める。第５図において、破線で示されてい
る第３図の波形と比べると、従来回路で問題であつた出
力立上り時の遅延時間の大幅な改善が達成されているこ
とがわかる。第５図に示す様に、本実施例では、出力立
下り時の遅延時間が第３図の場合よりも若干遅くなる
が、立上り時の遅延時間の改善に比べ、わずかなもので
ある。実使用時には立上りと立下りの遅い方で回路の設
計速度が決まるため、本発明の効果は明らかである。
ヤネル型MOSトランジスタの接続点101の電位をVOutとし
て、その電圧伝達特性を示したものである。（なお、第
４図では、バイポーラトランジスタ50のベースを接続し
ない状態を示している。） 第４図で、VinがVSS1のときは20がオン、30がオフで
あり、VOutはVCの値にかかわらずVDD1に等しくなる。次
に、Vinを上げ、VDD1に近づけていくと、30がオンとな
り、VOutはVDD1から徐々に低下する。しかし、ある程度
VOutが低下してくると、制御用ｐチヤネル型MOSトラン
ジスタ10が徐々にオフするため、VOutは一定値以下には
下がらない。これは10のソース電位がVOut、ゲート電位
がVCであるため、VOutが下がると、10のゲート・ソース
間電圧の絶対値が減少するからである。10のしきい値電
圧をVTth1とすると、10がオフとならないのは、V
Outが、 ｜VOut−VC｜＞｜VthP1｜ …（２） の条件を満たす時であり、VOutの下限は、 VOut＝VC＋｜VthP1｜ …（３） となる。第４図で、VinがVDD1に等しい時、20はオフ、3
0はオン状態であり、10はVOutが（３）式で与えられる
値まで下がつた状態でオフとなる。第４図2050〜2052に
示す様にVCの値を変えることで、VOutの低レベルを制御
することが可能である。（同図で2050はVCがVSS1に等し
い場合、2051,2052はVCがVSS1とVDD1の間にある場合を
示している。） 次に第１図の回路の過渡応答について、第５図を用い
て説明する。第５図は、第１図の実施例の各部の動作波
形を模式的に示したものであり、図において、2101,211
1,2121はそれぞれ入力立上り時（出力立下り時）の端子
1,端子101,端子２の電圧波形,2102,2112,2122はそれぞ
れ、入力立下り（出力立上り時）の端子1,端子101の電
圧波形を示している。（ここで、第１の電源VDD1を0V
（基準電位）、第２の電源VSS2を−5.2V,第３の電源V
DD2を0V,終端電源VTTを−2.0Vとしている。）端子１の
入力電圧が2101の様に低レベル（−5.2V）から高レベル
（0V）へ変化すると、端子101の電位は2111の様に高レ
ベル（〜0V）から低レベル（第４図で説明したVcにより
決まる電位）へ変化する。第５図では、この電位をバイ
ポーラ・トランジスタがほぼオフとなる約−1.3Vに選ん
でいる。また、このとき、端子101の電位は、トランジ
スタ10を流れる電流に加え、スピードアツプ容量60を介
した過渡電流によつて急速に引き下げられる。これは、
出力立下り時に、第１図の端子102の電位が、Ｎチヤネ
ル型MOSトランジスタ30によつて急速に引き下げられる
ことを利用している。このとき端子２の電位は2121の様
になる。次に、端子１の入力電圧が2102の様に高レベル
（0V）から低レベル（−5.2V）へ変化すると、端子101
の電位は2112の様に低レベルから高レベルへ変化する。
ここで、端子101の電位の低レベルが上述の様に選ばれ
ているため、トランジスタ20がオンして、端子101の電
位が上がり始めると、出力端子２の電位も2122の様に直
ちに上がり始める。第５図において、破線で示されてい
る第３図の波形と比べると、従来回路で問題であつた出
力立上り時の遅延時間の大幅な改善が達成されているこ
とがわかる。第５図に示す様に、本実施例では、出力立
下り時の遅延時間が第３図の場合よりも若干遅くなる
が、立上り時の遅延時間の改善に比べ、わずかなもので
ある。実使用時には立上りと立下りの遅い方で回路の設
計速度が決まるため、本発明の効果は明らかである。
なお、第１図で出力インターフエース回路500は半導
体集積回路として形成されると、各部の寄生容量が減つ
て高速動作が可能となるので好ましい。この場合、領域
1001は半導体のチツプ上に構成され、領域1002はチツプ
外に構成される。この点は以下の実施例においても同様
である。
体集積回路として形成されると、各部の寄生容量が減つ
て高速動作が可能となるので好ましい。この場合、領域
1001は半導体のチツプ上に構成され、領域1002はチツプ
外に構成される。この点は以下の実施例においても同様
である。
第１図で、Ｎチヤネル型MOSトランジスタ、ｐチヤネ
ル型MOSトランジスタは公知の方法によるCMOSプロセス
で作成することができる。第１図のバイポーラトランジ
スタ（NPN型）は、CMOSプロセスで実現可能なラテラル
・トランジスタとしても良く、また、公知のバイポーラ
・CMOS（Bi−CMOS）プロセスによつて形成されるもので
あつてもよい。
ル型MOSトランジスタは公知の方法によるCMOSプロセス
で作成することができる。第１図のバイポーラトランジ
スタ（NPN型）は、CMOSプロセスで実現可能なラテラル
・トランジスタとしても良く、また、公知のバイポーラ
・CMOS（Bi−CMOS）プロセスによつて形成されるもので
あつてもよい。
第６図は本発明の他の実施例を示したものである。第
６図の実施例は、第１図の構成で、さらに制御用ｐチヤ
ネル型MOSトランジスタ10のドレイン102にドレインを接
続され、入力端子１にゲートを接続され、第１の電源V
DD1にソースを接続された第３のｐチヤネル型MOSトラン
ジスタ40を持つことを特徴とする。第６図の実施例で
は、端子１の入力電圧が高レベル（VDD1）から低レベル
（VSS1）に変化したとき、端子102の電位が、第３のｐ
チヤネル型MOSトランジスタ40によつてVDD1まで高速に
立上げられることを特徴とする。40がない第１図の構成
でも、10を介して102の電位はVDD1まで上がるが、その
立上がりは、10のソース101の立上りに比較してゆるや
かなものとなる。第６図の構成をとることにより、102
の電位が定常状態に達成するまでの時間が短くできる。
従つて、本実施例では入力１に加わる信号が論理的なハ
ザード等のため、短時間に振動する様な場合でも、回路
の高速な動作が可能となる。
６図の実施例は、第１図の構成で、さらに制御用ｐチヤ
ネル型MOSトランジスタ10のドレイン102にドレインを接
続され、入力端子１にゲートを接続され、第１の電源V
DD1にソースを接続された第３のｐチヤネル型MOSトラン
ジスタ40を持つことを特徴とする。第６図の実施例で
は、端子１の入力電圧が高レベル（VDD1）から低レベル
（VSS1）に変化したとき、端子102の電位が、第３のｐ
チヤネル型MOSトランジスタ40によつてVDD1まで高速に
立上げられることを特徴とする。40がない第１図の構成
でも、10を介して102の電位はVDD1まで上がるが、その
立上がりは、10のソース101の立上りに比較してゆるや
かなものとなる。第６図の構成をとることにより、102
の電位が定常状態に達成するまでの時間が短くできる。
従つて、本実施例では入力１に加わる信号が論理的なハ
ザード等のため、短時間に振動する様な場合でも、回路
の高速な動作が可能となる。
第７図は第１図、第６図の実施例に制御電圧VCを与え
るためのVC発生回路の実現方法の１つを示したものであ
る。先に述べた様に第1,第６図で101の低レベルの電位
をVOutLとするには、（３）式から、 VC＝VOutL−VthP1 …（４） とすれば良い。ここで、VOutL＝−1.3Vとして、ｐチヤ
ネル型MOSトランジスタ10の基板（又はウエル）電位をV
DD1とすると、基板効果も含めたVthP1は通常約−1.2V程
度であるため、VCは約−2.5Vとすればよい。第７図
（ａ）は最も単純な実現方法であつて、直列接続した抵
抗181と抵抗182でVDD1，VSS1を分圧しVCを発生する。第
７図（ｂ）は、他の実現方法であり、183はｐチヤネル
型MOSトランジスタで、そのソースがVDD1に接続され、
ゲートとドレインが共通に第１の抵抗184の一端に接続
され、184の他端はVcの出力端子と第２の抵抗185の一端
に接続され、185の他端はVSS1に接続される。（３）式
からわかる様に、第１図，第６図で、101の電位の低レ
ベルは、制御用ｐチヤネル型MOSトランジスタ10のしき
い値電圧に依存する。第７図（ｂ）の構成では、ｐチヤ
ネル型MOSトランジスタのしきい値電圧の絶対値が大き
いほど、制御電圧VCの値が低くなるため、101の電位の
低レベルのしきい値電圧依存が小さくなる特徴がある。
るためのVC発生回路の実現方法の１つを示したものであ
る。先に述べた様に第1,第６図で101の低レベルの電位
をVOutLとするには、（３）式から、 VC＝VOutL−VthP1 …（４） とすれば良い。ここで、VOutL＝−1.3Vとして、ｐチヤ
ネル型MOSトランジスタ10の基板（又はウエル）電位をV
DD1とすると、基板効果も含めたVthP1は通常約−1.2V程
度であるため、VCは約−2.5Vとすればよい。第７図
（ａ）は最も単純な実現方法であつて、直列接続した抵
抗181と抵抗182でVDD1，VSS1を分圧しVCを発生する。第
７図（ｂ）は、他の実現方法であり、183はｐチヤネル
型MOSトランジスタで、そのソースがVDD1に接続され、
ゲートとドレインが共通に第１の抵抗184の一端に接続
され、184の他端はVcの出力端子と第２の抵抗185の一端
に接続され、185の他端はVSS1に接続される。（３）式
からわかる様に、第１図，第６図で、101の電位の低レ
ベルは、制御用ｐチヤネル型MOSトランジスタ10のしき
い値電圧に依存する。第７図（ｂ）の構成では、ｐチヤ
ネル型MOSトランジスタのしきい値電圧の絶対値が大き
いほど、制御電圧VCの値が低くなるため、101の電位の
低レベルのしきい値電圧依存が小さくなる特徴がある。
第８図は本発明の他の実施例を示したものである。第
８図の実施例は第６図の実施例の構成で、さらに、第２
の電源VDD2と出力端子２の間に直列接続されたクランプ
・ダイオード71,72を挿入したことを特徴とする。第６
図の構成では、出力（端子２の電位）が低レベルのと
き、バイポーラトランジスタ50にベース電流が供給され
ないため、50はオフ状態となり、出力端子２の電位はV
TT（−2.0V）に等しくなる。本実施例では、クランプダ
イオードにより、２の出力ローレベルを通常のECLレベ
ルの低レベルである約−1.7Vとすることができる。
８図の実施例は第６図の実施例の構成で、さらに、第２
の電源VDD2と出力端子２の間に直列接続されたクランプ
・ダイオード71,72を挿入したことを特徴とする。第６
図の構成では、出力（端子２の電位）が低レベルのと
き、バイポーラトランジスタ50にベース電流が供給され
ないため、50はオフ状態となり、出力端子２の電位はV
TT（−2.0V）に等しくなる。本実施例では、クランプダ
イオードにより、２の出力ローレベルを通常のECLレベ
ルの低レベルである約−1.7Vとすることができる。
第９図は本発明の他の実施例である。本実施例は第６
図の実施例の構成で、さらに、第１の電源VDD1とバイポ
ーラ・トランジスタ50のベースの間に電流供給手段75を
挿入したことを特徴とする。本実施例では、出力が低レ
ベルのとき、VDD1から75を介して50のベース電流が供給
されるため、出力が低レベルの時にも50がオフとならな
い。75のインピーダンスを適当に選べば、２の出力ロー
レベルを第８図の場合の様に約−1.7Vにすることもでき
る。第９図の構成では、75は50のベース電流を流せれば
良いので、第８図の71,72よりも小さい面積で実現でき
る利点がある。75としては、例えば、抵抗，ダイオー
ド,MOSトランジスタ、及びこれらの組み合せなどを用い
ることができる。
図の実施例の構成で、さらに、第１の電源VDD1とバイポ
ーラ・トランジスタ50のベースの間に電流供給手段75を
挿入したことを特徴とする。本実施例では、出力が低レ
ベルのとき、VDD1から75を介して50のベース電流が供給
されるため、出力が低レベルの時にも50がオフとならな
い。75のインピーダンスを適当に選べば、２の出力ロー
レベルを第８図の場合の様に約−1.7Vにすることもでき
る。第９図の構成では、75は50のベース電流を流せれば
良いので、第８図の71,72よりも小さい面積で実現でき
る利点がある。75としては、例えば、抵抗，ダイオー
ド,MOSトランジスタ、及びこれらの組み合せなどを用い
ることができる。
第10図は、制御電圧発生回路に他の実現手段を用いる
実施例を示したものである。第10図において、制御電圧
発生回路600の出力は、第９図と同一構成の出力インタ
ーフエース回路501の制御端子３へ制御電圧線13で接続
される。制御電圧発生回路600において、175は第１の電
源VDD1とｐチヤネル型MOSトランジスタ110のソース170
の間に接続された基準電圧発生手段であり、130は110の
ドレイン151と第２の電源VSS1の間に接続された抵抗手
段であり、151はｐチヤネル型MOSトランジスタ120とＮ
チヤネル型MOSトランジスタ131で構成される第１のCMOS
インバータの入力（120,131のゲート）に接続され、該
インバータの出力152はさらに第２のインバータ140に入
力され、140の出力153は、110のゲート150に帰還され、
また、153は制御電圧線13に接続される。
実施例を示したものである。第10図において、制御電圧
発生回路600の出力は、第９図と同一構成の出力インタ
ーフエース回路501の制御端子３へ制御電圧線13で接続
される。制御電圧発生回路600において、175は第１の電
源VDD1とｐチヤネル型MOSトランジスタ110のソース170
の間に接続された基準電圧発生手段であり、130は110の
ドレイン151と第２の電源VSS1の間に接続された抵抗手
段であり、151はｐチヤネル型MOSトランジスタ120とＮ
チヤネル型MOSトランジスタ131で構成される第１のCMOS
インバータの入力（120,131のゲート）に接続され、該
インバータの出力152はさらに第２のインバータ140に入
力され、140の出力153は、110のゲート150に帰還され、
また、153は制御電圧線13に接続される。
ｐチヤネル型MOSトランジスタ110は、出力インターフ
エース回路501の制御用ｐチヤネル型MOSトランジスタ10
と略同一形状のものを使用し、抵抗手段130は等価的に
高抵抗として動作する様に用いる。（本実施例を半導体
基板上の同一チツプ内に集積化した場合、110と10は略
同一特性となる。） 本構成では、110を介して流れる電流が増加すると、1
30が高抵抗に選ばれているため151の電位が上昇し、152
の電位が下降、153及び150の電位が上昇する。従つて11
0のゲート・ソース間電圧の絶対値が減少して110を流れ
る電流が減少し、結果として110の電流は一定に保たれ
る。逆の場合も同様に、110の電流が一定となる様に153
の電位が変化する。これは負帰還の効果による。制御電
圧VCの値は、151の電位が120と131で構成されるインバ
ータの入力論理しきい値に等しくなる様な状態で平衡す
るため、130の等価抵抗を大きくとつておけば、110に流
れる電流（ILとする）は微少なものとなる。また、この
ときの170の電位はILで175に生ずる電圧降下分だけVDD1
より低い値（これを基準電圧VLとする）となる。出力イ
ンターフエース回路501で入力高レベル（VDD1）のと
き、50のベース電流を無視して考えると、10と110が略
同一特性のため、10には上記ILと略等しい電流が流れ、
101の低レベルは、上記VLに略等しくなる。従つて、第1
0図の制御電圧発生回路は、素子特性のチツプ間のバラ
ツキがあつても、101に発生する信号振幅を常に175で発
生する基準電圧に略等しい値とすることができる。ま
た、50のベース電流が零の場合（出力端子２が開放の場
合）でも、75,10を介してVSS1に流れる電流は、上記IL
に略等しい微少なものに制限される。出力端に負荷が接
続され、75に50のベース電流が流れると、これによつて
75に電圧降下が生ずるため、101の低レベルは、上記VL
よりも若干低くなる。従つて、実使用状態ではVSS1に流
れる定常電流は無視できるほど小さくすることができ
る。
エース回路501の制御用ｐチヤネル型MOSトランジスタ10
と略同一形状のものを使用し、抵抗手段130は等価的に
高抵抗として動作する様に用いる。（本実施例を半導体
基板上の同一チツプ内に集積化した場合、110と10は略
同一特性となる。） 本構成では、110を介して流れる電流が増加すると、1
30が高抵抗に選ばれているため151の電位が上昇し、152
の電位が下降、153及び150の電位が上昇する。従つて11
0のゲート・ソース間電圧の絶対値が減少して110を流れ
る電流が減少し、結果として110の電流は一定に保たれ
る。逆の場合も同様に、110の電流が一定となる様に153
の電位が変化する。これは負帰還の効果による。制御電
圧VCの値は、151の電位が120と131で構成されるインバ
ータの入力論理しきい値に等しくなる様な状態で平衡す
るため、130の等価抵抗を大きくとつておけば、110に流
れる電流（ILとする）は微少なものとなる。また、この
ときの170の電位はILで175に生ずる電圧降下分だけVDD1
より低い値（これを基準電圧VLとする）となる。出力イ
ンターフエース回路501で入力高レベル（VDD1）のと
き、50のベース電流を無視して考えると、10と110が略
同一特性のため、10には上記ILと略等しい電流が流れ、
101の低レベルは、上記VLに略等しくなる。従つて、第1
0図の制御電圧発生回路は、素子特性のチツプ間のバラ
ツキがあつても、101に発生する信号振幅を常に175で発
生する基準電圧に略等しい値とすることができる。ま
た、50のベース電流が零の場合（出力端子２が開放の場
合）でも、75,10を介してVSS1に流れる電流は、上記IL
に略等しい微少なものに制限される。出力端に負荷が接
続され、75に50のベース電流が流れると、これによつて
75に電圧降下が生ずるため、101の低レベルは、上記VL
よりも若干低くなる。従つて、実使用状態ではVSS1に流
れる定常電流は無視できるほど小さくすることができ
る。
第10図の制御回路600は第９図の出力インターフエー
ス回路との組み合わせで説明したが、これを第１図，第
６図，第８図の出力インターフエース回路との組み合わ
せとしても良いことは明らかである。これらの場合、電
流供給手段75が無いため、制御用MOSトランジスタ10に
は定常状態で電流が流れない違いがあるが、101の電位
が170の電位に略等しくなつたとき、10がほぼオフする
様にVCが制御される点は同じである。
ス回路との組み合わせで説明したが、これを第１図，第
６図，第８図の出力インターフエース回路との組み合わ
せとしても良いことは明らかである。これらの場合、電
流供給手段75が無いため、制御用MOSトランジスタ10に
は定常状態で電流が流れない違いがあるが、101の電位
が170の電位に略等しくなつたとき、10がほぼオフする
様にVCが制御される点は同じである。
なお、第10図の実施例で、抵抗手段130は半導体の拡
散層やポリシリコン層を用いた抵抗やMOSトランジスタ
等で構成することができる。また、基準電圧発生手段17
5は上記のILによる電位降下で上記VLを発生することが
できればどの様なものでもよいが、上記の130と同様な
抵抗手段を用いるもの、接合ダイオードやバイポーラト
ランジスタのベースとコレクタを短絡させたダイオード
の順方向電圧を用いるもの、及びそれらの組み合せによ
るもの、等が簡便に使用できる。
散層やポリシリコン層を用いた抵抗やMOSトランジスタ
等で構成することができる。また、基準電圧発生手段17
5は上記のILによる電位降下で上記VLを発生することが
できればどの様なものでもよいが、上記の130と同様な
抵抗手段を用いるもの、接合ダイオードやバイポーラト
ランジスタのベースとコレクタを短絡させたダイオード
の順方向電圧を用いるもの、及びそれらの組み合せによ
るもの、等が簡便に使用できる。
次に本発明の他の実施例を第11図により説明する。第
11図において、22は第１のｐチヤネル型MOSトランジス
タであり、そのソースは第１の電源VDD1に接続され、ド
レインは第２のｐチヤネル型MOSトランジスタ12のソー
ス121と第１のNPN型バイポーラトランジスタ52のベース
に共通に接続され、12のドレインは第１のＮチヤネル型
MOSトランジスタ32のドレイン122に接続され、32のソー
スは第２の電源VSS1に接続され、22と32のゲートは共通
に入力端子１に接続され、52のコレクタは第３の電源V
DD2に接続され、52のエミツタは出力端子２に接続さ
れ、12のゲート133には制御電圧VCが入力され、出力端
子２には、一定の特性インピーダンスを持つ伝送線80、
及び終端抵抗90を介して第４の電源VTTに接続され、さ
らに、第２のNPN型バイポーラトランジスタ55のコレク
タが121に、ベースが122に接続され、55のエミツタは、
第２のＮチヤネル型MOSトランジスタ33のドレイン123に
接続され、33のゲートは入力端子１に接続され、33のソ
ースはVSS1に接続され、123は、第３のｐチヤネル型MOS
トランジスタ42のドレインに接続され、42のソースはV
DD1に接続され、42のゲートは入力端子１に接続され
る。
11図において、22は第１のｐチヤネル型MOSトランジス
タであり、そのソースは第１の電源VDD1に接続され、ド
レインは第２のｐチヤネル型MOSトランジスタ12のソー
ス121と第１のNPN型バイポーラトランジスタ52のベース
に共通に接続され、12のドレインは第１のＮチヤネル型
MOSトランジスタ32のドレイン122に接続され、32のソー
スは第２の電源VSS1に接続され、22と32のゲートは共通
に入力端子１に接続され、52のコレクタは第３の電源V
DD2に接続され、52のエミツタは出力端子２に接続さ
れ、12のゲート133には制御電圧VCが入力され、出力端
子２には、一定の特性インピーダンスを持つ伝送線80、
及び終端抵抗90を介して第４の電源VTTに接続され、さ
らに、第２のNPN型バイポーラトランジスタ55のコレク
タが121に、ベースが122に接続され、55のエミツタは、
第２のＮチヤネル型MOSトランジスタ33のドレイン123に
接続され、33のゲートは入力端子１に接続され、33のソ
ースはVSS1に接続され、123は、第３のｐチヤネル型MOS
トランジスタ42のドレインに接続され、42のソースはV
DD1に接続され、42のゲートは入力端子１に接続され
る。
本実施例は、第６図の実施例と比較して第６図のスピ
ードアツプ容量60が無く、代わりに第２のバイポーラト
ランジスタ55と、第２のＮチヤネル型MOSトランジスタ3
3が付加されていることが特徴である。本実施例では、
入力端子１の電位が低レベル（VSS1）から高レベル（V
DD1）に変化すると、33がオンするため、12を介して55
にベース電流が供給され、55がオンする。これによつ
て、121の電位は急速に低下する。第６図の場合と同
様、121の電位が（３）式で与えられる電位まで低下す
ると12はオフとなるため55にベース電流が供給されなく
なる。このとき、32がオンであるため、55のベースの電
荷が32を介して急速に引抜かれるため、55は急速にオフ
となる。この様に、本構成では、第６図の実施例で必要
であつた比較的面積の大きいスピードアツプ容量なし
に、回路の高速動作が実現できる特徴がある。本実施例
で入力端子１の電位が高レベル（VDD1）から低レベル
（VSS1）に変化すると32,33はオフとなり、22,42がオン
となるため121,123の電位は急速に上昇し、出力端子２
の電位も急速に高レベル（〜−0.9V）となる。
ードアツプ容量60が無く、代わりに第２のバイポーラト
ランジスタ55と、第２のＮチヤネル型MOSトランジスタ3
3が付加されていることが特徴である。本実施例では、
入力端子１の電位が低レベル（VSS1）から高レベル（V
DD1）に変化すると、33がオンするため、12を介して55
にベース電流が供給され、55がオンする。これによつ
て、121の電位は急速に低下する。第６図の場合と同
様、121の電位が（３）式で与えられる電位まで低下す
ると12はオフとなるため55にベース電流が供給されなく
なる。このとき、32がオンであるため、55のベースの電
荷が32を介して急速に引抜かれるため、55は急速にオフ
となる。この様に、本構成では、第６図の実施例で必要
であつた比較的面積の大きいスピードアツプ容量なし
に、回路の高速動作が実現できる特徴がある。本実施例
で入力端子１の電位が高レベル（VDD1）から低レベル
（VSS1）に変化すると32,33はオフとなり、22,42がオン
となるため121,123の電位は急速に上昇し、出力端子２
の電位も急速に高レベル（〜−0.9V）となる。
第12図は本発明の他の実施例を示したものである。第
12図の実施例は第11図の実施例の構成で、さらに、第２
の電源VDD2と出力端子２の間に直列接続されたクランプ
ダイオード181,182を挿入したことを特徴とする。第11
図の構成に対する第12図の構成の効果は、第６図に対す
る第８図の場合と同様である。
12図の実施例は第11図の実施例の構成で、さらに、第２
の電源VDD2と出力端子２の間に直列接続されたクランプ
ダイオード181,182を挿入したことを特徴とする。第11
図の構成に対する第12図の構成の効果は、第６図に対す
る第８図の場合と同様である。
第13図の実施例では、第11図の実施例の構成で、さら
に、第１の電源VDD1とバイポーラトランジスタ52のベー
スの間に電流供給手段185を挿入したことを特徴とす
る。第９図の場合と同様に、出力低レベルのとき52のベ
ース電流が185によつて供給されるため、２の出力低レ
ベルを通常のECLレベルの低レベルである約−1.7Vとす
ることができる。なお185の実現方法は第９図75の実現
方法と同様である。
に、第１の電源VDD1とバイポーラトランジスタ52のベー
スの間に電流供給手段185を挿入したことを特徴とす
る。第９図の場合と同様に、出力低レベルのとき52のベ
ース電流が185によつて供給されるため、２の出力低レ
ベルを通常のECLレベルの低レベルである約−1.7Vとす
ることができる。なお185の実現方法は第９図75の実現
方法と同様である。
第14図は第11図，第12図，第13図の出力インターフエ
ース回路に用いて好適な制御電圧発生回路の実現方法を
示す実施例である。第13図において、制御電圧発生回路
610の出力は、第12図と同一構成の出力インターフエー
ス回路511の制御端子133へ、制御電圧線213で接続され
る。制御電圧発生回路610において、275は第１の電源V
DD1とｐチヤネル型MOSトランジスタ210のソース270の間
に接続された基準電圧発生手段であり、230は210のドレ
イン251と第２の電源VSS1の間に接続された第１の抵抗
手段であり、251はNPN型バイポーラトランジスタ255の
ベースに接続され、255のエミツタと第２の電源VSS1の
間に第２の抵抗手段231が接続され、255のコレクタ252
と上記第１の電源VDD1の間に、第３の抵抗手段220が接
続され、252はインバータ240に入力され、240の出力253
は210のゲート250に帰還され、また、253は、制御電圧
線213に接続される。また、ｐチヤネル型MOSトランジス
タ210,バイポーラ・トランジスタ255は、出力インター
フエース回路511の制御用ｐチヤネル型MOSトランジスタ
12,バイポーラ・トランジスタ55と各々略同一形状のも
のを使用し、抵抗手段230,220は等価的に高抵抗として
動作する様に用いる。
ース回路に用いて好適な制御電圧発生回路の実現方法を
示す実施例である。第13図において、制御電圧発生回路
610の出力は、第12図と同一構成の出力インターフエー
ス回路511の制御端子133へ、制御電圧線213で接続され
る。制御電圧発生回路610において、275は第１の電源V
DD1とｐチヤネル型MOSトランジスタ210のソース270の間
に接続された基準電圧発生手段であり、230は210のドレ
イン251と第２の電源VSS1の間に接続された第１の抵抗
手段であり、251はNPN型バイポーラトランジスタ255の
ベースに接続され、255のエミツタと第２の電源VSS1の
間に第２の抵抗手段231が接続され、255のコレクタ252
と上記第１の電源VDD1の間に、第３の抵抗手段220が接
続され、252はインバータ240に入力され、240の出力253
は210のゲート250に帰還され、また、253は、制御電圧
線213に接続される。また、ｐチヤネル型MOSトランジス
タ210,バイポーラ・トランジスタ255は、出力インター
フエース回路511の制御用ｐチヤネル型MOSトランジスタ
12,バイポーラ・トランジスタ55と各々略同一形状のも
のを使用し、抵抗手段230,220は等価的に高抵抗として
動作する様に用いる。
本実施例を半導体基板上の同一チツプ内に集積化した
場合、210と12,255と55はそれぞれ、略同一特性とな
る。本構成では210を介して流れる電流が増加すると255
のベース電流が増加するため255のコレクタ電流を増加
して252の電位は下降し、253の電位が上昇する。従つて
210のゲート・ソース間電圧の絶対値が減少して210を流
れる電流が減少し、結果として、210の電流及び255の電
流はほぼ一定に保たれる。これは、第９図で説明したと
同様な負帰還の効果による。逆の場合も同様に、210、
及び255の電流が一定となる様に253の電位（即ち250の
電位）が変化する。制御電圧Vc（213の電位）の値は252
の電位がインバータ240の入力論理しきい値に等しくな
る様な状態で平衡するため、220の等価抵抗を大きくと
つておけば、255に流れる電流（IL1′とする）を充分小
さくすることができる。また、230の等価値抵抗を大き
くとつておけば、210に流れる電流（IL2′とする）を充
分小さくすることができる。このときの270の電位は
IL2′で275に生ずる電位降下分だけVDD1より低い値
（VL′とする）となる。
場合、210と12,255と55はそれぞれ、略同一特性とな
る。本構成では210を介して流れる電流が増加すると255
のベース電流が増加するため255のコレクタ電流を増加
して252の電位は下降し、253の電位が上昇する。従つて
210のゲート・ソース間電圧の絶対値が減少して210を流
れる電流が減少し、結果として、210の電流及び255の電
流はほぼ一定に保たれる。これは、第９図で説明したと
同様な負帰還の効果による。逆の場合も同様に、210、
及び255の電流が一定となる様に253の電位（即ち250の
電位）が変化する。制御電圧Vc（213の電位）の値は252
の電位がインバータ240の入力論理しきい値に等しくな
る様な状態で平衡するため、220の等価抵抗を大きくと
つておけば、255に流れる電流（IL1′とする）を充分小
さくすることができる。また、230の等価値抵抗を大き
くとつておけば、210に流れる電流（IL2′とする）を充
分小さくすることができる。このときの270の電位は
IL2′で275に生ずる電位降下分だけVDD1より低い値
（VL′とする）となる。
出力インターフエース回路511で、入力高レベル（V
DD1）のとき、52のベース電流を無視して考えると、12
が210と略同一特性のため、121の電位がVL′のとき、12
には210の電流IL2′に略等しく電流が流れる。このと
き、32の等価抵抗が230より低くなる様に設計しておけ
ば、55のベース電流は255のベース電流よりも小さくな
るので、55のコレクタ電流は255のコレクタ電流IL1′よ
りも小さくなり、充分に小さい値となる。また、32の等
価抵抗を適当な値に設計しておけば、121の電位がVL′
よりも大きくなつたとき、55にベース電流が流れ、55が
オンするため、121の電位はVL′にごく近いレベルの保
持される。従つて、第14図の制御電圧発生回路は、素子
特性のチツプ間のバラツキがあつても、121に発生する
信号振幅を常に275で発生する基準電圧に略等しい値と
することができる。出力端子２が開放で52のベース電流
が零の場合でも、12,55を介してVSS1へ流入する電流
は、上記IL1′とIL2′の和よりも小さい微少なものに制
限される。出力端に負荷が接続され、185に52のベース
電流が流れると、これによつて185に電圧降下が生ずる
ため、121の低レベルは、上記VL′よりも若干低くな
る。従つて、実使用状態では、VSS1に流れる定常電流は
無視できるほど小さくすることができる。
DD1）のとき、52のベース電流を無視して考えると、12
が210と略同一特性のため、121の電位がVL′のとき、12
には210の電流IL2′に略等しく電流が流れる。このと
き、32の等価抵抗が230より低くなる様に設計しておけ
ば、55のベース電流は255のベース電流よりも小さくな
るので、55のコレクタ電流は255のコレクタ電流IL1′よ
りも小さくなり、充分に小さい値となる。また、32の等
価抵抗を適当な値に設計しておけば、121の電位がVL′
よりも大きくなつたとき、55にベース電流が流れ、55が
オンするため、121の電位はVL′にごく近いレベルの保
持される。従つて、第14図の制御電圧発生回路は、素子
特性のチツプ間のバラツキがあつても、121に発生する
信号振幅を常に275で発生する基準電圧に略等しい値と
することができる。出力端子２が開放で52のベース電流
が零の場合でも、12,55を介してVSS1へ流入する電流
は、上記IL1′とIL2′の和よりも小さい微少なものに制
限される。出力端に負荷が接続され、185に52のベース
電流が流れると、これによつて185に電圧降下が生ずる
ため、121の低レベルは、上記VL′よりも若干低くな
る。従つて、実使用状態では、VSS1に流れる定常電流は
無視できるほど小さくすることができる。
第10図の場合と同様に、第14図の制御回路は第13図の
構成のみらず、第12図，第11図の構成と組み合わせて使
うこともできる。
構成のみらず、第12図，第11図の構成と組み合わせて使
うこともできる。
なお、第14図の実施例で、基準電圧発生手段275、抵
抗手段230,231,220の実現方法は第10図の場合と同様で
ある。
抗手段230,231,220の実現方法は第10図の場合と同様で
ある。
第11〜14図の回路でバイポーラトランジスタ55,255は
高周波特性の良い（fTの高い寄生容量の小さい）ものが
高速動作のために望ましい。この点、CMOSプロセスより
も、公知のバイポーラCMOS（Bi−CMOS）プロセスによつ
て形成されるとより望ましい。
高周波特性の良い（fTの高い寄生容量の小さい）ものが
高速動作のために望ましい。この点、CMOSプロセスより
も、公知のバイポーラCMOS（Bi−CMOS）プロセスによつ
て形成されるとより望ましい。
以上の様に、本発明によれば、回路に定常的に流れる
電流をほとんど無視できる程度に抑制しながら、出力バ
イポーラトランジスタのベースに加えられる信号の低レ
ベルが下がり過ぎることを防げるため、立上り時、立下
り時とも高速動作が可能で、かつ低消費電力なCMOS−EC
L変換出力インターフエース回路を実現できる。
電流をほとんど無視できる程度に抑制しながら、出力バ
イポーラトランジスタのベースに加えられる信号の低レ
ベルが下がり過ぎることを防げるため、立上り時、立下
り時とも高速動作が可能で、かつ低消費電力なCMOS−EC
L変換出力インターフエース回路を実現できる。
第１図，第６図，第７図，第８図，第９図，第10図，第
11図，第12図，第13図，第14図は本発明の実施例を示す
図、第２図は従来回路を示す図、第３図は従来回路の動
作を説明するための図、第４図，第５図は本発明の実施
例の動作を説明するための図である。 １…入力端子、２…出力端子、３…制御端子、10…制御
用MOSトランジスタ、20,30,40…MOSトランジスタ、50…
バイポーラ・トランジスタ、60…スピード・アツプ容
量、75…クランプ・ダイオード、80…伝送線、90…終端
抵抗、600…制御電圧発生回路。
11図，第12図，第13図，第14図は本発明の実施例を示す
図、第２図は従来回路を示す図、第３図は従来回路の動
作を説明するための図、第４図，第５図は本発明の実施
例の動作を説明するための図である。 １…入力端子、２…出力端子、３…制御端子、10…制御
用MOSトランジスタ、20,30,40…MOSトランジスタ、50…
バイポーラ・トランジスタ、60…スピード・アツプ容
量、75…クランプ・ダイオード、80…伝送線、90…終端
抵抗、600…制御電圧発生回路。
Claims (13)
- 【請求項１】ソースが第１の電源に接続された第１のｐ
チヤネル型MOSトランジスタと、ソースが第２の電源に
接続された第１のＮチヤネル型MOSトランジスタと、エ
ミツタが出力端子に接続され、コレクタが第３の電源に
接続された第１のNPN型バイポーラトランジスタを有
し、上記第１のｐチヤネル型MOSトランジスタと第１の
Ｎチヤネル型MOSトランジスタのゲートが共通に入力端
子に接続されるか、又は入力端子の信号に従つて発生さ
れる同一極性，同一振幅の信号が各々のゲートに入力さ
れ、出力立上り時に、上記第１のNPN型バイポーラトラ
ンジスタのベース電流が上記第１のｐチヤネル型MOSト
ランジスタのドレインを介して供給され、出力立下り時
に、上記第１のNPN型バイポーラトランジスタのベース
電荷を放電させるための電流が上記第１のＮチヤネル型
MOSトランジスタのドレインを介して流れる出力インタ
ーフエース回路において、出力立下り時に、上記第１の
NPN型バイポーラトランジスタのベースと上記第１のＮ
チヤネル型MOSトランジスタのドレインの間に流れる電
流を、上記第１のNPN型バイポーラトランジスタのベー
ス電位が出力端子のローレベルから約0.5Vないし0.8V高
い所定の電位まで低下したときに遮断する回路を有する
ことを特徴とする出力インターフエース回路。 - 【請求項２】上記電流を遮断する回路が、ソースが上記
第１のNPN型バイポーラトランジスタのベースに接続さ
れ、ドレインが上記第１のＮチヤネル型MOSトランジス
タのドレインに接続され、ゲートに上記所定の電位を規
定するための制御電圧が与えられる第２のｐチヤネル型
MOSトランジスタで構成されることを特徴とする特許請
求の範囲第１項記載の出力インターフエース回路。 - 【請求項３】上記第１のＮチヤネル型MOSトランジスタ
のドレインと上記第２のｐチヤネル型MOSトランジスタ
のドレインの接続点と、上記第１のNPN型バイポーラト
ランジスタのベースの間に容量を設けたことを特徴とす
る特許請求の範囲第２項記載の出力インターフエース回
路。 - 【請求項４】上記第１のＮチヤネル型MOSトランジスタ
のドレインにドレインが接続され、ソースが上記第１の
電源に接続され、ゲートが上記第１のｐチヤネル型MOS
トランジスタのゲートと共通に接続された第３のｐチヤ
ネル型MOSトランジスタを有することを特徴とする特許
請求の範囲第２項、又は第３項記載の出力インターフエ
ース回路。 - 【請求項５】上記第１のｐチヤネル型MOSトランジスタ
のゲートに加える上記制御電圧は上記第１の電源と上記
第２の電源を分圧することによつて得られる上記第１の
電源の電位と上記第２の電源の電位の中間電位であるこ
とを特徴とする特許請求の範囲第１項乃至第４項のいず
れかに記載の出力インターフエース回路。 - 【請求項６】上記第２のｐチヤネル型MOSトランジスタ
と略同一形状の第４のｐチヤネル型MOSトランジスタの
ソースと上記第１の電源との間に基準電圧発生手段を設
け、上記第４のｐチヤネル型MOSトランジスタを流れる
電流を電圧に変換するための抵抗手段と、該電圧を増幅
するために偶数段縦続接されたインバータと、該インバ
ータの出力を、上記第４のｐチヤネル型MOSトランジス
タのゲートに帰還する手段を含み、上記インバータの出
力を上記制御電圧とする特許請求の範囲第２項乃至第４
項のいずれかに記載の出力インターフエース回路。 - 【請求項７】上記電流を遮断する回路が、上記第１のNP
N型バイポーラトランジスタのベースに第５のｐチヤネ
ル型MOSトランジスタのソースと、第２のNPN型バイポー
ラトランジスタのコレクタが接続され、上記第５のｐチ
ヤネル型MOSトランジスタのドレインは上記第２のNPN型
バイポーラトランジスタのベースに接続され、該ベース
は上記第１のＮチヤネル型MOSトランジスタのドレイン
に接続され、上記第２のNPN型バイポーラトランジスタ
のエミツタは第２のＮチヤネル型MOSトランジスタのド
レインに接続され、そのゲートとソースは上記第１のＮ
チヤネル型MOSトランジスタのゲートとソースにそれぞ
れ接続され、上記第２のNPN型のバイポーラトランジス
タのエミツタに、第６のｐチヤネル型MOSトランジスタ
のドレインが接続され、そのゲート，ソースは、上記第
１のｐチヤネルMOSトランジスタのゲート，ソースとに
それぞれ接続され、上記第５のｐチヤネル型MOSトラン
ジスタのゲートに上記制御電圧が与えられることを特徴
とする特許請求の範囲第１項記載の出力インターフエー
ス回路。 - 【請求項８】上記第５のｐチヤネル型MOSトランジスタ
と略同一形状の第７のｐチヤネル型MOSトランジスタの
ソースと上記第１の電源との間に基準電圧発生手段を設
け、上記第７のｐチヤネル型MOSトランジスタのドレイ
ンに、上記第２のNPN型バイポーラトランジスタと略同
一形状の第３のNPN型バイポーラトランジスタのベース
を接続し、上記第７のｐチヤネル型MOSトランジスタを
介して上記第３のNPN型バイポーラトランジスタに流れ
るベース電流によつて流れる該バイポーラトランジスタ
のコレクタ電流を電圧に変換するための抵抗手段と、該
電圧を増幅するために奇数段接続されたインバータと、
該インバータの出力を上記第７のｐチヤネル型MOSトラ
ンジスタのゲートに帰還する手段を含み、上記インバー
タの出力を、上記制御電圧とする特許請求の範囲第７項
記載の出力インターフエース回路。 - 【請求項９】上記第１のNPN型バイポーラトランジスタ
のエミツタと、上記第３の電源の電源の間に２個直列接
続されたダイオードを有することを特徴とする特許請求
の範囲第１項乃至第８項のいずれかに記載の出力インタ
ーフエース回路。 - 【請求項１０】上記第１のNPN型バイポーラトランジス
タのベースと、上記第１の電源の間に電流供給手段を有
することを特徴とする特許請求の範囲第１項乃至第９項
記載の出力インターフエース回路。 - 【請求項１１】上記電流供給手段が、抵抗、又はダイオ
ード、又はゲートに一定電圧を与えられたMOSトランジ
スタ、又はドレインとゲートを接続されたMOSトランジ
スタ、又はこれらの直列，並列接続で構成されることを
特徴とする特許請求の範囲第10項記載の出力インターフ
エース回路。 - 【請求項１２】上記基準電圧発生手段が、抵抗手段、又
はダイオード、又はこれらの直列，並列接続構成を用い
て、これらに流れる電流による電圧降下を用いるもので
あることを特徴とする、特許請求の範囲第6,8,9,10,11
項のいずれかに記載の出力インターフエース回路。 - 【請求項１３】上記抵抗手段が、半導体の拡散抵抗層、
又はポリシリコン層を用いた抵抗、又はMOSトランジス
タのドレイン・ソース間抵抗を用いて構成されることを
特徴とする特許請求範囲第6,8,9,10,11項のいずれかに
記載の出力インターフエース回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139727A JP2585599B2 (ja) | 1987-06-05 | 1987-06-05 | 出力インタ−フエ−ス回路 |
| KR1019880006272A KR910006696B1 (ko) | 1987-06-05 | 1988-05-27 | 출력 인터페이스회로 |
| US07/201,961 US4849660A (en) | 1987-06-05 | 1988-06-03 | BICMOS output interface circuit for level-shifting ECL to CMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139727A JP2585599B2 (ja) | 1987-06-05 | 1987-06-05 | 出力インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304718A JPS63304718A (ja) | 1988-12-13 |
| JP2585599B2 true JP2585599B2 (ja) | 1997-02-26 |
Family
ID=15251983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139727A Expired - Fee Related JP2585599B2 (ja) | 1987-06-05 | 1987-06-05 | 出力インタ−フエ−ス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849660A (ja) |
| JP (1) | JP2585599B2 (ja) |
| KR (1) | KR910006696B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014529721A (ja) * | 2011-09-02 | 2014-11-13 | ユーロプロ・オペレイティング・エルエルシー | 蒸気発生器 |
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|---|---|---|---|---|
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| JPH0814781B2 (ja) * | 1988-07-18 | 1996-02-14 | 三菱電機株式会社 | Ｉｃメモリカード |
| US4942398A (en) * | 1989-03-21 | 1990-07-17 | Unisys Corporation | Digital signal translator having compensation for P-channel and N-channel threshold voltage shifts |
| US4968905A (en) * | 1989-08-25 | 1990-11-06 | Ncr Corporation | Temperature compensated high speed ECL-to-CMOS logic level translator |
| DE3929351C1 (ja) * | 1989-09-04 | 1990-10-11 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| US5019726A (en) * | 1989-10-13 | 1991-05-28 | Advanced Micro Devices, Inc. | BiCMOS ECL-to-CMOS conversion circuit |
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| JP2586071Y2 (ja) * | 1991-10-24 | 1998-12-02 | 日本電気株式会社 | レベル変換回路 |
| US5225721A (en) * | 1991-12-18 | 1993-07-06 | Unisys Corporation | Signal translator for interconnecting CMOS and BiCMOS logic gates |
| JPH05315937A (ja) * | 1992-05-12 | 1993-11-26 | Fujitsu Ltd | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
| US6121794A (en) * | 1998-11-24 | 2000-09-19 | National Semiconductor Corporation | High and low voltage compatible CMOS buffer |
| JP2000323938A (ja) | 1999-05-10 | 2000-11-24 | Alps Electric Co Ltd | 信号レベル調整回路 |
| US6362652B1 (en) | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
| JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
| CN112764011A (zh) * | 2020-12-25 | 2021-05-07 | 武汉万集信息技术有限公司 | 兼容源型和漏型接口电路的输出电路和方法及激光雷达 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
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-
1987
- 1987-06-05 JP JP62139727A patent/JP2585599B2/ja not_active Expired - Fee Related
-
1988
- 1988-05-27 KR KR1019880006272A patent/KR910006696B1/ko not_active IP Right Cessation
- 1988-06-03 US US07/201,961 patent/US4849660A/en not_active Expired - Lifetime
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| KR890000959A (ko) | 1989-03-17 |
| KR910006696B1 (ko) | 1991-08-31 |
| US4849660A (en) | 1989-07-18 |
| JPS63304718A (ja) | 1988-12-13 |
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| LAPS | Cancellation because of no payment of annual fees |